JP2760195B2 - 論理回路 - Google Patents
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- JP2760195B2 JP2760195B2 JP4007023A JP702392A JP2760195B2 JP 2760195 B2 JP2760195 B2 JP 2760195B2 JP 4007023 A JP4007023 A JP 4007023A JP 702392 A JP702392 A JP 702392A JP 2760195 B2 JP2760195 B2 JP 2760195B2
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Description
【０００１】
【産業上の利用分野】本発明は論理回路に関し、特に、
集積回路としての動作に二値信号とその反転信号とを必
要とする大規模半導体集積回路に適した、基本的論理回
路に関する。
集積回路としての動作に二値信号とその反転信号とを必
要とする大規模半導体集積回路に適した、基本的論理回
路に関する。
【０００２】
【従来の技術】現在実用化されている半導体集積回路の
多くは、例えば、メモリ用集積回路におけるアドレスデ
コーダ回路のデコード信号やマイクロプロセッサ用集積
回路における制御回路のインストラクションデコード信
号あるいはディジタルシグナルプロセッサ用集積回路に
おける乗算器のブース回路出力信号のように、ある二値
信号が必ずその反転信号を伴なって用いられる構成とな
っており、この半導体集積回路を動作させるには、これ
らの信号の論理演算を行なう必要がある。
多くは、例えば、メモリ用集積回路におけるアドレスデ
コーダ回路のデコード信号やマイクロプロセッサ用集積
回路における制御回路のインストラクションデコード信
号あるいはディジタルシグナルプロセッサ用集積回路に
おける乗算器のブース回路出力信号のように、ある二値
信号が必ずその反転信号を伴なって用いられる構成とな
っており、この半導体集積回路を動作させるには、これ
らの信号の論理演算を行なう必要がある。
【０００３】従来半導体集積回路に用いられている基本
的論理回路（以後、単に論理回路と記す）の一例の回路
図を図４に示す。この図に示す回路は、排他的論理和
（ＥＸーＯＲ）およびその否定（ＥＸーＮＯＲ）を出力
する。図４を参照すると、この回路は、ＰＭＯＳトラン
ジスタＰ1 とＮＭＯＳトランジスタＮ1 のソース電極同
志およびドレイン電極同志を接続してなるトランスファ
ゲートと、ＰＭＯＳトランジスタＰ2 とＮＭＯＳトラン
ジスタＮ2 とを直列に接続してなるパストランジスタ回
路とを有している。トランスファゲートは、入力側電極
がパストランジスタ回路を構成する２つのＭＯＳトラン
ジスタのゲート電極に接続されており、その接続点に入
力端子１への入力信号Ａが伝達される。また、トランス
ファゲートのＰＭＯＳトランジスタＰ1 のゲート電極と
パストランジスタ回路のＰＭＯＳトランジスタＰ2 の一
方の電極とが接続され、その接続点に入力端子２への入
力信号Ｂが伝達される。トランスファゲートのＮＭＯＳ
トランジスタＮ1 のゲート電極は、パストランジスタ回
路のＮＭＯＳトランジスタＮ2 の一方の電極に接続さ
れ、その接続点に入力端子３に入力される入力信号Ｂの
反転信号が伝達される。トランスファゲートの出力側電
極は、パストランジスタ回路の２つのＭＯＳトランジス
タの直列の続点に接続されており、その接続点への信号
が、インバータ４によって反転，増幅され、出力信号Ｅ
ＸーＮＯＲとして出力端子５から出力される。インバー
タ４の入力端に伝達された信号はまた、２段のインバー
タ６，７によって反転，正転され増幅されて、出力信号
ＥＸーＯＲとして出力端子８から出力される。インバー
タ４，５および６は、信号を反転，正転させて論理の整
合をとるとともに、出力端子５および８に接続される次
段の論理回路（図示せず）を十分高速で動作させるため
のバッファとしても動作するものであって、集積回路と
しての高速動作には欠かせないものである。尚、入力信
号Ａおよび入力信号Ｂは、前述のような、集積回路とし
ての動作にその信号とその信号自身の反転信号とが必要
とされる信号である。
的論理回路（以後、単に論理回路と記す）の一例の回路
図を図４に示す。この図に示す回路は、排他的論理和
（ＥＸーＯＲ）およびその否定（ＥＸーＮＯＲ）を出力
する。図４を参照すると、この回路は、ＰＭＯＳトラン
ジスタＰ1 とＮＭＯＳトランジスタＮ1 のソース電極同
志およびドレイン電極同志を接続してなるトランスファ
ゲートと、ＰＭＯＳトランジスタＰ2 とＮＭＯＳトラン
ジスタＮ2 とを直列に接続してなるパストランジスタ回
路とを有している。トランスファゲートは、入力側電極
がパストランジスタ回路を構成する２つのＭＯＳトラン
ジスタのゲート電極に接続されており、その接続点に入
力端子１への入力信号Ａが伝達される。また、トランス
ファゲートのＰＭＯＳトランジスタＰ1 のゲート電極と
パストランジスタ回路のＰＭＯＳトランジスタＰ2 の一
方の電極とが接続され、その接続点に入力端子２への入
力信号Ｂが伝達される。トランスファゲートのＮＭＯＳ
トランジスタＮ1 のゲート電極は、パストランジスタ回
路のＮＭＯＳトランジスタＮ2 の一方の電極に接続さ
れ、その接続点に入力端子３に入力される入力信号Ｂの
反転信号が伝達される。トランスファゲートの出力側電
極は、パストランジスタ回路の２つのＭＯＳトランジス
タの直列の続点に接続されており、その接続点への信号
が、インバータ４によって反転，増幅され、出力信号Ｅ
ＸーＮＯＲとして出力端子５から出力される。インバー
タ４の入力端に伝達された信号はまた、２段のインバー
タ６，７によって反転，正転され増幅されて、出力信号
ＥＸーＯＲとして出力端子８から出力される。インバー
タ４，５および６は、信号を反転，正転させて論理の整
合をとるとともに、出力端子５および８に接続される次
段の論理回路（図示せず）を十分高速で動作させるため
のバッファとしても動作するものであって、集積回路と
しての高速動作には欠かせないものである。尚、入力信
号Ａおよび入力信号Ｂは、前述のような、集積回路とし
ての動作にその信号とその信号自身の反転信号とが必要
とされる信号である。
【０００４】この論理回路は、トランスファゲートのそ
れぞれのＭＯＳトランジスタの導通状態が入力信号Ｂま
たはその反転信号によってそれぞれ制御され、パストラ
ンジスタ回路の２つのＭＯＳトランジスタの導通状態が
入力信号Ａにより制御されることによって、入力信号Ａ
と入力信号Ｂとの排他的論理和演算を行なう。いま図４
において、入力信号Ａが“１”で入力信号Ｂが“０”で
あると、トランスファゲートの２つのＭＯＳトランジス
タＰ1 およびＮ1 並びにパストランジスタ回路のＮＭＯ
ＳトランジスタＮ2 がオン状態になり、パストランジス
タ回路のＰＭＯＳトランジスタＰ2 がオフ状態になる。
従って、入力端子１に入力された“１”信号がトランス
ファゲートおよびインバータ６，７を通して出力端子８
に出力される。又、入力端子３に入力された“１”信号
が、ＮＭＯＳトランジスタＮ2 を通して出力端子８に出
力される。入力信号Ａが“１”で入力信号Ｂが“１”の
場合には、出力端子８に“０”信号が出力され出力端子
５に“１”信号が出力される。入力信号Ａが“１”で入
力信号Ｂが“０”の場合には、出力端子８に“１”信号
が出力され出力端子５に“０”信号が出力される。入力
信号Ａが“０”で入力信号Ｂが“０”の場合には、出力
端子８に“０”信号が出力され出力端子５に“１”信号
が出力される。
れぞれのＭＯＳトランジスタの導通状態が入力信号Ｂま
たはその反転信号によってそれぞれ制御され、パストラ
ンジスタ回路の２つのＭＯＳトランジスタの導通状態が
入力信号Ａにより制御されることによって、入力信号Ａ
と入力信号Ｂとの排他的論理和演算を行なう。いま図４
において、入力信号Ａが“１”で入力信号Ｂが“０”で
あると、トランスファゲートの２つのＭＯＳトランジス
タＰ1 およびＮ1 並びにパストランジスタ回路のＮＭＯ
ＳトランジスタＮ2 がオン状態になり、パストランジス
タ回路のＰＭＯＳトランジスタＰ2 がオフ状態になる。
従って、入力端子１に入力された“１”信号がトランス
ファゲートおよびインバータ６，７を通して出力端子８
に出力される。又、入力端子３に入力された“１”信号
が、ＮＭＯＳトランジスタＮ2 を通して出力端子８に出
力される。入力信号Ａが“１”で入力信号Ｂが“１”の
場合には、出力端子８に“０”信号が出力され出力端子
５に“１”信号が出力される。入力信号Ａが“１”で入
力信号Ｂが“０”の場合には、出力端子８に“１”信号
が出力され出力端子５に“０”信号が出力される。入力
信号Ａが“０”で入力信号Ｂが“０”の場合には、出力
端子８に“０”信号が出力され出力端子５に“１”信号
が出力される。
【０００５】ここで、信号伝達のスピードを決るクリテ
ィカルパスについて考察すると、各入力端子からＭＯＳ
トランジスタを通り、インバータ６および７を経て、Ｅ
ＸーＯＲ出力端子８に至るパスである。
ィカルパスについて考察すると、各入力端子からＭＯＳ
トランジスタを通り、インバータ６および７を経て、Ｅ
ＸーＯＲ出力端子８に至るパスである。
【０００６】
【発明が解決しようとする課題】上述した従来の論理回
路は、論理信号とその反転信号とを一つの回路で得てし
かも次段の論理回路を十分高速で動作させるためのバッ
ファを必要とする。このため、入力端子から出力端子ま
でのクリティカルパスのゲート段数が多くなり、これを
構成するトランジスタ数も多くなるので、これを用いた
集積回路では、動作の高速化、低消費電力化が難しい。
路は、論理信号とその反転信号とを一つの回路で得てし
かも次段の論理回路を十分高速で動作させるためのバッ
ファを必要とする。このため、入力端子から出力端子ま
でのクリティカルパスのゲート段数が多くなり、これを
構成するトランジスタ数も多くなるので、これを用いた
集積回路では、動作の高速化、低消費電力化が難しい。
【０００７】本発明は上記の点に鑑みてなされたもので
あって、回路構成が簡単で、しかも論理出力までのゲー
ト段数が少なく負荷駆動能力の大きい駆動回路を利用し
やすい、超高速大規模集積回路に適した論理回路を提供
することにある。
あって、回路構成が簡単で、しかも論理出力までのゲー
ト段数が少なく負荷駆動能力の大きい駆動回路を利用し
やすい、超高速大規模集積回路に適した論理回路を提供
することにある。
【０００８】
【課題を解決するための手段】本発明の論理回路は、一
対の信号入力端子間に二つのトランジスタが直列に接続
されてなるパストランジスタ回路を二組設け、一方のパ
ストランジスタ回路を構成するトランジスタと、他方の
パストランジスタ回路を構成するトランジスタとを一つ
ずつ組合せて二組のトランジスタ対となし、一方のパス
トランジスタ回路の信号入力端子と、これに対応する他
方のパストランジスタ回路の信号入力端子のそれぞれ
に、互いに反転関係にある信号をそれぞれ入力し、上記
の二組のトランジスタ対のそれぞれの導通状態を、互い
に反転関係にある信号でそれぞれ制御することを特徴と
している。
対の信号入力端子間に二つのトランジスタが直列に接続
されてなるパストランジスタ回路を二組設け、一方のパ
ストランジスタ回路を構成するトランジスタと、他方の
パストランジスタ回路を構成するトランジスタとを一つ
ずつ組合せて二組のトランジスタ対となし、一方のパス
トランジスタ回路の信号入力端子と、これに対応する他
方のパストランジスタ回路の信号入力端子のそれぞれ
に、互いに反転関係にある信号をそれぞれ入力し、上記
の二組のトランジスタ対のそれぞれの導通状態を、互い
に反転関係にある信号でそれぞれ制御することを特徴と
している。
【０００９】
【作用】本発明では、一対の信号入力端子間に互いに直
列に接続した２つのＭＯＳトランジスタからなるパスト
ランジスタ回路に、入力信号Ａとその反転信号からなる
信号組を入力し、２つのＭＯＳトランジスタの導通状態
を他の信号組（入力信号Ｂおよびその反転信号の組）で
制御して、入力信号Ａと入力信号Ｂの排他的論理和を得
る。同様にして、もう一つのパストランジスタ回路を用
い、この回路のトランジスタを上記と同じ入力信号Ｂお
よびその反転信号で制御して、否排他的論理和を同時に
得る。すなわち、従来の論理回路では用いられていなか
った、入力信号Ａの反転信号を用いることにより、論理
回路の構成を単純化すると共に、立ち上り，立ち下りの
よく揃った論理信号とその否定論理信号とを同時に得
る。
列に接続した２つのＭＯＳトランジスタからなるパスト
ランジスタ回路に、入力信号Ａとその反転信号からなる
信号組を入力し、２つのＭＯＳトランジスタの導通状態
を他の信号組（入力信号Ｂおよびその反転信号の組）で
制御して、入力信号Ａと入力信号Ｂの排他的論理和を得
る。同様にして、もう一つのパストランジスタ回路を用
い、この回路のトランジスタを上記と同じ入力信号Ｂお
よびその反転信号で制御して、否排他的論理和を同時に
得る。すなわち、従来の論理回路では用いられていなか
った、入力信号Ａの反転信号を用いることにより、論理
回路の構成を単純化すると共に、立ち上り，立ち下りの
よく揃った論理信号とその否定論理信号とを同時に得
る。
【００１０】又、上記のパストランジスタ回路の両端に
入力する信号を、入力信号Ａと入力信号Ｂの信号組また
は入力信号Ａの反転信号と入力信号Ｂの反転信号の信号
組とすることにより、論理積回路または論理和回路とし
て動作させることができる。
入力する信号を、入力信号Ａと入力信号Ｂの信号組また
は入力信号Ａの反転信号と入力信号Ｂの反転信号の信号
組とすることにより、論理積回路または論理和回路とし
て動作させることができる。
【００１１】本発明の論理回路は、論理信号とその否定
論理信号とを同時に出力するので、２つのＢｉＣＭＯＳ
増幅器をフリップフロップ接続した型の、高速で高負荷
駆動能力を有する駆動回路を利用するのに適している。
従って、このような駆動回路と組み合せることによっ
て、通過ゲート段数を増加させることなしに次段の論理
回路を高速で駆動することができ、集積回路の高速動作
が可能になる。
論理信号とを同時に出力するので、２つのＢｉＣＭＯＳ
増幅器をフリップフロップ接続した型の、高速で高負荷
駆動能力を有する駆動回路を利用するのに適している。
従って、このような駆動回路と組み合せることによっ
て、通過ゲート段数を増加させることなしに次段の論理
回路を高速で駆動することができ、集積回路の高速動作
が可能になる。
【００１２】本発明の論理回路を集積回路に用いる場合
には、パストランジスタ回路で生成され上記の駆動回路
部で増幅された論理信号を、低電圧振幅のまま次段の論
理回路に伝える。次段の論理回路では、パストランジス
タ回路を構成するＮＭＯＳトランジスタのゲートへの入
力信号（入力信号Ｂおよびその反転信号）の入力端子に
プルアップ用のＰＭＯＳトランジスタを設け、ゲート入
力信号の高レベルを高位電源電圧まで引き上げることに
よりＮＭＯＳトランジスタのチャンネル抵抗を下げて、
動作の高速化を画る。パストランジスタ回路は本質的に
高速であり、更に出力信号の電圧振幅が小さいので、集
積回路の高速化および低消費電力化を達成できる。
には、パストランジスタ回路で生成され上記の駆動回路
部で増幅された論理信号を、低電圧振幅のまま次段の論
理回路に伝える。次段の論理回路では、パストランジス
タ回路を構成するＮＭＯＳトランジスタのゲートへの入
力信号（入力信号Ｂおよびその反転信号）の入力端子に
プルアップ用のＰＭＯＳトランジスタを設け、ゲート入
力信号の高レベルを高位電源電圧まで引き上げることに
よりＮＭＯＳトランジスタのチャンネル抵抗を下げて、
動作の高速化を画る。パストランジスタ回路は本質的に
高速であり、更に出力信号の電圧振幅が小さいので、集
積回路の高速化および低消費電力化を達成できる。
【００１３】
【実施例】次に、本発明の最適な実施例について説明す
る。図１（ａ）は、本発明の第１の実施例の回路図であ
る。図に示した回路は、出力端子５に入力信号Ａと入力
信号Ｂとの否排他的論理和信号を出力し、出力端子８に
排他的論理和信号を出力する。図１（ａ）を参照する
と、本実施例は、４つのＮＭＯＳトランジスタＮ3 〜Ｎ
5 を含む論理回路部と、ＮＰＮバイポーラトランジスタ
とＮＭＯＳトランジスタとからなる２組のＢｉＣＭＯＳ
増幅回路を組み合せた駆動回路部と、２つのＰＭＯＳト
ランジスタＰ5 ，Ｐ6 からなるプルアップ回路部とから
なっている。
る。図１（ａ）は、本発明の第１の実施例の回路図であ
る。図に示した回路は、出力端子５に入力信号Ａと入力
信号Ｂとの否排他的論理和信号を出力し、出力端子８に
排他的論理和信号を出力する。図１（ａ）を参照する
と、本実施例は、４つのＮＭＯＳトランジスタＮ3 〜Ｎ
5 を含む論理回路部と、ＮＰＮバイポーラトランジスタ
とＮＭＯＳトランジスタとからなる２組のＢｉＣＭＯＳ
増幅回路を組み合せた駆動回路部と、２つのＰＭＯＳト
ランジスタＰ5 ，Ｐ6 からなるプルアップ回路部とから
なっている。
【００１４】論理回路部は、２つのＮＭＯＳトランジス
タＮ3 とＮ4 とが入力端子９と入力端子１との間に直列
に接続されており、接続点が出力端子８に接続されてい
る。又、２つのＮＭＯＳトランジスタＮ5 およびＮ
6 が、入力端子１と入力端子９との間に直列に接続され
ており、接続点が出力端子５に接続されている。入力端
子１には入力信号Ａが入力され、入力端子９には入力信
号Ａの反転信号が入力されている。ＮＭＯＳトランジス
タＮ3 およびＮ5 のゲートには入力信号Ｂが入力され、
ＮＭＯＳトランジスタＮ4 およびＮ6 のゲートには入力
信号Ｂの反転信号が入力されている。
タＮ3 とＮ4 とが入力端子９と入力端子１との間に直列
に接続されており、接続点が出力端子８に接続されてい
る。又、２つのＮＭＯＳトランジスタＮ5 およびＮ
6 が、入力端子１と入力端子９との間に直列に接続され
ており、接続点が出力端子５に接続されている。入力端
子１には入力信号Ａが入力され、入力端子９には入力信
号Ａの反転信号が入力されている。ＮＭＯＳトランジス
タＮ3 およびＮ5 のゲートには入力信号Ｂが入力され、
ＮＭＯＳトランジスタＮ4 およびＮ6 のゲートには入力
信号Ｂの反転信号が入力されている。
【００１５】いま図１（ａ）において、入力信号Ｂが
“０”であると、ＮＭＯＳトランジスタＮ3 ，Ｎ5 がオ
フ状態で、ＮＭＯＳトランジスタＮ4 ，Ｎ6 がオン状態
であるので、出力端子５に入力信号Ａの反転信号が出力
され出力端子８に入力信号Ａが出力される。一方、入力
信号Ｂが“１”の場合は、ＮＭＯＳトランジスタＮ3 ，
Ｎ5 がオン状態でＮＭＯＳトランジスタＮ4 ，Ｎ6 がオ
フ状態であるので、出力端子５に入力信号Ａが出力され
出力端子８には入力信号Ａの反転信号が出力される。以
上の論理状態は、図１（ｂ）に示す真理値表で表され、
本実施例では、簡単な回路構成で排他的論理和と否排他
的論理和とが同時に得られることが分る。しかも、出力
信号ＥＸーＯＲおよびＥＸーＮＯＲは、高レベルがＮＭ
ＯＳトランジスタのしきい値電圧分だけ低くく、論理振
幅が小さく抑えられているので、高速化、低消費電力化
に有利である。更に、本実施例の論理回路部では、入力
信号ＡはＮＭＯＳトランジスタＮ4 ，Ｎ5 のソース電極
容量に接続されているだけであり、従来の論理回路とは
異なって、他のＭＯＳトランジスタ（図４中のＰＭＯＳ
トランジスタＰ2 およびＮＭＯＳトランジスタＮ2 ）の
ゲート電極には接続されていない。従って、本実施例に
おける論理回路部は、入力信号Ａに対する負荷容量が軽
減されており、その分高速化に有利である。
“０”であると、ＮＭＯＳトランジスタＮ3 ，Ｎ5 がオ
フ状態で、ＮＭＯＳトランジスタＮ4 ，Ｎ6 がオン状態
であるので、出力端子５に入力信号Ａの反転信号が出力
され出力端子８に入力信号Ａが出力される。一方、入力
信号Ｂが“１”の場合は、ＮＭＯＳトランジスタＮ3 ，
Ｎ5 がオン状態でＮＭＯＳトランジスタＮ4 ，Ｎ6 がオ
フ状態であるので、出力端子５に入力信号Ａが出力され
出力端子８には入力信号Ａの反転信号が出力される。以
上の論理状態は、図１（ｂ）に示す真理値表で表され、
本実施例では、簡単な回路構成で排他的論理和と否排他
的論理和とが同時に得られることが分る。しかも、出力
信号ＥＸーＯＲおよびＥＸーＮＯＲは、高レベルがＮＭ
ＯＳトランジスタのしきい値電圧分だけ低くく、論理振
幅が小さく抑えられているので、高速化、低消費電力化
に有利である。更に、本実施例の論理回路部では、入力
信号ＡはＮＭＯＳトランジスタＮ4 ，Ｎ5 のソース電極
容量に接続されているだけであり、従来の論理回路とは
異なって、他のＭＯＳトランジスタ（図４中のＰＭＯＳ
トランジスタＰ2 およびＮＭＯＳトランジスタＮ2 ）の
ゲート電極には接続されていない。従って、本実施例に
おける論理回路部は、入力信号Ａに対する負荷容量が軽
減されており、その分高速化に有利である。
【００１６】次に、駆動回路部では、２つのＢｉＣＭＯ
Ｓ増幅回路が互いに自己の出力を相手の入力組の一つと
して入力するように接続されており、一方の増幅回路の
入力端に前述の論理回路部からの排他的論理和信号が入
力され、他方の増幅回路の入力端に否排他的論理和信号
が入力されている。この駆動回路部を構成するＢｉＣＭ
ＯＳ増幅回路では、高位電源ライン１０とグランドライ
ン１１との間に直列に接続されたＮＰＮバイポーラトラ
ンジスタＱ1 とＮＭＯＳトランジスタＮ7 との接続点を
出力端とし、ＮＰＮバイポーラトランジスタＱ1 のベー
ス電極は、高位電源ライン１１とグランドライン１２と
の間に直列に接続されたＰＭＯＳトランジスタＰ3 とＮ
ＭＯＳトランジスタＮ8 の直列回路の接続点に接続され
ている。そして、ＰＭＯＳトランジスタＰ3 ，ＮＭＯＳ
トランジスタＮ8 およびＮＭＯＳトランジスタＮ7 のゲ
ート電極がこの増幅回路の入力端に接続されている。も
う一方のＢｉＣＭＯＳ増幅回路も同じ構成である。
Ｓ増幅回路が互いに自己の出力を相手の入力組の一つと
して入力するように接続されており、一方の増幅回路の
入力端に前述の論理回路部からの排他的論理和信号が入
力され、他方の増幅回路の入力端に否排他的論理和信号
が入力されている。この駆動回路部を構成するＢｉＣＭ
ＯＳ増幅回路では、高位電源ライン１０とグランドライ
ン１１との間に直列に接続されたＮＰＮバイポーラトラ
ンジスタＱ1 とＮＭＯＳトランジスタＮ7 との接続点を
出力端とし、ＮＰＮバイポーラトランジスタＱ1 のベー
ス電極は、高位電源ライン１１とグランドライン１２と
の間に直列に接続されたＰＭＯＳトランジスタＰ3 とＮ
ＭＯＳトランジスタＮ8 の直列回路の接続点に接続され
ている。そして、ＰＭＯＳトランジスタＰ3 ，ＮＭＯＳ
トランジスタＮ8 およびＮＭＯＳトランジスタＮ7 のゲ
ート電極がこの増幅回路の入力端に接続されている。も
う一方のＢｉＣＭＯＳ増幅回路も同じ構成である。
【００１７】この駆動回路部では、出力段にＮＰＮバイ
ポーラトランジスタを使用して駆動能力を増強してい
る。更に、一方のＢｉＣＭＯＳ増幅回路の出力信号を他
方の増幅回路の入力端にフィードバックし、他方の出力
信号も同様に一方の増幅回路の入力端に入力して、２つ
の入力信号を相補的に増幅している。バイポーラトラン
ジスタの駆動には、ゲート長が短かく入力容量の小さい
ＭＯＳトランジスタを使用することによって、前段の回
路（本実施例では前述の論理回路部）が駆動すべき負荷
容量を軽減している。又、出力信号の高レベルは電源電
圧よりＮＰＮバイポーラトランジスタのビルトイン電圧
分だけ低くなり、例えば、高位電源電圧が３．３Ｖの時
は、出力信号の高レベルが２．７Ｖ程度になって信号振
幅が抑えられるので、高速化、低消費電力化に効果があ
る。以上の工夫により入力信号が高速に増幅される。こ
の駆動回路部は、入力信号として立ち上り，立ち下りの
よく揃った、互いに反転関係にある一対の信号を入力す
ると、安定に動作して上記の特徴を発揮するので、本実
施例の論理回路部と組み合せて使用するのに適した駆動
回路である。
ポーラトランジスタを使用して駆動能力を増強してい
る。更に、一方のＢｉＣＭＯＳ増幅回路の出力信号を他
方の増幅回路の入力端にフィードバックし、他方の出力
信号も同様に一方の増幅回路の入力端に入力して、２つ
の入力信号を相補的に増幅している。バイポーラトラン
ジスタの駆動には、ゲート長が短かく入力容量の小さい
ＭＯＳトランジスタを使用することによって、前段の回
路（本実施例では前述の論理回路部）が駆動すべき負荷
容量を軽減している。又、出力信号の高レベルは電源電
圧よりＮＰＮバイポーラトランジスタのビルトイン電圧
分だけ低くなり、例えば、高位電源電圧が３．３Ｖの時
は、出力信号の高レベルが２．７Ｖ程度になって信号振
幅が抑えられるので、高速化、低消費電力化に効果があ
る。以上の工夫により入力信号が高速に増幅される。こ
の駆動回路部は、入力信号として立ち上り，立ち下りの
よく揃った、互いに反転関係にある一対の信号を入力す
ると、安定に動作して上記の特徴を発揮するので、本実
施例の論理回路部と組み合せて使用するのに適した駆動
回路である。
【００１８】次に、本実施例の論理回路部の入力端子２
および３には、プルアップ用のＰＭＯＳトランジスタＰ
5 およびＰ6 が設けられており、入力信号Ｂおよびその
反転信号のレベルを高めている。ＰＭＯＳトランジスタ
Ｐ5 は、ソース電極が高位電源端子１０に接続されドレ
イン電極が入力端子３に接続され、ゲートには入力信号
Ｂが入力されている。ＰＭＯＳトランジスタＰ6 も同様
に、ソース電極が高位電源端子１０に接続されドレイン
電極が入力端子２に接続され、ゲートには入力信号Ｂの
反転信号が入力されている。入力信号Ｂおよびその反転
信号の高レベルが低いと、この信号に制御されるＮＭＯ
ＳトランジスタＮ3 〜Ｎ6 のチャンネル抵抗が高くなる
ので、信号の伝播速度が遅くなる。そこで、上記のプル
アップ用ＰＭＯＳトランジスタＰ5 ，Ｐ6 で入力信号Ｂ
およびその反転信号の高レベルを高位電源電圧レベルま
で引き上げて高速性を保つ。
および３には、プルアップ用のＰＭＯＳトランジスタＰ
5 およびＰ6 が設けられており、入力信号Ｂおよびその
反転信号のレベルを高めている。ＰＭＯＳトランジスタ
Ｐ5 は、ソース電極が高位電源端子１０に接続されドレ
イン電極が入力端子３に接続され、ゲートには入力信号
Ｂが入力されている。ＰＭＯＳトランジスタＰ6 も同様
に、ソース電極が高位電源端子１０に接続されドレイン
電極が入力端子２に接続され、ゲートには入力信号Ｂの
反転信号が入力されている。入力信号Ｂおよびその反転
信号の高レベルが低いと、この信号に制御されるＮＭＯ
ＳトランジスタＮ3 〜Ｎ6 のチャンネル抵抗が高くなる
ので、信号の伝播速度が遅くなる。そこで、上記のプル
アップ用ＰＭＯＳトランジスタＰ5 ，Ｐ6 で入力信号Ｂ
およびその反転信号の高レベルを高位電源電圧レベルま
で引き上げて高速性を保つ。
【００１９】一般に、ＭＯＳトランジスタを高速で駆動
するには、ゲート入力信号は、高位電源電位とグランド
電位との間をフルスイングする全振幅信号であることが
望ましいが、本実施例の論理回路部および駆動回路部か
らの出力信号は振幅が小さく抑えられている。これに対
して、上記のように、論理回路部のＮＭＯＳトランジス
タのゲート入力信号レベルをプルアップすれば、集積回
路内で本発明の論理回路を縦続に接続してその高速性，
低消費電力性の特徴を十分に発揮することができる。こ
の場合、図４に示す従来の論理回路では、入力信号Ａが
ＰＭＯＳトランジスタＰ2 およびＮＭＯＳトランジスタ
Ｎ2 のゲート電極にも入力されているので、入力信号Ｂ
およびその反転信号の入力端子２，３のみならず、入力
信号Ａの入力端子１にもプルアップトランジスタを設け
入力信号Ａのレベルを高めなくてはならず、トランジス
タ数が増えてしまう。これに対して本実施例では、入力
信号Ａおよびその反転信号は論理回路部のＮＭＯＳトラ
ンジスタＮ3 〜Ｎ6 のいずれのゲート電極にも接続され
ていないので、これらの入力信号ラインにはプルアップ
用のＰＭＯＳトランジスタを設ける必要がない。
するには、ゲート入力信号は、高位電源電位とグランド
電位との間をフルスイングする全振幅信号であることが
望ましいが、本実施例の論理回路部および駆動回路部か
らの出力信号は振幅が小さく抑えられている。これに対
して、上記のように、論理回路部のＮＭＯＳトランジス
タのゲート入力信号レベルをプルアップすれば、集積回
路内で本発明の論理回路を縦続に接続してその高速性，
低消費電力性の特徴を十分に発揮することができる。こ
の場合、図４に示す従来の論理回路では、入力信号Ａが
ＰＭＯＳトランジスタＰ2 およびＮＭＯＳトランジスタ
Ｎ2 のゲート電極にも入力されているので、入力信号Ｂ
およびその反転信号の入力端子２，３のみならず、入力
信号Ａの入力端子１にもプルアップトランジスタを設け
入力信号Ａのレベルを高めなくてはならず、トランジス
タ数が増えてしまう。これに対して本実施例では、入力
信号Ａおよびその反転信号は論理回路部のＮＭＯＳトラ
ンジスタＮ3 〜Ｎ6 のいずれのゲート電極にも接続され
ていないので、これらの入力信号ラインにはプルアップ
用のＰＭＯＳトランジスタを設ける必要がない。
【００２０】上記の第１の実施例においては、入力端子
１０，９に入力する信号の組み合せを入力信号Ａおよび
その反転信号の組として、排他的論理和演算および否排
他的論理和演算を行なう回路について説明したが、図２
（ａ）に示す第２の実施例のように、入力信号Ａと入力
信号Ｂとからなる信号組および、入力信号Ａの反転信号
と入力信号Ｂの反転信号とからなる信号組を入力して、
論理積演算および否論理積演算を行わせることもでき
る。
１０，９に入力する信号の組み合せを入力信号Ａおよび
その反転信号の組として、排他的論理和演算および否排
他的論理和演算を行なう回路について説明したが、図２
（ａ）に示す第２の実施例のように、入力信号Ａと入力
信号Ｂとからなる信号組および、入力信号Ａの反転信号
と入力信号Ｂの反転信号とからなる信号組を入力して、
論理積演算および否論理積演算を行わせることもでき
る。
【００２１】図２（ａ）は、本発明の第２の実施例の回
路図である。この図に示す論理回路部は、出力端子５に
入力信号Ａと入力信号Ｂとの論理積を出力し、出力端子
８に否論理積を出力する。図２（ａ）を参照すると、本
実施例の論理回路部は、２つのＮＭＯＳトランジスタＮ
3 とＮ4 とが入力端子９と入力端子３との間に直列に接
続されており、接続点が出力端子８に接続されている。
又、２つのＮＭＯＳトランジスタＮ5 およびＮ6 が、入
力端子１と入力端子２との間に直列に接続されており、
接続点が出力端子５に接続されている。入力端子１には
入力信号Ａが入力され、入力端子９に入力信号Ａの反転
信号が入力されている。ＮＭＯＳトランジスタＮ3 およ
びＮ5 のゲートには、入力信号Ｂが入力され、ＮＭＯＳ
トランジスタＮ4 およびＮ6 のゲートには、入力信号Ｂ
の反転信号が入力されている。ここで図２（ａ）におい
て、入力信号Ｂが“０”であれば、ＮＭＯＳトランジス
タＮ3 ，Ｎ5 がオフ状態でありＮＭＯＳトランジスタＮ
4 ，Ｎ6 がオン状態にあるので、出力端子５に入力信号
Ｂが出力され出力端子８に入力信号Ｂの反転信号が出力
される。一方、入力信号Ｂが“１”の場合は、ＮＭＯＳ
トランジスタＮ3 ，Ｎ5 がオン状態でありＮＭＯＳトラ
ンジスタＮ4 ，Ｎ6 がオフ状態であるので、出力端子５
に入力信号Ａが出力され出力端子８に入力信号Ａの反転
信号が出力される。以上の論理状態は図２（ｂ）に示す
真理値表で表され、この論理回路部で論理積演算と否論
理積演算とが同時に行われることが分る。
路図である。この図に示す論理回路部は、出力端子５に
入力信号Ａと入力信号Ｂとの論理積を出力し、出力端子
８に否論理積を出力する。図２（ａ）を参照すると、本
実施例の論理回路部は、２つのＮＭＯＳトランジスタＮ
3 とＮ4 とが入力端子９と入力端子３との間に直列に接
続されており、接続点が出力端子８に接続されている。
又、２つのＮＭＯＳトランジスタＮ5 およびＮ6 が、入
力端子１と入力端子２との間に直列に接続されており、
接続点が出力端子５に接続されている。入力端子１には
入力信号Ａが入力され、入力端子９に入力信号Ａの反転
信号が入力されている。ＮＭＯＳトランジスタＮ3 およ
びＮ5 のゲートには、入力信号Ｂが入力され、ＮＭＯＳ
トランジスタＮ4 およびＮ6 のゲートには、入力信号Ｂ
の反転信号が入力されている。ここで図２（ａ）におい
て、入力信号Ｂが“０”であれば、ＮＭＯＳトランジス
タＮ3 ，Ｎ5 がオフ状態でありＮＭＯＳトランジスタＮ
4 ，Ｎ6 がオン状態にあるので、出力端子５に入力信号
Ｂが出力され出力端子８に入力信号Ｂの反転信号が出力
される。一方、入力信号Ｂが“１”の場合は、ＮＭＯＳ
トランジスタＮ3 ，Ｎ5 がオン状態でありＮＭＯＳトラ
ンジスタＮ4 ，Ｎ6 がオフ状態であるので、出力端子５
に入力信号Ａが出力され出力端子８に入力信号Ａの反転
信号が出力される。以上の論理状態は図２（ｂ）に示す
真理値表で表され、この論理回路部で論理積演算と否論
理積演算とが同時に行われることが分る。
【００２２】次に、本実施例では、入力信号Ｂおよびそ
の反転信号が入力される入力端子２および３に、プルア
ップ用ＰＭＯＳトランジスタトランジスタに加えて、プ
ルダウン用のＮＭＯＳトランジスタを設けてプルダウン
の高速化を画っている。プルダウン用ＮＭＯＳトランジ
スタＮ11は、ソース電極がグランドライン１１に接続さ
れドレイン電極が入力端子３に接続され、ゲートには入
力信号Ｂが入力されている。ＮＭＯＳトランジスタＮ12
も同様に、ソース電極がグランドライン１１に接続され
ドレイン電極が入力端子２に接続され、ゲートには入力
信号Ｂの反転信号が入力されている。本実施例でも、従
来の論理回路と異なって、入力信号Ａおよびその反転信
号の入力端にはプルアップ，プルダウン用のＭＯＳトラ
ンジスタを設ける必要がないので、従来の論理回路に比
べてトランジスタが少なくて動作の高速化を計ることが
できる。又、論理回路部に、図１（ｂ）に示す駆動回路
部を接続することによって、第１の実施例と同様に、こ
の駆動回路部の高速駆動性を十分に利用することができ
る。
の反転信号が入力される入力端子２および３に、プルア
ップ用ＰＭＯＳトランジスタトランジスタに加えて、プ
ルダウン用のＮＭＯＳトランジスタを設けてプルダウン
の高速化を画っている。プルダウン用ＮＭＯＳトランジ
スタＮ11は、ソース電極がグランドライン１１に接続さ
れドレイン電極が入力端子３に接続され、ゲートには入
力信号Ｂが入力されている。ＮＭＯＳトランジスタＮ12
も同様に、ソース電極がグランドライン１１に接続され
ドレイン電極が入力端子２に接続され、ゲートには入力
信号Ｂの反転信号が入力されている。本実施例でも、従
来の論理回路と異なって、入力信号Ａおよびその反転信
号の入力端にはプルアップ，プルダウン用のＭＯＳトラ
ンジスタを設ける必要がないので、従来の論理回路に比
べてトランジスタが少なくて動作の高速化を計ることが
できる。又、論理回路部に、図１（ｂ）に示す駆動回路
部を接続することによって、第１の実施例と同様に、こ
の駆動回路部の高速駆動性を十分に利用することができ
る。
【００２３】更に、図２（ａ）に示す回路において、論
理回路部の４つのＮＭＯＳトランジスタのゲートに入力
される入力信号Ｂおよびその反転信号の極性を、図３
（ａ）に示す第３の実施例のように、第２の実施例とは
反対にすることによって、この論理回路部を論理和回路
および否論理和回路として動作させることができる。
理回路部の４つのＮＭＯＳトランジスタのゲートに入力
される入力信号Ｂおよびその反転信号の極性を、図３
（ａ）に示す第３の実施例のように、第２の実施例とは
反対にすることによって、この論理回路部を論理和回路
および否論理和回路として動作させることができる。
【００２４】図３（ａ）は、本発明の第３の実施例の回
路図である。この図に示す論理回路部は、出力端子５に
入力信号Ａと入力信号Ｂとの論理和を出力し、出力端子
８に否論理和を出力する。図３（ａ）を参照すると、本
実施例における論理回路部と図２（ａ）に示す第２の実
施例における論理回路部とが異なるのは、４つのＮＭＯ
ＳトランジスタＮ3 〜Ｎ6 のゲート入力である。本実施
例では、ＮＭＯＳトランジスタＮ3 およびＮ5 のゲート
に入力信号Ｂの反転信号が入力され、ＮＭＯＳトランジ
スタＮ4 およびＮ6 のゲートに、入力信号Ｂが入力され
ている。いま図３（ａ）において、入力信号Ｂが“０”
であれば、ＮＭＯＳトランジスタＮ4 ，Ｎ6 がオフ状態
でありＮＭＯＳトランジスタＮ3 ，Ｎ5 がオン状態にあ
るので、出力端子５に入力信号Ａが出力され出力端子８
に入力信号Ａの反転信号が出力される。一方、入力信号
Ｂが“１”の場合は、ＮＭＯＳトランジスタＮ4 ，Ｎ6
がオン状態でありＮＭＯＳトランジスタＮ3 ，Ｎ5 がオ
フ状態であるので、出力端子５に入力信号Ｂが出力され
出力端子８に入力信号Ｂの反転信号が出力される。以上
の論理状態は図３（ｂ）に示す真理値表で表され、この
論理回路部で論理和演算と否論理和演算とが同時に行わ
れることが分る。
路図である。この図に示す論理回路部は、出力端子５に
入力信号Ａと入力信号Ｂとの論理和を出力し、出力端子
８に否論理和を出力する。図３（ａ）を参照すると、本
実施例における論理回路部と図２（ａ）に示す第２の実
施例における論理回路部とが異なるのは、４つのＮＭＯ
ＳトランジスタＮ3 〜Ｎ6 のゲート入力である。本実施
例では、ＮＭＯＳトランジスタＮ3 およびＮ5 のゲート
に入力信号Ｂの反転信号が入力され、ＮＭＯＳトランジ
スタＮ4 およびＮ6 のゲートに、入力信号Ｂが入力され
ている。いま図３（ａ）において、入力信号Ｂが“０”
であれば、ＮＭＯＳトランジスタＮ4 ，Ｎ6 がオフ状態
でありＮＭＯＳトランジスタＮ3 ，Ｎ5 がオン状態にあ
るので、出力端子５に入力信号Ａが出力され出力端子８
に入力信号Ａの反転信号が出力される。一方、入力信号
Ｂが“１”の場合は、ＮＭＯＳトランジスタＮ4 ，Ｎ6
がオン状態でありＮＭＯＳトランジスタＮ3 ，Ｎ5 がオ
フ状態であるので、出力端子５に入力信号Ｂが出力され
出力端子８に入力信号Ｂの反転信号が出力される。以上
の論理状態は図３（ｂ）に示す真理値表で表され、この
論理回路部で論理和演算と否論理和演算とが同時に行わ
れることが分る。
【００２５】本実施例においても、図１（ａ）に示す駆
動回路部と組み合せてその高速負荷駆動性を利用するこ
とができる。又、論理回路部の入力端子２，３にだけ、
プルアップ用ＰＭＯＳトランジスタおよびプルダウン用
ＮＭＯＳトランジスタを設ければ、従来の論理回路にお
けるよりも少ないトランジスタでより高速に動作させる
ことができる。
動回路部と組み合せてその高速負荷駆動性を利用するこ
とができる。又、論理回路部の入力端子２，３にだけ、
プルアップ用ＰＭＯＳトランジスタおよびプルダウン用
ＮＭＯＳトランジスタを設ければ、従来の論理回路にお
けるよりも少ないトランジスタでより高速に動作させる
ことができる。
【００２６】
【発明の効果】以上説明してきたとおり、本発明の論理
回路においては、２組のパストランジスタ回路を設け、
一方のパストランジスタ回路への入力信号の極性とこれ
に対応する他方のパストランジスタ回路への入力信号の
極性とを互いに反転の関係にすることにより、立ち上
り，立ち下りのよく揃った論理出力と否論理出力が同時
に得られる。これにより、本発明によれば、ＢｉＣＭＯ
Ｓ増幅回路をフリップフロップ接続して互いに極性が逆
の２入力信号を相補的に増幅する型の、高速性，高負荷
駆動能力に優れた駆動回路を利用することができる。し
かも本発明の論理回路は、入力信号の負担が軽減されて
いるので、入力信号のプルアップ，プルダウン回路の構
成がその分簡単になる。本発明の論理回路は、大規模集
積回路上で縦続接続して用いれば、集積回路としての動
作速度の高速化、低消費電力化および高密度化に大きな
効果を示す。
回路においては、２組のパストランジスタ回路を設け、
一方のパストランジスタ回路への入力信号の極性とこれ
に対応する他方のパストランジスタ回路への入力信号の
極性とを互いに反転の関係にすることにより、立ち上
り，立ち下りのよく揃った論理出力と否論理出力が同時
に得られる。これにより、本発明によれば、ＢｉＣＭＯ
Ｓ増幅回路をフリップフロップ接続して互いに極性が逆
の２入力信号を相補的に増幅する型の、高速性，高負荷
駆動能力に優れた駆動回路を利用することができる。し
かも本発明の論理回路は、入力信号の負担が軽減されて
いるので、入力信号のプルアップ，プルダウン回路の構
成がその分簡単になる。本発明の論理回路は、大規模集
積回路上で縦続接続して用いれば、集積回路としての動
作速度の高速化、低消費電力化および高密度化に大きな
効果を示す。
【図１】分図（ａ）は、本発明の第１の実施例の回路図
である。分図（ｂ）は、分図（ａ）に示す回路の真理値
表を表す図である。
である。分図（ｂ）は、分図（ａ）に示す回路の真理値
表を表す図である。
【図２】分図（ａ）は、本発明の第２の実施例の回路図
である。分図（ｂ）は、分図（ａ）に示す回路の真理値
表を表す図である。
である。分図（ｂ）は、分図（ａ）に示す回路の真理値
表を表す図である。
【図３】分図（ａ）は、本発明の第３の実施例の回路図
である。分図（ｂ）は、分図（ａ）に示す回路の真理値
表を表す図である。
である。分図（ｂ）は、分図（ａ）に示す回路の真理値
表を表す図である。
【図４】従来の論理回路の一例の実施例の回路図であ
る。
る。
１，２，３，９ 入力端子 ４，６，７ インバータ ５，８ 出力端子 １０ 高位電源ライン １１ グランドライン
Claims (10)
- 【請求項１】 一対の信号入力端子間に二つのトランジ
スタが直列に接続されてなるパストランジスタ回路を二
組設け、 一方のパストランジスタ回路を構成するトランジスタ
と、他方のパストランジスタ回路を構成するトランジス
タとを一つずつ組合せて二組のトランジスタ対となし、 一方のパストランジスタ回路の信号入力端子と、これに
対応する他方のパストランジスタ回路の信号入力端子の
それぞれに、互いに反転関係にある信号をそれぞれ入力
し、 前記二組のトランジスタ対のそれぞれの導通状態を、互
いに反転関係にある信号でそれぞれ制御することを特徴
とする論理回路。 - 【請求項２】 ソース電極に第１の信号が加えられる第
１のＮチャンネル型ＭＯＳ電界効果トランジスタと、ソ
ース電極に前記第１の信号の反転信号が加えられる第２
のＮチャンネル型ＭＯＳ電界効果トランジスタとを直列
に接続してなる第１のパストランジスタ回路と、 ソース電極に前記第１の信号の反転信号が加えられる第
３のＮチャンネル型ＭＯＳ電界効果トランジスタと、ソ
ース電極に前記第１の信号が加えられる第４のＮチャン
ネル型ＭＯＳ電界効果トランジスタとを直列に接続して
なる第２のパストランジスタ回路とを含み、 前記第１のＮチャンネル型ＭＯＳ電界効果トランジスタ
のゲート電極および前記第３のＮチャンネル型ＭＯＳ電
界効果トランジスタのゲート電極に第２の信号が入力さ
れ、 前記第２のＮチャンネル型ＭＯＳ電界効果トランジスタ
のゲート電極および前記第４のＮチャンネル型ＭＯＳ電
界効果トランジスタのゲート電極に前記第２の信号の反
転信号が入力される論理回路。 - 【請求項３】 ソース電極に第１の信号が加えられる第
１のＮチャンネル型ＭＯＳ電界効果トランジスタと、ソ
ース電極に第２の信号が加えられる第２のＮチャンネル
型ＭＯＳ電界効果トランジスタとを直列に接続してなる
第１のパストランジスタ回路と、 ソース電極に前記第１の信号の反転信号が加えられる第
３のＮチャンネル型ＭＯＳ電界効果トランジスタと、ソ
ース電極に前記第２の信号の反転信号が加えられる第４
のＮチャンネル型ＭＯＳ電界効果トランジスタとを直列
に接続してなる第２のパストランジスタ回路とを含み、 前記第１のＮチャンネル型ＭＯＳ電界効果トランジスタ
のゲート電極および前記第３のＮチャンネル型ＭＯＳ電
界効果トランジスタのゲート電極に前記第２の信号が入
力され、 前記第２のＮチャンネル型ＭＯＳ電界効果トランジスタ
のゲート電極および前記第４のＮチャンネル型ＭＯＳ電
界効果トランジスタのゲート電極に前記第２の信号の反
転信号が入力される論理回路。 - 【請求項４】 ソース電極に第１の信号が加えられる第
１のＮチャンネル型ＭＯＳ電界効果トランジスタと、ソ
ース電極に第２の信号が加えられる第２のＮチャンネル
型ＭＯＳ電界効果トランジスタとを直列に接続してなる
第１のパストランジスタ回路と、 ソース電極に前記第１の信号の反転信号が加えられる第
３のＮチャンネル型ＭＯＳ電界効果トランジスタと、ソ
ース電極に前記第２の信号の反転信号が加えられる第４
のＮチャンネル型ＭＯＳ電界効果トランジスタとを直列
に接続してなる第２のパストランジスタ回路とを含み、 前記第１のＮチャンネル型ＭＯＳ電界効果トランジスタ
のゲート電極および前記第３のＮチャンネル型ＭＯＳ電
界効果トランジスタのゲート電極に前記第２の信号が入
力され、 前記第２のＮチャンネル型ＭＯＳ電界効果トランジスタ
のゲート電極および前記第４のＮチャンネル型ＭＯＳ電
界効果トランジスタのゲート電極に前記第２の信号の反
転信号が入力される論理回路。 - 【請求項５】 二つのＢｉＣＭＯＳ増幅回路を、互いに
自己の出力を相手の入力組の一つとして入力してなる駆
動回路を有し、前記第１のパストランジスタ回路の出力
および前記第２のパストランジスタ回路の出力を増幅し
て出力することを特徴とする請求項１記載の論理回路。 - 【請求項６】 出力用のバイポーラトランジスタとＭＯ
Ｓ電界効果トランジスタとが直列に接続され、この出力
用バイポーラトランジスタのベース電位をＣＭＯＳイン
バータで駆動する型の２つの増幅回路を、互いに自己の
出力を相手の入力組の一つとして入力してなる駆動回路
を有し、 前記第１のパストランジスタ回路の出力が、前記駆動回
路の一方の増幅回路に入力され、前記第２のパストラン
ジスタ回路の出力が、前記駆動回路の他方の増幅回路に
入力されることを特徴とする請求項２，請求項３または
請求項４記載の論理回路。 - 【請求項７】 前記第１のパストランジスタ回路を構成
するトランジスタおよび前記第２のパストランジスタ回
路を構成するトランジスタの導通状態を制御する互いに
反転関係にある一組の信号の入力端子に、プルアップト
ランジスタが設けられていることを特徴とする請求項１
または請求項５記載の論理回路。 - 【請求項８】 前記第２の信号入力端子および前記第２
の信号の反転信号入力端子のそれぞれにプルアップ用の
Ｐチャンネル型ＭＯＳ電界効果トランジスタが設けら
れ、それぞれのＰチャンネル型ＭＯＳ電界効果トランジ
スタは、自己がプルアップすべき信号とは反転関係にあ
る信号により導通状態が制御されることを特徴とする請
求項２，請求項３，請求項４または請求項６記載の論理
回路。 - 【請求項９】 前記第１のパストランジスタ回路を構成
するトランジスタおよび前記第２のパストランジスタ回
路を構成するトランジスタの導通状態を制御する互いに
反転関係にある一組の信号の入力端子に、プルアップト
ランジスタおよびプルダウントランジスタが設けられて
いることを特徴とする請求項１または請求項５記載の論
理回路。 - 【請求項１０】 前記第２の信号入力端子および前記第
２の信号の反転信号入力端子のそれぞれに、プルアップ
用のＰチャンネル型ＭＯＳ電界効果トランジスタおよび
プルダウン用のＮチャンネル型ＭＯＳ電界効果トランジ
スタが設けられ、それぞれのＰチャンネル型ＭＯＳ電界
効果トランジスタおよびＮチャンネル型ＭＯＳ電界効果
トランジスタは、自己がプルアップまたはプルダウンす
べき信号とは反転関係にある信号により導通状態が制御
されることを特徴とする請求項２，請求項３，請求項４
または請求項６記載の論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007023A JP2760195B2 (ja) | 1992-01-20 | 1992-01-20 | 論理回路 |
| EP19930100798 EP0552734A3 (en) | 1992-01-20 | 1993-01-20 | High speed logic circuit having a reduced number of critical path gate stages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007023A JP2760195B2 (ja) | 1992-01-20 | 1992-01-20 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211437A JPH05211437A (ja) | 1993-08-20 |
| JP2760195B2 true JP2760195B2 (ja) | 1998-05-28 |
Family
ID=11654447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4007023A Expired - Fee Related JP2760195B2 (ja) | 1992-01-20 | 1992-01-20 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760195B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| MY152456A (en) | 2008-07-16 | 2014-09-30 | Tela Innovations Inc | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
-
1992
- 1992-01-20 JP JP4007023A patent/JP2760195B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05211437A (ja) | 1993-08-20 |
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