JP2808913B2 - 半導体集積回路間の接続回路 - Google Patents
半導体集積回路間の接続回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に利用
され、特に、ＣＭＯＳ型半導体集積回路の出力信号をバ
イポーラ型半導体集積回路の入力に接続する接続回路に
関する。
され、特に、ＣＭＯＳ型半導体集積回路の出力信号をバ
イポーラ型半導体集積回路の入力に接続する接続回路に
関する。
【０００２】
【従来の技術】従来のＣＭＯＳ型半導体集積回路とバイ
ポーラ型半導体集積回路間の接続回路を図３に示す。図
３においてＣＭＯＳ型半導体集積回路の出力バッファ40
から出力されたＣＭＯＳレベル電圧の出力信号は、接続
回路としての、バイポーラ構造で構成されたレベル変換
素子50、例えばＢｉＣＭＯＳゲートアレイ等を用いてバ
イポーラ型半導体集積回路のＥＣＬレベル電圧に変換
し、バイポーラ型半導体集積回路のＥＣＬレベル電圧の
入力バッファ60に入力していた。
ポーラ型半導体集積回路間の接続回路を図３に示す。図
３においてＣＭＯＳ型半導体集積回路の出力バッファ40
から出力されたＣＭＯＳレベル電圧の出力信号は、接続
回路としての、バイポーラ構造で構成されたレベル変換
素子50、例えばＢｉＣＭＯＳゲートアレイ等を用いてバ
イポーラ型半導体集積回路のＥＣＬレベル電圧に変換
し、バイポーラ型半導体集積回路のＥＣＬレベル電圧の
入力バッファ60に入力していた。
【０００３】
【発明が解決しようとする課題】従来のＣＭＯＳ型半導
体集積回路とバイポーラ型半導体集積回路間の接続回路
は、出力回路の負荷が大きいために動作速度が遅くなり
高速の信号伝搬が困難である欠点があった。また、レベ
ル変換素子を用いているため、二つの半導体集積回路以
外にレベル変換素子の挿入が必要であり、そのため、消
費電力が増大する欠点があった。
体集積回路とバイポーラ型半導体集積回路間の接続回路
は、出力回路の負荷が大きいために動作速度が遅くなり
高速の信号伝搬が困難である欠点があった。また、レベ
ル変換素子を用いているため、二つの半導体集積回路以
外にレベル変換素子の挿入が必要であり、そのため、消
費電力が増大する欠点があった。
【０００４】本発明の目的は、前記の欠点を除去するこ
とにより、高速の信号伝搬が可能でかつ消費電力の小さ
い半導体集積回路間の接続回路を提供することにある。
とにより、高速の信号伝搬が可能でかつ消費電力の小さ
い半導体集積回路間の接続回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、ＣＭＯＳ型半
導体集積回路と、バイポーラ型半導体集積回路と、前記
ＣＭＯＳ型半導体集積回路の出力信号を前記バイポーラ
型半導体集積回路に入力する信号伝搬手段とを備えた半
導体集積回路間の接続回路において、前記信号伝搬手段
は、前記ＣＭＯＳ型半導体集積回路内に含まれ、内部信
号が入力される入力端子と、入力が前記入力端子にそれ
ぞれ接続された第一および第二のインバータ回路と、入
力が前記第二のインバータ回路の出力に接続された第三
のインバータ回路と、ソースが電源にゲートが前記第一
のインバータ回路の出力にドレインが第一の出力端子に
それぞれ接続された第一のＰチャネルＭＯＳトランジス
タと、ソースが前記第一の出力端子にゲートが前記第三
のインバータ回路の出力にドレインが接地電位にそれぞ
れ接続された第二のＰチャネルＭＯＳトランジスタとを
含む出力回路と、一端が前記出力回路の第一の出力端子
と前記バイポーラ半導体集積回路の第一の入力端子とを
結ぶ接続線に接続され他端が前記電源に接続された終端
抵抗と、 前記バイポーラ型半導体集積回路の第二の入
力端子に基準信号を出力する基準信号出力回路とを含む
ことを特徴とする。また、本発明は、前記基準信号出力
回路は、ソースが前記電源にゲートが接地電位にそれぞ
れ接続された第三のＰチャネルＭＯＳトランジスタと、
ソースが前記第三のＰチャネルＭＯＳトランジスタのド
レインにゲートおよびドレインが接地電位にそれぞれ接
続された第四のＰチャネルＭＯＳトランジスタと、ソー
スが前記電源にゲートが接地電位にドレインが前記第二
の出力端子にそれぞれ接続された第五のＰチャネルＭＯ
Ｓトランジスタと、ソースが前記第二の出力端子にゲー
トが前記第三および第四のＰチャネルＭＯＳトランジス
タの共通接続点にドレインが接地電位にそれぞれ接続さ
れた第六のＰチャネルＭＯＳトランジスタとを含むこと
ができる。
導体集積回路と、バイポーラ型半導体集積回路と、前記
ＣＭＯＳ型半導体集積回路の出力信号を前記バイポーラ
型半導体集積回路に入力する信号伝搬手段とを備えた半
導体集積回路間の接続回路において、前記信号伝搬手段
は、前記ＣＭＯＳ型半導体集積回路内に含まれ、内部信
号が入力される入力端子と、入力が前記入力端子にそれ
ぞれ接続された第一および第二のインバータ回路と、入
力が前記第二のインバータ回路の出力に接続された第三
のインバータ回路と、ソースが電源にゲートが前記第一
のインバータ回路の出力にドレインが第一の出力端子に
それぞれ接続された第一のＰチャネルＭＯＳトランジス
タと、ソースが前記第一の出力端子にゲートが前記第三
のインバータ回路の出力にドレインが接地電位にそれぞ
れ接続された第二のＰチャネルＭＯＳトランジスタとを
含む出力回路と、一端が前記出力回路の第一の出力端子
と前記バイポーラ半導体集積回路の第一の入力端子とを
結ぶ接続線に接続され他端が前記電源に接続された終端
抵抗と、 前記バイポーラ型半導体集積回路の第二の入
力端子に基準信号を出力する基準信号出力回路とを含む
ことを特徴とする。また、本発明は、前記基準信号出力
回路は、ソースが前記電源にゲートが接地電位にそれぞ
れ接続された第三のＰチャネルＭＯＳトランジスタと、
ソースが前記第三のＰチャネルＭＯＳトランジスタのド
レインにゲートおよびドレインが接地電位にそれぞれ接
続された第四のＰチャネルＭＯＳトランジスタと、ソー
スが前記電源にゲートが接地電位にドレインが前記第二
の出力端子にそれぞれ接続された第五のＰチャネルＭＯ
Ｓトランジスタと、ソースが前記第二の出力端子にゲー
トが前記第三および第四のＰチャネルＭＯＳトランジス
タの共通接続点にドレインが接地電位にそれぞれ接続さ
れた第六のＰチャネルＭＯＳトランジスタとを含むこと
ができる。
【０００６】
【作用】出力回路はプシュプル増幅器を構成し、終端抵
抗とにより、バイポーラ型半導体集積回路の第一の入力
端子の入力電位ＶＩＬをＰチャネルＭＯＳトランジスタ
のしきい値電圧ＶＴＰから電源電圧ＶＤＤまでの間の値
とする。これにより、ＣＭＯＳ型半導体集積回路の出力
回路の入力端子に論理レベル「１」および「０」が入力
されたときのバイポーラ型半導体集積回路の第一の入力
端子の入力信号の論理振幅は入力電位ＶＩＬから電源電
圧ＶＤＤとなり、入力電位ＶＩＬがバイポーラ型半導体
集積回路の入力回路のしきい値電圧ＶＴＢよりも高いと
き論理「１」が、低い場合論理「０」が入力されたと判
定できる。
抗とにより、バイポーラ型半導体集積回路の第一の入力
端子の入力電位ＶＩＬをＰチャネルＭＯＳトランジスタ
のしきい値電圧ＶＴＰから電源電圧ＶＤＤまでの間の値
とする。これにより、ＣＭＯＳ型半導体集積回路の出力
回路の入力端子に論理レベル「１」および「０」が入力
されたときのバイポーラ型半導体集積回路の第一の入力
端子の入力信号の論理振幅は入力電位ＶＩＬから電源電
圧ＶＤＤとなり、入力電位ＶＩＬがバイポーラ型半導体
集積回路の入力回路のしきい値電圧ＶＴＢよりも高いと
き論理「１」が、低い場合論理「０」が入力されたと判
定できる。
【０００７】さらに、基準信号出力回路により、前記論
理振幅の中間電位を有する基準信号をバイポーラ型半導
体集積回路の第二の入力端子に入力することで、第一の
入力端子への入力電位がこの中間電位よりも高いとき論
理「１」が低い場合論理「０」が入力されたと判定でき
る。
理振幅の中間電位を有する基準信号をバイポーラ型半導
体集積回路の第二の入力端子に入力することで、第一の
入力端子への入力電位がこの中間電位よりも高いとき論
理「１」が低い場合論理「０」が入力されたと判定でき
る。
【０００８】従って、ＣＭＯＳ型半導体集積回路の論理
振幅が電源電圧よりも小となり、立ち上り立ち下り時間
が短くなり、高速に信号伝搬を行うことができるととも
に、レベル変換素子を用いることなく、信号の伝搬がで
きるので、消費電力を低減することが可能となる。
振幅が電源電圧よりも小となり、立ち上り立ち下り時間
が短くなり、高速に信号伝搬を行うことができるととも
に、レベル変換素子を用いることなく、信号の伝搬がで
きるので、消費電力を低減することが可能となる。
【０００９】さらに、基準信号出力回路をＰチャネルＭ
ＯＳトランジスタのみで構成することにより、製造ばら
つきや使用環境の変化に対し、前記第一および第二の入
力端子の電位の変動は同方向に傾くため、互いに打ち消
すことができ、安定な動作が可能となる。
ＯＳトランジスタのみで構成することにより、製造ばら
つきや使用環境の変化に対し、前記第一および第二の入
力端子の電位の変動は同方向に傾くため、互いに打ち消
すことができ、安定な動作が可能となる。
【００１０】以下、本発明の実施例について図面を参照
して説明する。
して説明する。
【００１１】図１は本発明の第一実施例を示す回路図で
ある。本第一実施例は、本発明の特徴とするところの、
ＰチャネルＭＯＳトランジスタＭＰ1 およびＭＰ2 と、
インバータ回路ＩＶ1 、ＩＶ2 およびＩＶ3 とを含む出
力回路10と、終端抵抗Ｒとを備えている。そして、出力
回路の入力端子ＩＤ1 はインバータ回路ＩＶ1 およびＩ
Ｖ2 の入力端子に接続され、インバータ回路ＩＶ2 の出
力端子はインバータ回路ＩＶ3 の入力端子に接続され、
インバータ回路ＩＶ1 およびＩＶ3 の出力端子はそれぞ
れ、ＰチャネルＭＯＳトランジスタＭＰ1 およびＭＰ2
のゲートに接続されており、ＰチャネルＭＯＳトランジ
スタＭＰ1 のソースは電源ＶＤＤ（電源電圧もＶＤＤと
する）に接続され、ＰチャネルＭＯＳトランジスタＭＰ
2 のドレインは接地電位に接続され、ＰチャネルＭＯＳ
トランジスタＭＰ1 のドレインはＰチャネルＭＯＳトラ
ンジスタＭＰ2 のソースと接続され、ＣＭＯＳ構造の半
導体集積回路の出力端子ＯＤ1 とされる。
ある。本第一実施例は、本発明の特徴とするところの、
ＰチャネルＭＯＳトランジスタＭＰ1 およびＭＰ2 と、
インバータ回路ＩＶ1 、ＩＶ2 およびＩＶ3 とを含む出
力回路10と、終端抵抗Ｒとを備えている。そして、出力
回路の入力端子ＩＤ1 はインバータ回路ＩＶ1 およびＩ
Ｖ2 の入力端子に接続され、インバータ回路ＩＶ2 の出
力端子はインバータ回路ＩＶ3 の入力端子に接続され、
インバータ回路ＩＶ1 およびＩＶ3 の出力端子はそれぞ
れ、ＰチャネルＭＯＳトランジスタＭＰ1 およびＭＰ2
のゲートに接続されており、ＰチャネルＭＯＳトランジ
スタＭＰ1 のソースは電源ＶＤＤ（電源電圧もＶＤＤと
する）に接続され、ＰチャネルＭＯＳトランジスタＭＰ
2 のドレインは接地電位に接続され、ＰチャネルＭＯＳ
トランジスタＭＰ1 のドレインはＰチャネルＭＯＳトラ
ンジスタＭＰ2 のソースと接続され、ＣＭＯＳ構造の半
導体集積回路の出力端子ＯＤ1 とされる。
【００１２】ここで、出力回路10はＣＭＯＳ構造の半導
体集積回路内にあり、出力端子ＯＤ1 はバイポーラ構造
の半導体集積回路の入力回路30の入力端子ＩＤ2 に接続
され、さらに、終端抵抗Ｒを用いて電源ＶＤＤに接続さ
れる。
体集積回路内にあり、出力端子ＯＤ1 はバイポーラ構造
の半導体集積回路の入力回路30の入力端子ＩＤ2 に接続
され、さらに、終端抵抗Ｒを用いて電源ＶＤＤに接続さ
れる。
【００１３】次に、本第一実施例の動作について説明す
る。ＣＭＯＳ構造の半導体集積回路の出力回路10は２個
のＰチャネルＭＯＳトランジスタＭＰ1 およびＭＰ2 を
用いたプッシュプル増幅器を構成している。出力回路10
の入力端子ＩＤ1 の論理レベル「０」が入力されると、
ＰチャネルＭＯＳトランジスタＭＰ2 が「オン」状態に
なり、出力回路10の出力信号電位はＰチャネルＭＯＳト
ランジスタのしきい値電圧ＶＴＰまで下がるが、バイポ
ーラ構造の半導体集積回路の入力端子ＩＤ2 の入力電位
は、終端抵抗Ｒの抵抗値によりしきい値電圧ＶＴＰから
電源電圧ＶＤＤまでの間の電位ＶＩＬになる。一方、出
力回路10の入力端子ＩＤ1 の論理レベル「１」が入力さ
れると、ＰチャネルＭＯＳトランジスタＭＰ1 が「オ
ン」状態になり、出力回路10の出力信号電位は電源電圧
ＶＤＤまで上がる。すなわち、バイポーラ構造の半導体
集積回路の入力端子ＩＤ2 の入力信号の論理振幅はＶＩ
Ｌから電源電圧ＶＤＤとなる。バイポーラ構造の半導体
集積回路の入力回路30で入力端子ＩＤ2 の電位が入力回
路30のしきい値電位より高い電位の場合論理「１」が、
低い電位の場合論理「０」が入力されたと判定される。
る。ＣＭＯＳ構造の半導体集積回路の出力回路10は２個
のＰチャネルＭＯＳトランジスタＭＰ1 およびＭＰ2 を
用いたプッシュプル増幅器を構成している。出力回路10
の入力端子ＩＤ1 の論理レベル「０」が入力されると、
ＰチャネルＭＯＳトランジスタＭＰ2 が「オン」状態に
なり、出力回路10の出力信号電位はＰチャネルＭＯＳト
ランジスタのしきい値電圧ＶＴＰまで下がるが、バイポ
ーラ構造の半導体集積回路の入力端子ＩＤ2 の入力電位
は、終端抵抗Ｒの抵抗値によりしきい値電圧ＶＴＰから
電源電圧ＶＤＤまでの間の電位ＶＩＬになる。一方、出
力回路10の入力端子ＩＤ1 の論理レベル「１」が入力さ
れると、ＰチャネルＭＯＳトランジスタＭＰ1 が「オ
ン」状態になり、出力回路10の出力信号電位は電源電圧
ＶＤＤまで上がる。すなわち、バイポーラ構造の半導体
集積回路の入力端子ＩＤ2 の入力信号の論理振幅はＶＩ
Ｌから電源電圧ＶＤＤとなる。バイポーラ構造の半導体
集積回路の入力回路30で入力端子ＩＤ2 の電位が入力回
路30のしきい値電位より高い電位の場合論理「１」が、
低い電位の場合論理「０」が入力されたと判定される。
【００１４】本第一実施例によると、出力回路10の信号
の論理振幅は電源電圧ＶＤＤよりも小さくなり、立ち上
り立ち下り時間が短くなることにより、高速に信号を伝
搬することができるとともに、いわゆるレベル変換素子
を用いないので、消費電力を低減することができる。
の論理振幅は電源電圧ＶＤＤよりも小さくなり、立ち上
り立ち下り時間が短くなることにより、高速に信号を伝
搬することができるとともに、いわゆるレベル変換素子
を用いないので、消費電力を低減することができる。
【００１５】図２は本発明の第二実施例を示す回路図で
ある。本第二実施例は、図１の第一実施例において、さ
らに本発明の特徴とするところの、基準信号出力回路20
を出力回路10とともにＣＭＯＳ構造の半導体集積回路内
に設け、その出力端子ＤＯ2 を入力回路30の第二の入力
端子ＩＤ3 に接続したものである。
ある。本第二実施例は、図１の第一実施例において、さ
らに本発明の特徴とするところの、基準信号出力回路20
を出力回路10とともにＣＭＯＳ構造の半導体集積回路内
に設け、その出力端子ＤＯ2 を入力回路30の第二の入力
端子ＩＤ3 に接続したものである。
【００１６】そして、基準信号振幅回路20は、Ｐチャネ
ルＭＯＳトランジスタＭＰ3 、ＭＰ4 、ＭＰ5 およびＭ
Ｐ6を含んで構成される。すなわち、ＰチャネルＭＯＳ
トランジスタＭＰ3 のゲートと、ＰチャネルＭＯＳトラ
ンジスタＭＰ4 のゲートおよびドレインと、Ｐチャネル
ＭＯＳトランジスタＭＰ5 のゲートと、ＰチャネルＭＯ
ＳトランジスタＭＰ6 のドレインとは接地電位に接続さ
れ、ＰチャネルＭＯＳトランジスタＭＰ3 のソースとＰ
チャネルＭＯＳトランジスタＭＰ5 のソースとは電源Ｖ
ＤＤに接続され、ＰチャネルＭＯＳトランジスタＭＰ3
のドレインはＰチャネルＭＯＳトランジスタＭＰ4 のソ
ースとＰチャネルＭＯＳトランジスタＭＰ6 のゲートと
に接続され、ＰチャネルＭＯＳトランジスタＭＰ5 のド
レインとＰチャネルＭＯＳトランジスタＭＰ6 のソース
との共通接続点が出力端子ＯＤ2 となる。
ルＭＯＳトランジスタＭＰ3 、ＭＰ4 、ＭＰ5 およびＭ
Ｐ6を含んで構成される。すなわち、ＰチャネルＭＯＳ
トランジスタＭＰ3 のゲートと、ＰチャネルＭＯＳトラ
ンジスタＭＰ4 のゲートおよびドレインと、Ｐチャネル
ＭＯＳトランジスタＭＰ5 のゲートと、ＰチャネルＭＯ
ＳトランジスタＭＰ6 のドレインとは接地電位に接続さ
れ、ＰチャネルＭＯＳトランジスタＭＰ3 のソースとＰ
チャネルＭＯＳトランジスタＭＰ5 のソースとは電源Ｖ
ＤＤに接続され、ＰチャネルＭＯＳトランジスタＭＰ3
のドレインはＰチャネルＭＯＳトランジスタＭＰ4 のソ
ースとＰチャネルＭＯＳトランジスタＭＰ6 のゲートと
に接続され、ＰチャネルＭＯＳトランジスタＭＰ5 のド
レインとＰチャネルＭＯＳトランジスタＭＰ6 のソース
との共通接続点が出力端子ＯＤ2 となる。
【００１７】なお、バイポーラ構造の半導体集積回路の
入力回路30は、差動増幅回路を含み、その正相入力端子
が入力端子ＩＤ2 、逆相入力端子が入力端子ＩＤ3 であ
るとする。
入力回路30は、差動増幅回路を含み、その正相入力端子
が入力端子ＩＤ2 、逆相入力端子が入力端子ＩＤ3 であ
るとする。
【００１８】次に、本第二実施例の動作について説明す
る。出力回路10の動作は第一実施例と同じであり、入力
回路30の入力端子ＩＤ2 の入力信号の論理振幅は、Ｐチ
ャネルＭＯＳトランジスタのしきい値電圧ＶＴＰから電
源電圧ＶＤＤまでの間の電位ＶＩＬから電源電圧ＶＤＤ
となる。
る。出力回路10の動作は第一実施例と同じであり、入力
回路30の入力端子ＩＤ2 の入力信号の論理振幅は、Ｐチ
ャネルＭＯＳトランジスタのしきい値電圧ＶＴＰから電
源電圧ＶＤＤまでの間の電位ＶＩＬから電源電圧ＶＤＤ
となる。
【００１９】次に、基準信号出力回路20において、Ｐチ
ャネルＭＯＳトランジスタＭＰ3 およびＭＰ4 のゲート
はともに接地電位に接続されており、両トランジスタＭ
Ｐ3 およびＭＰ4 は常に「オン」状態となり、Ｐチャネ
ルＭＯＳトランジスタＭＰ6 のゲートの電位はＰチャネ
ルＭＯＳトランジスタＭＰ4 のしきい値電圧ＶＴＰから
電源電圧ＶＤＤの間の電位で、ＰチャネルＭＯＳトラン
ジスタＭＰ3およびＭＰ4 のソースとドレイン間の抵抗
比により決定される。同様に、ＰチャネルＭＯＳトラン
ジスタＭＰ5 およびＭＰ6 はともに「オン」状態であ
り、基準信号出力回路20の出力端子ＯＤ2 の信号電位
は、ＰチャネルＭＯＳトランジスタＭＰ6 のしきい値電
圧ＶＴＰとゲートの電位との和から電源電圧ＶＤＤとの
間の電位で、ＰチャネルＭＯＳトランジスタＭＰ5 およ
びＭＰ6 のソースとドレイン間の抵抗比により決定され
るが、入力回路30の入力端子ＩＤ2 の論理振幅の中間電
位となるように設定することにより、バイポーラ構造の
半導体集積回路の入力回路30で入力端子ＩＤ2 の電位が
入力端子ＩＤ3 の電位に比べ高い電位の場合論理「１」
が、低い電位の場合論理「０」が入力されたと判定でき
る。
ャネルＭＯＳトランジスタＭＰ3 およびＭＰ4 のゲート
はともに接地電位に接続されており、両トランジスタＭ
Ｐ3 およびＭＰ4 は常に「オン」状態となり、Ｐチャネ
ルＭＯＳトランジスタＭＰ6 のゲートの電位はＰチャネ
ルＭＯＳトランジスタＭＰ4 のしきい値電圧ＶＴＰから
電源電圧ＶＤＤの間の電位で、ＰチャネルＭＯＳトラン
ジスタＭＰ3およびＭＰ4 のソースとドレイン間の抵抗
比により決定される。同様に、ＰチャネルＭＯＳトラン
ジスタＭＰ5 およびＭＰ6 はともに「オン」状態であ
り、基準信号出力回路20の出力端子ＯＤ2 の信号電位
は、ＰチャネルＭＯＳトランジスタＭＰ6 のしきい値電
圧ＶＴＰとゲートの電位との和から電源電圧ＶＤＤとの
間の電位で、ＰチャネルＭＯＳトランジスタＭＰ5 およ
びＭＰ6 のソースとドレイン間の抵抗比により決定され
るが、入力回路30の入力端子ＩＤ2 の論理振幅の中間電
位となるように設定することにより、バイポーラ構造の
半導体集積回路の入力回路30で入力端子ＩＤ2 の電位が
入力端子ＩＤ3 の電位に比べ高い電位の場合論理「１」
が、低い電位の場合論理「０」が入力されたと判定でき
る。
【００２０】さらに、本第二実施例においては、出力回
路10の出力端子ＯＤ1 と基準信号出力回路20の出力端子
ＯＤ2 とをそれぞれバイポーラ構造の半導体集積回路の
入力回路30の入力端子ＩＤ2 およびＩＤ3 に接続し、さ
らに、基準信号出力回路20をすべてＰチャネルＭＯＳト
ランジスタのみで構成することにより、製造ばらつきや
使用環境の変化に対し、入力回路30の入力端子ＩＤ2 と
入力端子ＩＤ3 との電位の変動は同方向に傾くため、互
いに打ち消すことができ、安定に動作することができる
利点がある。
路10の出力端子ＯＤ1 と基準信号出力回路20の出力端子
ＯＤ2 とをそれぞれバイポーラ構造の半導体集積回路の
入力回路30の入力端子ＩＤ2 およびＩＤ3 に接続し、さ
らに、基準信号出力回路20をすべてＰチャネルＭＯＳト
ランジスタのみで構成することにより、製造ばらつきや
使用環境の変化に対し、入力回路30の入力端子ＩＤ2 と
入力端子ＩＤ3 との電位の変動は同方向に傾くため、互
いに打ち消すことができ、安定に動作することができる
利点がある。
【００２１】
【発明の効果】以上説明したように、本発明は、ＣＭＯ
Ｓ型半導体集積回路の出力回路にＰチャネルＭＯＳトラ
ンジスタからなるプッシュプル回路を用い、その出力を
バイポーラ型半導体集積回路の入力回路に接続するとと
もに、終端抵抗を介して電源に接続することにより、Ｃ
ＭＯＳ型半導体集積回路のレベルの伝搬信号をレベル変
換素子を用いることなく、バイポーラ型半導体集積回路
のレベルに変換することができる効果がある。また、Ｃ
ＭＯＳの論理振幅を電源電圧より小さくすることによ
り、立ち上がり立ち下がりが時間が短くなることによっ
て、従来より高速に信号伝搬をすることができる効果が
ある。さらに、ＰチャネルＭＯＳトランジスタのみで構
成された基準信号出力回路を付加することにより、半導
体集積回路の製造ばらつきや使用環境条件に左右されな
い安定した信号伝搬を行うことができる効果がある。
Ｓ型半導体集積回路の出力回路にＰチャネルＭＯＳトラ
ンジスタからなるプッシュプル回路を用い、その出力を
バイポーラ型半導体集積回路の入力回路に接続するとと
もに、終端抵抗を介して電源に接続することにより、Ｃ
ＭＯＳ型半導体集積回路のレベルの伝搬信号をレベル変
換素子を用いることなく、バイポーラ型半導体集積回路
のレベルに変換することができる効果がある。また、Ｃ
ＭＯＳの論理振幅を電源電圧より小さくすることによ
り、立ち上がり立ち下がりが時間が短くなることによっ
て、従来より高速に信号伝搬をすることができる効果が
ある。さらに、ＰチャネルＭＯＳトランジスタのみで構
成された基準信号出力回路を付加することにより、半導
体集積回路の製造ばらつきや使用環境条件に左右されな
い安定した信号伝搬を行うことができる効果がある。
【００２２】従って、本発明によれば、低消費電力で、
より高速でより安定した信号伝搬をすることができる半
導体集積回路間の接続回路が実現でき、その効果は大で
ある。
より高速でより安定した信号伝搬をすることができる半
導体集積回路間の接続回路が実現でき、その効果は大で
ある。
【図１】 本発明の第一実施例の構成を示す回路図。
【図２】 本発明の第二実施例の構成を示す回路図。
【図３】 従来例の構成を示す回路図。
10 出力回路 20 基準信号出力回路 30 入力回路 40 出力バッファ 50 レベル変換素子 60 入力バッファ ＩＤ1 、ＩＤ2 、ＩＤ3 入力端子 ＩＶ1 、ＩＶ2 、ＩＶ3 インバータ回路 ＭＰ1 〜ＭＰ6 ＰチャネルＭＯＳトランジスタ ＯＤ1 、ＯＤ2 出力端子 Ｒ 終端抵抗 ＶＤＤ 電源
フロントページの続き (56)参考文献 特開 平２−96428（ＪＰ，Ａ) 特開 平２−138612（ＪＰ，Ａ) 特開 平２−5616（ＪＰ，Ａ) 特開 平３−171849（ＪＰ，Ａ) 特開 昭60−237724（ＪＰ，Ａ) 特開 昭57−76916（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/00 - 19/23 H03K 17/687
Claims (2)
- 【請求項１】 ＣＭＯＳ型半導体集積回路と、 バイポーラ型半導体集積回路と、 前記ＣＭＯＳ型半導体集積回路の出力信号を前記バイポ
ーラ型半導体集積回路に入力する信号伝搬手段とを備え
た半導体集積回路間の接続回路において、 前記信号伝搬手段は、 前記ＣＭＯＳ型半導体集積回路内に含まれ、内部信号が
入力される入力端子と、入力が前記入力端子にそれぞれ
接続された第一および第二のインバータ回路と、入力が
前記第二のインバータ回路の出力に接続された第三のイ
ンバータ回路と、ソースが電源にゲートが前記第一のイ
ンバータ回路の出力にドレインが第一の出力端子にそれ
ぞれ接続された第一のＰチャネルＭＯＳトランジスタ
と、ソースが前記第一の出力端子にゲートが前記第三の
インバータ回路の出力にドレインが接地電位にそれぞれ
接続された第二のＰチャネルＭＯＳトランジスタとを含
む出力回路と、 一端が前記出力回路の第一の出力端子と前記バイポーラ
半導体集積回路の第一の入力端子とを結ぶ接続線に接続
され他端が前記電源に接続された終端抵抗と、 前記バイ
ポーラ型半導体集積回路の第二の入力端子に基準信号を
出力する基準信号出力回路とを含むことを特徴とする半
導体集積回路間の接続回路。 - 【請求項２】 前記基準信号出力回路は、ソースが前記
電源にゲートが接地電位にそれぞれ接続された第三のＰ
チャネルＭＯＳトランジスタと、ソースが前記第三のＰ
チャネルＭＯＳトランジスタのドレインにゲートおよび
ドレインが接地電位にそれぞれ接続された第四のＰチャ
ネルＭＯＳトランジスタと、ソースが前記電源にゲート
が接地電位にドレインが前記第二の出力端子にそれぞれ
接続された第五のＰチャネルＭＯＳトランジスタと、ソ
ースが前記第二の出力端子にゲートが前記第三および第
四のＰチャネルＭＯＳトランジスタの共通接続点にドレ
インが接地電位にそれぞれ接続された第六のＰチャネル
ＭＯＳトランジスタとを含む請求項１に記載の半導体集
積回路間の接続回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069005A JP2808913B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路間の接続回路 |
| CA002062414A CA2062414C (en) | 1991-03-07 | 1992-03-06 | A circuit for interconnecting integrated semiconductor circuits |
| US08/292,142 US5469081A (en) | 1991-03-07 | 1994-08-08 | Circuit for interconnecting integrated semiconductor circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069005A JP2808913B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路間の接続回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04280118A JPH04280118A (ja) | 1992-10-06 |
| JP2808913B2 true JP2808913B2 (ja) | 1998-10-08 |
Family
ID=13390048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3069005A Expired - Fee Related JP2808913B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路間の接続回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808913B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025616A (ja) * | 1988-06-23 | 1990-01-10 | Nec Ic Microcomput Syst Ltd | 出力レベル回路 |
| JPH0296428A (ja) * | 1988-09-30 | 1990-04-09 | Fujitsu Ltd | 出力回路 |
| JPH02138612A (ja) * | 1988-11-18 | 1990-05-28 | Fujitsu Ltd | バスドライブ回路 |
-
1991
- 1991-03-07 JP JP3069005A patent/JP2808913B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04280118A (ja) | 1992-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |