JPH0296428A - 出力回路 - Google Patents
出力回路Info
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- JPH0296428A JPH0296428A JP63248338A JP24833888A JPH0296428A JP H0296428 A JPH0296428 A JP H0296428A JP 63248338 A JP63248338 A JP 63248338A JP 24833888 A JP24833888 A JP 24833888A JP H0296428 A JPH0296428 A JP H0296428A
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- 238000010586 diagram Methods 0.000 description 15
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- 239000003990 capacitor Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次］
概要
産業上の利用分野
従来の技術 （第７〜９図）発明が解決
しようとする課題 課題を解決するための手段 作用 実施例 本発明の第１実施例 本発明の第２実施例 本発明の第３実施例 発明の効果 （第１図） （第２〜４図） （第５図） （第６図） ［概要］ プ・ノシュプル型の出力回路に関し、 貫通電流を少なくすることを目的とし、第１の入力信号
を遅延させる第１の遅延回路と、第２の入力信号を遅延
させる第２の遅延回路と、第１の電源線と出力端との間
に接続され、該第１の遅延回路の出力に応答してオン、
オフする第１の出力トランジスタと、第２の電源線と該
出力端との間に接続され、該第２の遅延回路の出力に応
答し、且つ該第１の出力トランジスタに対して相補的に
オン、オフする第２の出力トランジスタと、該第２の人
力信号によりオン、オフが制御され、該第２の出力トラ
ンジスタのオンへの移行に先立って該第１の出力トラン
ジスタをオフさせるための第１の制御トランジスタと、
該第１の入力信号によりオン、オフが制御され、該第１
の出力トランジスタのオンへの移行に先立って該第２の
出力トランジスタをオフさせるための第２の制御トラン
ジスタと、を備えて構成している。
しようとする課題 課題を解決するための手段 作用 実施例 本発明の第１実施例 本発明の第２実施例 本発明の第３実施例 発明の効果 （第１図） （第２〜４図） （第５図） （第６図） ［概要］ プ・ノシュプル型の出力回路に関し、 貫通電流を少なくすることを目的とし、第１の入力信号
を遅延させる第１の遅延回路と、第２の入力信号を遅延
させる第２の遅延回路と、第１の電源線と出力端との間
に接続され、該第１の遅延回路の出力に応答してオン、
オフする第１の出力トランジスタと、第２の電源線と該
出力端との間に接続され、該第２の遅延回路の出力に応
答し、且つ該第１の出力トランジスタに対して相補的に
オン、オフする第２の出力トランジスタと、該第２の人
力信号によりオン、オフが制御され、該第２の出力トラ
ンジスタのオンへの移行に先立って該第１の出力トラン
ジスタをオフさせるための第１の制御トランジスタと、
該第１の入力信号によりオン、オフが制御され、該第１
の出力トランジスタのオンへの移行に先立って該第２の
出力トランジスタをオフさせるための第２の制御トラン
ジスタと、を備えて構成している。
本発明は、プッシュプル型の出力回路に関し、特に、出
力変化時における貫通電流の低減を意図した出力回路に
関する。
力変化時における貫通電流の低減を意図した出力回路に
関する。
近時、半導体回路は一段と集積度を高めて大規模化する
傾向にあるが、大規模化に伴う信号線路等の寄生容量の
増加に対応して出力回路にはより大きな駆動能力が要求
されてきた。
傾向にあるが、大規模化に伴う信号線路等の寄生容量の
増加に対応して出力回路にはより大きな駆動能力が要求
されてきた。
第７図は従来の出力回路の一例を示す図であり、この例
では、負荷容量（ＣＬで示す）を電源Ｖ ｃｃにチャー
ジアップするｎチャネルＭＯ３）ランジスタＱ Ｎ ＋
と、ＣＬを接地電位にディスチャージするｎチャネル
ＭＯ３）ランジスタＱ Ｎ ｚとをトーテムポール接続
した出力バッファ回路ｌを備え、この出力バッファ回路
１の各トランジスタＱ Ｎ ｒ、ＱＮｚの寸法を適当に
大きくして駆動能力の向上を図っている。なお、出力バ
ッファ回路ｌの寸法を大きくしたことにより、出力バッ
ファ回路１を駆動する信号も大きなものが要求されるが
、これは相補関係にある第１の入力信号Ｘおよび第２の
入力信号Ｘを同一構成のインバータ群２．３によって増
幅して出力バッファ回路１に加えることで解決している
。すなわち、Ｘ、Ｘはインバータ群２．３で出力バッフ
ァ回路１を駆動するに充分な大きさに増幅された後、出
力バッファ回路ｌのＱＮ＋ 、ＱＮｚのゲートに加えら
れ、ＱＮｚ 、ＱＮｚの一方がオンして比較的大きな負
荷容量のＣＬをチャージアップ、ディスチャージしてい
る。
では、負荷容量（ＣＬで示す）を電源Ｖ ｃｃにチャー
ジアップするｎチャネルＭＯ３）ランジスタＱ Ｎ ＋
と、ＣＬを接地電位にディスチャージするｎチャネル
ＭＯ３）ランジスタＱ Ｎ ｚとをトーテムポール接続
した出力バッファ回路ｌを備え、この出力バッファ回路
１の各トランジスタＱ Ｎ ｒ、ＱＮｚの寸法を適当に
大きくして駆動能力の向上を図っている。なお、出力バ
ッファ回路ｌの寸法を大きくしたことにより、出力バッ
ファ回路１を駆動する信号も大きなものが要求されるが
、これは相補関係にある第１の入力信号Ｘおよび第２の
入力信号Ｘを同一構成のインバータ群２．３によって増
幅して出力バッファ回路１に加えることで解決している
。すなわち、Ｘ、Ｘはインバータ群２．３で出力バッフ
ァ回路１を駆動するに充分な大きさに増幅された後、出
力バッファ回路ｌのＱＮ＋ 、ＱＮｚのゲートに加えら
れ、ＱＮｚ 、ＱＮｚの一方がオンして比較的大きな負
荷容量のＣＬをチャージアップ、ディスチャージしてい
る。
第８図は第７図の動作を示すタイミングチャートである
。Ｘの変化（“Ｌ″゛→“Ｈｏ”°Ｈ°゛→“Ｌ゛）は
、インバータ群２の伝搬途中のＡ゛点（第７図参照）お
よびインバータ群２を伝搬後のＣ′点（第７図参照）の
順で若干の遅れをもって伝えられ、最終的にＱＮ、のゲ
ートに加えられる。
。Ｘの変化（“Ｌ″゛→“Ｈｏ”°Ｈ°゛→“Ｌ゛）は
、インバータ群２の伝搬途中のＡ゛点（第７図参照）お
よびインバータ群２を伝搬後のＣ′点（第７図参照）の
順で若干の遅れをもって伝えられ、最終的にＱＮ、のゲ
ートに加えられる。
ここで、Ｘの変化時点ｔ０からＣ′点の変化時点ｔ、ま
での遅れ時間をｔｄとして表わす。一方、Ｘの変化（Ｈ
″→“Ｌ ＩＩ、“Ｌ”→“Ｈｏ）は、インバータ群３
の伝搬途中のＤ′点（第７図参照）およびインバータ群
３を伝搬後のＤ′点（第７図参照）の順で若干の遅れを
もって伝えられ、最終的にＱＮ、のゲートに加えられる
。ここで、Ｘの変化時点ｔ０１からＤ点の変化時点ｔ、
ｌまでの時間をｔｄ’ とすると、ｔ ｏｌは上述のｔ
ｏと同一であり、また、インバータ群２．３は共に同一
構成であるから、ＬｄとＣｄ’ とは略一致したものと
なる。すなわち、Ｃ′点の変化とＤ′点の変化とは同一
のタイミングで行われることになる。
での遅れ時間をｔｄとして表わす。一方、Ｘの変化（Ｈ
″→“Ｌ ＩＩ、“Ｌ”→“Ｈｏ）は、インバータ群３
の伝搬途中のＤ′点（第７図参照）およびインバータ群
３を伝搬後のＤ′点（第７図参照）の順で若干の遅れを
もって伝えられ、最終的にＱＮ、のゲートに加えられる
。ここで、Ｘの変化時点ｔ０１からＤ点の変化時点ｔ、
ｌまでの時間をｔｄ’ とすると、ｔ ｏｌは上述のｔ
ｏと同一であり、また、インバータ群２．３は共に同一
構成であるから、ＬｄとＣｄ’ とは略一致したものと
なる。すなわち、Ｃ′点の変化とＤ′点の変化とは同一
のタイミングで行われることになる。
しかしながら、このような従来の出力回路にあっては、
ＱＮ、 、ＱＮ、の各ゲートの電位変化（上述のＣ゛点
およびＤ′点の電位変化）が同一のタイミングで行われ
る構成となっていたため、例えば、ＱＮ、、ＱＮ、のオ
ン／オフ状態が反転する過渡期において、ＱＮ、、ＱＮ
２が共にオンとなるオーバラップ期間が比較的に長くな
り、貫通電流が増大するといった不具合があった。
ＱＮ、 、ＱＮ、の各ゲートの電位変化（上述のＣ゛点
およびＤ′点の電位変化）が同一のタイミングで行われ
る構成となっていたため、例えば、ＱＮ、、ＱＮ、のオ
ン／オフ状態が反転する過渡期において、ＱＮ、、ＱＮ
２が共にオンとなるオーバラップ期間が比較的に長くな
り、貫通電流が増大するといった不具合があった。
すなわち、第９図において、Ｃ′点の変化（ＱＮｌのゲ
ート電位の変化）とＤ′点の変化（Ｑ Ｎ ｚのゲート
電位の変化）とが同一タイミングなので、両トランジス
タＱＮ＋ 、ＱＮｚが共にオンとなる期間が図中斜線で
示す範囲に相当して大きなものとなり、その結果、貫通
電流ｉの増大を招いていた。このことは、特に駆動能力
を向上（大電流を流せる）した出力バッファ回路１を備
えた出力回路にあっては問題が大きい。
ート電位の変化）とＤ′点の変化（Ｑ Ｎ ｚのゲート
電位の変化）とが同一タイミングなので、両トランジス
タＱＮ＋ 、ＱＮｚが共にオンとなる期間が図中斜線で
示す範囲に相当して大きなものとなり、その結果、貫通
電流ｉの増大を招いていた。このことは、特に駆動能力
を向上（大電流を流せる）した出力バッファ回路１を備
えた出力回路にあっては問題が大きい。
本発明は、このような問題点に鑑みてなされたもので、
ｘ、Ｘの変化に応じてＱＮ＝ 、ＱＮｚの一方のトラン
ジスタを速やかにオフに移行させることにより、ＱＮｉ
、ＱＮｚが共にオンするオーバラップ期間を短縮して
貫通電流ｉを少なくすることを目的としている。
ｘ、Ｘの変化に応じてＱＮ＝ 、ＱＮｚの一方のトラン
ジスタを速やかにオフに移行させることにより、ＱＮｉ
、ＱＮｚが共にオンするオーバラップ期間を短縮して
貫通電流ｉを少なくすることを目的としている。
第２の遅延回路と、第１の電源線と出力端との間に接続
され、該第１の遅延回路の出力に応答してオン、オフす
る第１の出力トランジスタと、第２の電源線と該出力端
との間に接続され、該第２の遅延回路の出力に応答し、
且つ該第１の出力トランジスタに対して相補的にオン、
オフする第２の出力トランジスタと、該第２の入力信号
によりオン、オフが制御され、該第２の出力トランジス
タのオンへの移行に先立って該第１の出力トランジスタ
をオフさせるための第１の制御トランジスタと、該第１
の人力信号によりオン、オフが制御され、該第１の出力
トランジスタのオンへの移行に先立って該第２の出力ト
ランジスタをオフさせるための第２の制御トランジスタ
と、を備えて構成している。
され、該第１の遅延回路の出力に応答してオン、オフす
る第１の出力トランジスタと、第２の電源線と該出力端
との間に接続され、該第２の遅延回路の出力に応答し、
且つ該第１の出力トランジスタに対して相補的にオン、
オフする第２の出力トランジスタと、該第２の入力信号
によりオン、オフが制御され、該第２の出力トランジス
タのオンへの移行に先立って該第１の出力トランジスタ
をオフさせるための第１の制御トランジスタと、該第１
の人力信号によりオン、オフが制御され、該第１の出力
トランジスタのオンへの移行に先立って該第２の出力ト
ランジスタをオフさせるための第２の制御トランジスタ
と、を備えて構成している。
第１図は本発明の原理図である。
第１図において、第１の人力信号を遅延させる第１の遅
延回路と・、第２の入力信号を遅延させる［作用〕 本発明では、第１、第２の入力信号が変化すると、第１
若しくは第２の制御トランジスタが直ちに動作して、オ
ンしている第１、第２の出力トランジスタの一方のゲー
トを第２の電源線に接続し、オフしている他方の出力ト
ランジスタのオンへの移行よりも早く、オンしている出
力トランジスタをその制御入力にかかわらず強制的にオ
フさせる。
延回路と・、第２の入力信号を遅延させる［作用〕 本発明では、第１、第２の入力信号が変化すると、第１
若しくは第２の制御トランジスタが直ちに動作して、オ
ンしている第１、第２の出力トランジスタの一方のゲー
トを第２の電源線に接続し、オフしている他方の出力ト
ランジスタのオンへの移行よりも早く、オンしている出
力トランジスタをその制御入力にかかわらず強制的にオ
フさせる。
したがって、第１若しくは第２の出力トランジスタが速
やかにオフし、第１および第２の出力トランジスタが共
にオンするオーバラップ期間が短縮される結果、貫通型
ｍ１の抑制が図られる。
やかにオフし、第１および第２の出力トランジスタが共
にオンするオーバラップ期間が短縮される結果、貫通型
ｍ１の抑制が図られる。
以下、本発明を図面に基づいて説明する。
第２〜４図は本発明に係る出力回路の第１実施例を示す
図である。なお、以下の説明において、ｌ・ランジスタ
と呼称するものは全てＭＯＳ）ランジスタを指すものと
する。
図である。なお、以下の説明において、ｌ・ランジスタ
と呼称するものは全てＭＯＳ）ランジスタを指すものと
する。
第２図において、１０は出力回路であり、出力回路１０
は、第１の人力信号Ｘを若干の遅延時間を伴って反転伝
達する２段カスケード接続のインバータ１１．１２から
なる第１のインバータ群（第１の遅延回路）１３と、第
１のインバータ群１３からの第１の出力信号Ｘ。がゲー
トに加えられ、このＸ。によってオン／オフ動作してオ
ン動作のとき出力媚に接続された負荷容量ＣＬを第１の
電源線の電位Ｖ ｃｃにチャージアップするｎチャネル
トランジスタ（第１の出力トランジスタ）ＱＮｌ と、
前記Ｘに対して逆相関係にある第２の入力信号Ｘを若手
の遅延時間を伴って反転伝達する２段（但し、第１のイ
ンバータ群１３と同一の段数）カスケード接続のインバ
ータ１４．１５からなる第２のインバータ群（第２の遅
延回路） １６と、この第２のインハタ群１６からの第
２の出力信号Ｘ０によってオン／オフ動作してオン動作
のときに負荷容ＩｃＬを第２の電源線の電位（接地電位
：Ｇ、但しＧ＜■ｃｃ）にディスチャージするｎチャネ
ルトランジスタ（第２の出力トランジスタ） Ｑ Ｎ
ｚと、を備えるとともに、前記ＱＮ、のゲートをＧに接
続可能な第１の制御トランジスタとしてのｒ１チャネル
トランジスタＱＮ３と、前記ＱＮ、のゲートをＧに接続
可能な第２の制御トランジスタとしてのｎチャネルトラ
ンジスタＱＮ４と、を設け、ＱＮ３のゲ−トにＸを印加
し、Ｑ Ｎ ４のゲートにＸを印加している。なお、上
記第１、第２のインバータ群１３．１６は、夫々２段の
インバータをカスケード接続して構成されているが、カ
スケード接続せずに夫々１段のインバータで構成しても
さしつかえない。
は、第１の人力信号Ｘを若干の遅延時間を伴って反転伝
達する２段カスケード接続のインバータ１１．１２から
なる第１のインバータ群（第１の遅延回路）１３と、第
１のインバータ群１３からの第１の出力信号Ｘ。がゲー
トに加えられ、このＸ。によってオン／オフ動作してオ
ン動作のとき出力媚に接続された負荷容量ＣＬを第１の
電源線の電位Ｖ ｃｃにチャージアップするｎチャネル
トランジスタ（第１の出力トランジスタ）ＱＮｌ と、
前記Ｘに対して逆相関係にある第２の入力信号Ｘを若手
の遅延時間を伴って反転伝達する２段（但し、第１のイ
ンバータ群１３と同一の段数）カスケード接続のインバ
ータ１４．１５からなる第２のインバータ群（第２の遅
延回路） １６と、この第２のインハタ群１６からの第
２の出力信号Ｘ０によってオン／オフ動作してオン動作
のときに負荷容ＩｃＬを第２の電源線の電位（接地電位
：Ｇ、但しＧ＜■ｃｃ）にディスチャージするｎチャネ
ルトランジスタ（第２の出力トランジスタ） Ｑ Ｎ
ｚと、を備えるとともに、前記ＱＮ、のゲートをＧに接
続可能な第１の制御トランジスタとしてのｒ１チャネル
トランジスタＱＮ３と、前記ＱＮ、のゲートをＧに接続
可能な第２の制御トランジスタとしてのｎチャネルトラ
ンジスタＱＮ４と、を設け、ＱＮ３のゲ−トにＸを印加
し、Ｑ Ｎ ４のゲートにＸを印加している。なお、上
記第１、第２のインバータ群１３．１６は、夫々２段の
インバータをカスケード接続して構成されているが、カ
スケード接続せずに夫々１段のインバータで構成しても
さしつかえない。
このような構成において、第２図のタイミングチャート
に示すようにＸが“１ Ｌ＋“→“ＩＨＩＩ、Ｘが“°
Ｈ゛→“°Ｌ°°へと変化すると、Ｘが加えられている
ＱＮ、が速やかに導通して、Ｄ点（すなわち、Ｑ Ｎ
ｚのゲート）をＧに接続する。これによりＱＮ２はＸの
変化とほぼ同時にオフに移行する。
に示すようにＸが“１ Ｌ＋“→“ＩＨＩＩ、Ｘが“°
Ｈ゛→“°Ｌ°°へと変化すると、Ｘが加えられている
ＱＮ、が速やかに導通して、Ｄ点（すなわち、Ｑ Ｎ
ｚのゲート）をＧに接続する。これによりＱＮ２はＸの
変化とほぼ同時にオフに移行する。
方、０点（ＱＮｌのゲート）は第１のインパーク群１３
からのＸ。、すなわち所定の遅延時間で伝搬してきたＸ
に応じて変化し、これによりＱＮ、はオンに移行するが
、このときには既にＱ Ｎ ｚがオフ状態にあるか若し
くはオフ寸前にあるので、このオンしたＱＮ、からＱＮ
、へと流れる貫通電流ｉが抑制される。
からのＸ。、すなわち所定の遅延時間で伝搬してきたＸ
に応じて変化し、これによりＱＮ、はオンに移行するが
、このときには既にＱ Ｎ ｚがオフ状態にあるか若し
くはオフ寸前にあるので、このオンしたＱＮ、からＱＮ
、へと流れる貫通電流ｉが抑制される。
このように本実施例では、例えばＸが“Ｌ“→“Ｈ１１
に変化すると、まず、ＱＮ、が導通してＱＮ２を直ちに
オフに移行させ、その後、第１のインバータ群１３から
のＸｏによってＱＮ、がオンに移行しても、このＸｏは
Ｘの変化から所定の遅延時間後に変化するので、第４図
に示すように０点の電位が上昇してＱＮ、がオンに移行
しはじめたときには、既にＤ点の電位が下降してＱＮ、
がオフ状態にあるか若しくはオフ寸前となっている結果
、ＱＮｌ、ＱＮｚが共にオンとなるオーバラップ期間（
第４図中ハツチングで示す）を短縮することができ、Ｑ
Ｎ、からＱＮ、へと流れる貫通電流ｉを抑制することが
できる。
に変化すると、まず、ＱＮ、が導通してＱＮ２を直ちに
オフに移行させ、その後、第１のインバータ群１３から
のＸｏによってＱＮ、がオンに移行しても、このＸｏは
Ｘの変化から所定の遅延時間後に変化するので、第４図
に示すように０点の電位が上昇してＱＮ、がオンに移行
しはじめたときには、既にＤ点の電位が下降してＱＮ、
がオフ状態にあるか若しくはオフ寸前となっている結果
、ＱＮｌ、ＱＮｚが共にオンとなるオーバラップ期間（
第４図中ハツチングで示す）を短縮することができ、Ｑ
Ｎ、からＱＮ、へと流れる貫通電流ｉを抑制することが
できる。
なお、本発明は、上記第１実施例に示した態様に限定さ
れるものではなく、例えば、第５図に示す第２実施例お
よび第６図に示す第３実施例のようにしてもよい。
れるものではなく、例えば、第５図に示す第２実施例お
よび第６図に示す第３実施例のようにしてもよい。
部４二（施１［
第５図において、ＱＰ、は第１の出力トランジスタとし
てのｎチャネルトランジスタ、ＱＰｚは第２の出力トラ
ンジスタとしてのｎチャネルトランジスタ、ＱＰ、は第
１の制御トランジスタとしてのｐチャネルトランジスタ
、ＱＰ４は第２の制ｔ’ｌｌ ｌ−ランジスタとしての
ｎチャネルトランジスタであり、ＱＰ、はＱ Ｐ ｌの
ゲートとＶ ｃｃの間に、そして、ＱＰ４はＱＰｚのゲ
ートとＶ ｅＣの間に接続して構成してもよい。
てのｎチャネルトランジスタ、ＱＰｚは第２の出力トラ
ンジスタとしてのｎチャネルトランジスタ、ＱＰ、は第
１の制御トランジスタとしてのｐチャネルトランジスタ
、ＱＰ４は第２の制ｔ’ｌｌ ｌ−ランジスタとしての
ｎチャネルトランジスタであり、ＱＰ、はＱ Ｐ ｌの
ゲートとＶ ｃｃの間に、そして、ＱＰ４はＱＰｚのゲ
ートとＶ ｅＣの間に接続して構成してもよい。
［仁Ｆ５□□（ｌ−だＸ−施ブ（２リ−第６図において
、ＱＰ、は第１の出力トランジスタとしてのｎチャネル
トランジスタ、Ｑ Ｎ ｓは第２の出力トランジスタと
してのｎチャネルトランジスタ、ＱＰ＆は第１の制御ト
ランジスタとしてのｎチャネルトランジスタ、ＱＮ、は
第２の制御トランジスタとしてのｎチャネルトランジス
タであり、Ｑ Ｎ ｂのゲートにインバータ１１の出力
Ｘ。
、ＱＰ、は第１の出力トランジスタとしてのｎチャネル
トランジスタ、Ｑ Ｎ ｓは第２の出力トランジスタと
してのｎチャネルトランジスタ、ＱＰ＆は第１の制御ト
ランジスタとしてのｎチャネルトランジスタ、ＱＮ、は
第２の制御トランジスタとしてのｎチャネルトランジス
タであり、Ｑ Ｎ ｂのゲートにインバータ１１の出力
Ｘ。
（第１の人力信号）を加え、また、Ｑ Ｐ ｂのゲート
にインバータ１４の出力Ｘ１′（第２の入力信号）を加
えるように構成してもよい。
にインバータ１４の出力Ｘ１′（第２の入力信号）を加
えるように構成してもよい。
本発明によれば、第１および第２の入力信号の変化に応
じて、第１および第２の出力トランジスタの一方を速や
かにオフに移行させているので、出力トランジスタが共
にオンするオーバラップ期間を短縮して貫通電流ｉを少
なくすることができる。
じて、第１および第２の出力トランジスタの一方を速や
かにオフに移行させているので、出力トランジスタが共
にオンするオーバラップ期間を短縮して貫通電流ｉを少
なくすることができる。
第１図は本発明の原理図、
第２〜４図は本発明に係る出力回路の第１実施例を示す
図であり、 第２図はその回路図、 第３図はそのタイミングチャート、 第４図はそのオーバラップ期間を示す図、第５図は本発
明に係る出力回路の第２実施例を示すその回路図、 第６図は本発明に係る出力回路の第３実施例を示すその
回路図、 第７〜９図は従来の出力回路を示す図であり、第７図は
その回路図、 第８図はそのタイミングチャート、 第９図はそのオーバラップ期間を示す図である。 ｌ３・・・・・・第１のインバータ群（第１の遅延回路
）１６・・・・・・第２のインバータ群（第２の遅延回
路）ｘ、ｘ’・・・・・・第１の人力信号、ｘ、ｘ”・
・・・・・第２の人力信号、ＱＮ、・・・・・・ｎチャ
ネルトランジスタ（第１の出力トランジスタ）、 ＱＮ２・・・・・・ｎチャネルトランジスタ（第２の出
力トランジスタ）、 ＱＮ、・・・・・・ｎチャネルトランジスタ（第１の制
御トランジスタ）、 ＱＮ４・・・・・・ｎチャネルトランジスタ（第２の制
御トランジスタ）、 ＱＰ、 、ＱＰ、・・・・・・Ｐチャネルトランジスタ
（第１の出力トランジスタ）、 ＱＰ２・・・・・・Ｐチャネルトランジスタ（第２の出
力トランジスタ）、 Ｑ Ｎ ｓ・・・・・・ｎチャネルトランジスタ（第２
の出力トランジスタ）、 ＱＰ、 、ＱＰ、・・・・・・ｐチャネルトランジスタ
（第１の制御トランジスタ）、 ＱＰ、・・・・・・Ｐチャネルトランジスタ（第２の制
御トランジスタ） ＱＮ、・・・・・・ｎチャネルトランジスタ（第２の制
御トランジスタ） ｙ ｃｃ・・・・・・第１の電源線の電位、Ｇ・・・・
・・第２の電源線の電位。 オーハラツブ期間（従来） ／ 第１実施例のオーバラップ期間を示す図第４図 第１実施例Ｏタイミングチャート 第３図 第 図 第 図 従来例の回路図 第７図 オーバランプ期間 従来例のオーバラップ期間を示す図 第９図
図であり、 第２図はその回路図、 第３図はそのタイミングチャート、 第４図はそのオーバラップ期間を示す図、第５図は本発
明に係る出力回路の第２実施例を示すその回路図、 第６図は本発明に係る出力回路の第３実施例を示すその
回路図、 第７〜９図は従来の出力回路を示す図であり、第７図は
その回路図、 第８図はそのタイミングチャート、 第９図はそのオーバラップ期間を示す図である。 ｌ３・・・・・・第１のインバータ群（第１の遅延回路
）１６・・・・・・第２のインバータ群（第２の遅延回
路）ｘ、ｘ’・・・・・・第１の人力信号、ｘ、ｘ”・
・・・・・第２の人力信号、ＱＮ、・・・・・・ｎチャ
ネルトランジスタ（第１の出力トランジスタ）、 ＱＮ２・・・・・・ｎチャネルトランジスタ（第２の出
力トランジスタ）、 ＱＮ、・・・・・・ｎチャネルトランジスタ（第１の制
御トランジスタ）、 ＱＮ４・・・・・・ｎチャネルトランジスタ（第２の制
御トランジスタ）、 ＱＰ、 、ＱＰ、・・・・・・Ｐチャネルトランジスタ
（第１の出力トランジスタ）、 ＱＰ２・・・・・・Ｐチャネルトランジスタ（第２の出
力トランジスタ）、 Ｑ Ｎ ｓ・・・・・・ｎチャネルトランジスタ（第２
の出力トランジスタ）、 ＱＰ、 、ＱＰ、・・・・・・ｐチャネルトランジスタ
（第１の制御トランジスタ）、 ＱＰ、・・・・・・Ｐチャネルトランジスタ（第２の制
御トランジスタ） ＱＮ、・・・・・・ｎチャネルトランジスタ（第２の制
御トランジスタ） ｙ ｃｃ・・・・・・第１の電源線の電位、Ｇ・・・・
・・第２の電源線の電位。 オーハラツブ期間（従来） ／ 第１実施例のオーバラップ期間を示す図第４図 第１実施例Ｏタイミングチャート 第３図 第 図 第 図 従来例の回路図 第７図 オーバランプ期間 従来例のオーバラップ期間を示す図 第９図
Claims (1)
- 【特許請求の範囲】 第１の入力信号を遅延させる第１の遅延回路と、第２の
入力信号を遅延させる第２の遅延回路と、第１の電源線
と出力端との間に接続され、該第１の遅延回路の出力に
応答してオン、オフする第１の出力トランジスタと、 第２の電源線と該出力端との間に接続され、該第２の遅
延回路の出力に応答し、且つ該第１の出力トランジスタ
に対して相補的にオン、オフする第２の出力トランジス
タと、 該第２の入力信号によりオン、オフが制御され、該第２
の出力トランジスタのオンへの移行に先立って該第１の
出力トランジスタをオフさせるための第１の制御トラン
ジスタと、該第１の入力信号によりオン、オフが制御さ
れ、 該第１の出力トランジスタのオンへの移行に先立って該
第２の出力トランジスタをオフさせるための第２の制御
トランジスタと、を具備することを特徴とする出力回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248338A JPH0296428A (ja) | 1988-09-30 | 1988-09-30 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248338A JPH0296428A (ja) | 1988-09-30 | 1988-09-30 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0296428A true JPH0296428A (ja) | 1990-04-09 |
Family
ID=17176601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63248338A Pending JPH0296428A (ja) | 1988-09-30 | 1988-09-30 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0296428A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280118A (ja) * | 1991-03-07 | 1992-10-06 | Nec Corp | 半導体集積回路間の接続回路 |
| JPH0917187A (ja) * | 1995-05-19 | 1997-01-17 | Sgs Thomson Microelettronica Spa | 出力段 |
| US5793226A (en) * | 1995-08-18 | 1998-08-11 | Samsung Electronics, Co., Ltd | Data output buffer for multiple power supplies |
| JP2009065616A (ja) * | 2007-09-10 | 2009-03-26 | Oki Data Corp | 駆動回路、ｌｅｄヘッドおよび画像形成装置 |
| JP2013157670A (ja) * | 2012-01-26 | 2013-08-15 | Toshiba Corp | ドライバ回路 |
-
1988
- 1988-09-30 JP JP63248338A patent/JPH0296428A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280118A (ja) * | 1991-03-07 | 1992-10-06 | Nec Corp | 半導体集積回路間の接続回路 |
| JPH0917187A (ja) * | 1995-05-19 | 1997-01-17 | Sgs Thomson Microelettronica Spa | 出力段 |
| US5793226A (en) * | 1995-08-18 | 1998-08-11 | Samsung Electronics, Co., Ltd | Data output buffer for multiple power supplies |
| JP2009065616A (ja) * | 2007-09-10 | 2009-03-26 | Oki Data Corp | 駆動回路、ｌｅｄヘッドおよび画像形成装置 |
| JP4538033B2 (ja) * | 2007-09-10 | 2010-09-08 | 株式会社沖データ | 駆動回路、ｌｅｄヘッドおよび画像形成装置 |
| US7821211B2 (en) | 2007-09-10 | 2010-10-26 | Oki Data Corporation | Drive circuit, light emitting diode head, and image forming apparatus |
| JP2013157670A (ja) * | 2012-01-26 | 2013-08-15 | Toshiba Corp | ドライバ回路 |
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