JPH0537345A - 半導体出力バツフア回路 - Google Patents
半導体出力バツフア回路Info
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- JPH0537345A JPH0537345A JP3188509A JP18850991A JPH0537345A JP H0537345 A JPH0537345 A JP H0537345A JP 3188509 A JP3188509 A JP 3188509A JP 18850991 A JP18850991 A JP 18850991A JP H0537345 A JPH0537345 A JP H0537345A
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- mos transistor
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Abstract
(57)【要約】
【目的】ＴＴＬインターフェースとＣＭＯＳインターフ
ェースを切り換えて使用し、かつ、高速で動作する半導
体集積回路の出力バッファにおいて、集積回路の誤動作
の原因である信号変化時のオーバーシュート、アンダー
シュートを低減し、かつ、信号伝搬時間を小さくし高速
の出力バッファ回路を実現する。 【構成】信号伝送路の特性インピーダンスに等しい出力
抵抗を持つ最終段トランジスタＰ11，Ｎ11と並列に、同
一の出力抵抗を持つ補助トランジスタＰ12，Ｎ12を設
け、入力信号Ｉ11を入力としパルス発生回路により出力
点Ｏ12の変化時の所定時間のみＰ12，Ｎ12を導通状態と
する補助制御回路Ｇ13，Ｇ14を持ち、更に、補助駆動回
路Ｇ13，Ｇ14において、その動作を禁止し、Ｐ12とＮ12
を個別に非導通状態とし、ＴＴＬインターフェースとＣ
ＭＯＳインターフェースに対応して出力バッファの駆動
能力を切り換える制御信号入力Ｃ11，Ｃ12とを有してい
る。
ェースを切り換えて使用し、かつ、高速で動作する半導
体集積回路の出力バッファにおいて、集積回路の誤動作
の原因である信号変化時のオーバーシュート、アンダー
シュートを低減し、かつ、信号伝搬時間を小さくし高速
の出力バッファ回路を実現する。 【構成】信号伝送路の特性インピーダンスに等しい出力
抵抗を持つ最終段トランジスタＰ11，Ｎ11と並列に、同
一の出力抵抗を持つ補助トランジスタＰ12，Ｎ12を設
け、入力信号Ｉ11を入力としパルス発生回路により出力
点Ｏ12の変化時の所定時間のみＰ12，Ｎ12を導通状態と
する補助制御回路Ｇ13，Ｇ14を持ち、更に、補助駆動回
路Ｇ13，Ｇ14において、その動作を禁止し、Ｐ12とＮ12
を個別に非導通状態とし、ＴＴＬインターフェースとＣ
ＭＯＳインターフェースに対応して出力バッファの駆動
能力を切り換える制御信号入力Ｃ11，Ｃ12とを有してい
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体出力バッファ回路
に関し、特にＴＴＬインターフェースとＣＭＯＳインタ
ーフェースを電源電圧に応じて切り換えて使用する半導
体出力バッファ回路に関する。
に関し、特にＴＴＬインターフェースとＣＭＯＳインタ
ーフェースを電源電圧に応じて切り換えて使用する半導
体出力バッファ回路に関する。
【０００２】
【従来の技術】図４は従来の半導体出力バッファ回路
（以下、出力バッファと呼ぶ）の一例の回路図である。
出力バッファの出力端子Ｏ2 に接続されるインダクタン
スＬ及び容量Ｃは特性インピーダンスＺ0 の信号伝送路
３とそれにインピーダンス整合がとれた状態で接続され
た負荷を透過的に表している。
（以下、出力バッファと呼ぶ）の一例の回路図である。
出力バッファの出力端子Ｏ2 に接続されるインダクタン
スＬ及び容量Ｃは特性インピーダンスＺ0 の信号伝送路
３とそれにインピーダンス整合がとれた状態で接続され
た負荷を透過的に表している。
【０００３】この出力バッファは、入力信号Ｉ1 によ
り、インバータ１０１，１０２及びインパータ１０３，
１０４からなる駆動回路Ｇ11及びＧ12を介して第１の電
源（以下ＶDDと称す）と出力端子Ｏ12との間に接続され
たＰチャネルＭＯＳトランジスタＰ11と第２の電源（以
下ＧＮＤと称す）と出力端子Ｏ42との間に接続されたＮ
チャネルＭＯＳトランジスタＮ41とを相補的に切り換え
る第１のＣＭＯＳ出力端子１を有し、特性インピーダン
スＺ0 の信号伝送路３を介して負荷を駆動するものとな
っている。
り、インバータ１０１，１０２及びインパータ１０３，
１０４からなる駆動回路Ｇ11及びＧ12を介して第１の電
源（以下ＶDDと称す）と出力端子Ｏ12との間に接続され
たＰチャネルＭＯＳトランジスタＰ11と第２の電源（以
下ＧＮＤと称す）と出力端子Ｏ42との間に接続されたＮ
チャネルＭＯＳトランジスタＮ41とを相補的に切り換え
る第１のＣＭＯＳ出力端子１を有し、特性インピーダン
スＺ0 の信号伝送路３を介して負荷を駆動するものとな
っている。
【０００４】出力回路１及び駆動回路Ｇ11，Ｇ12を構成
するそれぞれのＭＯＳトランジスタの幾何学的寸法は、
入力信号Ｖ1 の変化に応じて、負荷の接続された出力点
Ｏ1のレベルがＴＴＬインターフェースまたはＣＭＯＳ
インターフェースの所定レベルに達するまでの遅延時間
が使用を満たすよう決定される。
するそれぞれのＭＯＳトランジスタの幾何学的寸法は、
入力信号Ｖ1 の変化に応じて、負荷の接続された出力点
Ｏ1のレベルがＴＴＬインターフェースまたはＣＭＯＳ
インターフェースの所定レベルに達するまでの遅延時間
が使用を満たすよう決定される。
【０００５】図５は、データバス等の双方向入出力回路
に用いられる従来の出力バッファの回路図である。図４
の出力バッファとの相違は、出力制御入力信号Ｃ50を有
し、この制御入力信号により、出力点Ｏ1 をＰチャネル
ＭＯＳトランジスタＰ11とＮチャネルＭＯＳトランジス
タＮ11のどちらか一方が導通状態にあるドライブ状態と
両方が非導通状態になるハイ・インピーダンス状態に切
り替えることができる。回路構成上の相違は駆動回路Ｇ
21及びＧ22において、ＮＯＲゲート２０２とＮＡＮＤゲ
ート２０４が用いられ、これにより出力点Ｇ12の状態切
り替えを実現している。
に用いられる従来の出力バッファの回路図である。図４
の出力バッファとの相違は、出力制御入力信号Ｃ50を有
し、この制御入力信号により、出力点Ｏ1 をＰチャネル
ＭＯＳトランジスタＰ11とＮチャネルＭＯＳトランジス
タＮ11のどちらか一方が導通状態にあるドライブ状態と
両方が非導通状態になるハイ・インピーダンス状態に切
り替えることができる。回路構成上の相違は駆動回路Ｇ
21及びＧ22において、ＮＯＲゲート２０２とＮＡＮＤゲ
ート２０４が用いられ、これにより出力点Ｇ12の状態切
り替えを実現している。
【０００６】電源電圧５ＶのＴＴＬインターフェースを
持つ集積回路の出力バッファの出力点の電圧変化は、立
ち上がり時０．０Ｖから２．０Ｖに対し立ち去がり時は
５．０Ｖから０．８Ｖと約２倍の電圧振幅を変化させる
必要がある。
持つ集積回路の出力バッファの出力点の電圧変化は、立
ち上がり時０．０Ｖから２．０Ｖに対し立ち去がり時は
５．０Ｖから０．８Ｖと約２倍の電圧振幅を変化させる
必要がある。
【０００７】一方、ＣＭＯＳインターフェースを持つ集
積回路の出力バッファの場合の出力点の電圧変化は立ち
上がり、立ち下がり共同一の電圧変化でよい。
積回路の出力バッファの場合の出力点の電圧変化は立ち
上がり、立ち下がり共同一の電圧変化でよい。
【０００８】近年、集積回路を使用したシステムの高速
化に伴い、出力バッファの高速化も要求されており、出
力点の立ち下がりも立ち上がりと同じ遅延時間である必
要がある。このため、電源電圧５ＶのＴＴＬインターフ
ェースを持つ集積回路の出力バッファの最終段Ｎチャネ
ルＭＯＳトランジスタの出力抵抗は、最終段Ｐチャネル
ＭＯＳトランジスタの１／２とする必要があり、ＣＭＯ
Ｓインターフェースを持つ集積回路の出力バッファにお
いては、最終段トランジスタはＰチャネル、Ｎチャネル
共同一の出力抵抗とする必要がある。
化に伴い、出力バッファの高速化も要求されており、出
力点の立ち下がりも立ち上がりと同じ遅延時間である必
要がある。このため、電源電圧５ＶのＴＴＬインターフ
ェースを持つ集積回路の出力バッファの最終段Ｎチャネ
ルＭＯＳトランジスタの出力抵抗は、最終段Ｐチャネル
ＭＯＳトランジスタの１／２とする必要があり、ＣＭＯ
Ｓインターフェースを持つ集積回路の出力バッファにお
いては、最終段トランジスタはＰチャネル、Ｎチャネル
共同一の出力抵抗とする必要がある。
【０００９】
【発明が解決しようとする課題】ＴＴＬインターフェー
スとＣＭＯＳインターフェースを電源電圧に応じて切り
換えて使用する半導体出力バッファ回路では、最終段ト
ランジスタの出力抵抗は、ＴＴＬまたはＣＭＯＳインタ
ーフェースのどちらかにあわせて設計されるため、図６
（ａ），（ｂ）の出力電圧波形Ｏ11Ａに示すように、出
力バッファ最終段ＭＯＳトランジスタの出力抵抗が信号
伝送路の特性インピーダンスと同じ場合には、アンダー
シュートは発生しないが立ち上がり、立ち下がりの遅延
時間が大きくなる。また、図６（ａ），（ｂ）のＯ11Ｂ
に示すように、出力バッファ最終段ＭＯＳトランジスタ
の出力抵抗が信号伝送路の特性インピーダンスより小さ
い場合には、オーバーシュートＣ、アンダーシュートＤ
が発生し、これらに起因して誤動作が発生するという問
題点があった。
スとＣＭＯＳインターフェースを電源電圧に応じて切り
換えて使用する半導体出力バッファ回路では、最終段ト
ランジスタの出力抵抗は、ＴＴＬまたはＣＭＯＳインタ
ーフェースのどちらかにあわせて設計されるため、図６
（ａ），（ｂ）の出力電圧波形Ｏ11Ａに示すように、出
力バッファ最終段ＭＯＳトランジスタの出力抵抗が信号
伝送路の特性インピーダンスと同じ場合には、アンダー
シュートは発生しないが立ち上がり、立ち下がりの遅延
時間が大きくなる。また、図６（ａ），（ｂ）のＯ11Ｂ
に示すように、出力バッファ最終段ＭＯＳトランジスタ
の出力抵抗が信号伝送路の特性インピーダンスより小さ
い場合には、オーバーシュートＣ、アンダーシュートＤ
が発生し、これらに起因して誤動作が発生するという問
題点があった。
【００１０】
【課題を解決するための手段】本発明の半導体出力バッ
ファ回路は、第１の電源と出力端子との間に接続された
第１のＰチャネルＭＯＳトランジスタおよび第２の電源
と出力端子との間に接続された第１のＮチャネルＭＯＳ
トランジスタとを有する第１のＣＭＯＳ出力回路が、前
記第１のＰチャネルＭＯＳトランジスタと前記第１のＮ
チャネルＭＯＳトランジスタのゲートに与えられる駆動
回路からの入力信号のレベルに応じて相補的に導通制御
されて、前記出力端子に接続された信号伝送路を含む出
力負荷を駆動する半導体出力バッファ回路において、前
記第１のＰチャネルＭＯＳトランジスタおよび第１のＮ
チャネルＭＯＳトランジスタが前記信号伝送路の特性イ
ンピーダンスに等しい出力抵抗を有し、かつ前記第１の
ＰチャネルＭＯＳトランジスタと並列に第１の電源と出
力端子との間に接続された第２のＰチャネルＭＯＳトラ
ンジスタおよび前記第１のＮチャネルＭＯＳトランジス
タと並列に第２の電源と出力端子との間に接続された第
２のＮチャネルＭＯＳトランジスタを有する第２のＣＭ
ＯＳ出力回路と、前記第２のＰチャネルＭＯＳトランジ
スタのゲートに接続されて第２のＰチャネルＭＯＳトラ
ンジスタの導通期間を決定するパルス発生回路を含む第
１の補助駆動回路と、前記第２のＮチャネルＭＯＳトラ
ンジスタのゲートに接続されて第２のＮチャネルＭＯＳ
トランジスタの導通期間を決定するパルス発生回路を含
む第２の補助駆動回路とを付加して構成されている。
ファ回路は、第１の電源と出力端子との間に接続された
第１のＰチャネルＭＯＳトランジスタおよび第２の電源
と出力端子との間に接続された第１のＮチャネルＭＯＳ
トランジスタとを有する第１のＣＭＯＳ出力回路が、前
記第１のＰチャネルＭＯＳトランジスタと前記第１のＮ
チャネルＭＯＳトランジスタのゲートに与えられる駆動
回路からの入力信号のレベルに応じて相補的に導通制御
されて、前記出力端子に接続された信号伝送路を含む出
力負荷を駆動する半導体出力バッファ回路において、前
記第１のＰチャネルＭＯＳトランジスタおよび第１のＮ
チャネルＭＯＳトランジスタが前記信号伝送路の特性イ
ンピーダンスに等しい出力抵抗を有し、かつ前記第１の
ＰチャネルＭＯＳトランジスタと並列に第１の電源と出
力端子との間に接続された第２のＰチャネルＭＯＳトラ
ンジスタおよび前記第１のＮチャネルＭＯＳトランジス
タと並列に第２の電源と出力端子との間に接続された第
２のＮチャネルＭＯＳトランジスタを有する第２のＣＭ
ＯＳ出力回路と、前記第２のＰチャネルＭＯＳトランジ
スタのゲートに接続されて第２のＰチャネルＭＯＳトラ
ンジスタの導通期間を決定するパルス発生回路を含む第
１の補助駆動回路と、前記第２のＮチャネルＭＯＳトラ
ンジスタのゲートに接続されて第２のＮチャネルＭＯＳ
トランジスタの導通期間を決定するパルス発生回路を含
む第２の補助駆動回路とを付加して構成されている。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１の実施例の回路図であ
る。図において、インダクタンスＬ及び容量Ｃは、特性
インピーダンスＺ0 の信号伝送路を透過的に表してい
る。
説明する。図１は本発明の第１の実施例の回路図であ
る。図において、インダクタンスＬ及び容量Ｃは、特性
インピーダンスＺ0 の信号伝送路を透過的に表してい
る。
【００１２】電源ＶDDと接地ＧＮＤとの間には、第１の
ＣＭＯＳ出力回路１を構成するＰチャネルＭＯＳトラン
ジスタＰ11とＮチャネルＭＯＳトランジスタＮ11は、信
号伝送路３の特性インピーダンスＺ0 と等しい出力抵抗
を有し、その共通接続されたドレイン節点Ｄが出力端子
Ｏ12で信号伝送路３に接続されている。これらのＭＯＳ
トランジスタＰ11，Ｎ11の各ゲートには、インバータ１
０１，１０２の継続回路からなる駆動回路Ｇ11及びイン
バータ１０３，１０４の継続回路からなる駆動回路Ｇ12
をそれぞれ介して入力信号Ｉ11が与えられている。
ＣＭＯＳ出力回路１を構成するＰチャネルＭＯＳトラン
ジスタＰ11とＮチャネルＭＯＳトランジスタＮ11は、信
号伝送路３の特性インピーダンスＺ0 と等しい出力抵抗
を有し、その共通接続されたドレイン節点Ｄが出力端子
Ｏ12で信号伝送路３に接続されている。これらのＭＯＳ
トランジスタＰ11，Ｎ11の各ゲートには、インバータ１
０１，１０２の継続回路からなる駆動回路Ｇ11及びイン
バータ１０３，１０４の継続回路からなる駆動回路Ｇ12
をそれぞれ介して入力信号Ｉ11が与えられている。
【００１３】一方、出力端子Ｏ12と電源ＶDDとの間に
は、第２のＣＭＯＳ出力回路２を構成するＰチャネルＭ
ＯＳトランジスタＰ12が前記ＰチャネルＭＯＳトランジ
スタＰ11と並列に接続され、出力端子Ｏ12と接地ＧＮＤ
との間には、第２のＣＭＯＳ出力回路２を構成するＮチ
ャネルＭＯＳトランジスタＮ12が前期ＮチャネルＭＯＳ
トランジスタＮ11と並列に接続されている。これらのＭ
ＯＳトランジスタＰ12，Ｎ12の出力抵抗は前記ＭＯＳト
ランジスタＰ11，Ｎ11と等しくインピーダンスＺ0 に設
定されている。
は、第２のＣＭＯＳ出力回路２を構成するＰチャネルＭ
ＯＳトランジスタＰ12が前記ＰチャネルＭＯＳトランジ
スタＰ11と並列に接続され、出力端子Ｏ12と接地ＧＮＤ
との間には、第２のＣＭＯＳ出力回路２を構成するＮチ
ャネルＭＯＳトランジスタＮ12が前期ＮチャネルＭＯＳ
トランジスタＮ11と並列に接続されている。これらのＭ
ＯＳトランジスタＰ12，Ｎ12の出力抵抗は前記ＭＯＳト
ランジスタＰ11，Ｎ11と等しくインピーダンスＺ0 に設
定されている。
【００１４】このＰチャネルＭＯＳトランジスタＰ12の
ゲートには、入力信号Ｉ11の他ち下がり変化時のみＰチ
ャネルＭＯＳトランジスタＰ12を導通状態にさせる補助
駆動回路Ｇ13の出力が供給されている。補助駆動回路Ｇ
13は、入力信号Ｉ11を反転させるインバータ１０５〜１
０７の縦続回路と、その出力と前記入力信号Ｉ11とを入
力とするＮＯＲゲート１０８と、その出力を反転させる
インバータ１０９とによって構成され、ＮＯＲゲート１
０８にはＰチャネルＭＯＳトランジスタＰ12の導通，非
導通の動作を許可する集積回路内部または外部からの制
御信号Ｃ11が入力されている。
ゲートには、入力信号Ｉ11の他ち下がり変化時のみＰチ
ャネルＭＯＳトランジスタＰ12を導通状態にさせる補助
駆動回路Ｇ13の出力が供給されている。補助駆動回路Ｇ
13は、入力信号Ｉ11を反転させるインバータ１０５〜１
０７の縦続回路と、その出力と前記入力信号Ｉ11とを入
力とするＮＯＲゲート１０８と、その出力を反転させる
インバータ１０９とによって構成され、ＮＯＲゲート１
０８にはＰチャネルＭＯＳトランジスタＰ12の導通，非
導通の動作を許可する集積回路内部または外部からの制
御信号Ｃ11が入力されている。
【００１５】また、ＮチャネルＭＯＳトランジスタＮ12
のゲートには、入力信号Ｉ11の立ち上がり変化時のみＮ
チャネルＭＯＳトランジスタＮ12を導通状態にさせる補
助駆動回路Ｇ14の出力が供給されている。補助駆動回路
Ｇ14は、入力信号Ｉ11を反転させるインバータ１１０〜
１１２の縦続回路と、その出力と前記入力信号Ｉ11とを
入力とするＮＡＮＤゲート１１３と、その出力を反転さ
せるインバータ１１４とによって構成され、ＮＡＮＤゲ
ート１１３にはＮチャネルＭＯＳトランジスタＮ12の導
通，非導通の動作を許可する集積回路内部または外部か
らの制御信号Ｃ12が入力されている。
のゲートには、入力信号Ｉ11の立ち上がり変化時のみＮ
チャネルＭＯＳトランジスタＮ12を導通状態にさせる補
助駆動回路Ｇ14の出力が供給されている。補助駆動回路
Ｇ14は、入力信号Ｉ11を反転させるインバータ１１０〜
１１２の縦続回路と、その出力と前記入力信号Ｉ11とを
入力とするＮＡＮＤゲート１１３と、その出力を反転さ
せるインバータ１１４とによって構成され、ＮＡＮＤゲ
ート１１３にはＮチャネルＭＯＳトランジスタＮ12の導
通，非導通の動作を許可する集積回路内部または外部か
らの制御信号Ｃ12が入力されている。
【００１６】図２は図１の回路の動作を説明するための
各部の波形図である。本実施例では電源電圧５ＶのＴＴ
Ｌインターフェースで使用する出力バッファ回路につい
て説明する。制御信号Ｃ11及びＣ12を共にハイレベルと
し、補助駆動回路Ｇ13の動作を禁止し、補助駆動回路１
４の動作のみを許可する。
各部の波形図である。本実施例では電源電圧５ＶのＴＴ
Ｌインターフェースで使用する出力バッファ回路につい
て説明する。制御信号Ｃ11及びＣ12を共にハイレベルと
し、補助駆動回路Ｇ13の動作を禁止し、補助駆動回路１
４の動作のみを許可する。
【００１７】図２（ａ）に示すように入力信号Ｉ11がＶ
DDレベルからＧＮＤレベルに変化すると、駆動回路Ｇ1
1，Ｇ12を介してＭＯＳトランジスタＰ11，Ｎ11のゲー
ト電位がＧＮＤレベルに変化するのでＰチャネルＭＯＳ
トランジスタＰ11がオン、ＮチャネルＭＯＳトランジス
タＮ11がオフとなる。
DDレベルからＧＮＤレベルに変化すると、駆動回路Ｇ1
1，Ｇ12を介してＭＯＳトランジスタＰ11，Ｎ11のゲー
ト電位がＧＮＤレベルに変化するのでＰチャネルＭＯＳ
トランジスタＰ11がオン、ＮチャネルＭＯＳトランジス
タＮ11がオフとなる。
【００１８】ＰチャネルＭＯＳトランジスタＰ11により
信号伝送路が充電され、出力信号は立ち上がるが、Ｐチ
ャネルＭＯＳトランジスタＰ11の出力抵抗と信号伝送路
のインピーダンス整合がとれているため、出力端子Ｏ11
でのオーバーシュートは生じない。
信号伝送路が充電され、出力信号は立ち上がるが、Ｐチ
ャネルＭＯＳトランジスタＰ11の出力抵抗と信号伝送路
のインピーダンス整合がとれているため、出力端子Ｏ11
でのオーバーシュートは生じない。
【００１９】一方、図２（ｂ）に示すように入力信号Ｉ
11がＧＮＤレベルからＶDDレベルに変化すると、駆動回
路Ｇ11，Ｇ12を介してＭＯＳトランジスタＰ11，Ｎ11の
ゲート電位がＶDDレベルに変化するのでＰチャネルＭＯ
ＳトランジスタＰ11がオフ、ＮチャネルＭＯＳトランジ
スタＮ11がオンとなる。
11がＧＮＤレベルからＶDDレベルに変化すると、駆動回
路Ｇ11，Ｇ12を介してＭＯＳトランジスタＰ11，Ｎ11の
ゲート電位がＶDDレベルに変化するのでＰチャネルＭＯ
ＳトランジスタＰ11がオフ、ＮチャネルＭＯＳトランジ
スタＮ11がオンとなる。
【００２０】同時に補助駆動回路Ｇ14を介してＮチャネ
ルＭＯＳトランジスタＮ12のゲート電位ｖ14がＶDDレベ
ルに変化するのでＮチャネルＭＯＳトランジスタＮ12が
オンとなる。これにより、ＮチャネルＭＯＳトランスタ
Ｎ11，Ｎ12により信号伝送路が急速に放電され、出力信
号は済やかに立ち下がる。
ルＭＯＳトランジスタＮ12のゲート電位ｖ14がＶDDレベ
ルに変化するのでＮチャネルＭＯＳトランジスタＮ12が
オンとなる。これにより、ＮチャネルＭＯＳトランスタ
Ｎ11，Ｎ12により信号伝送路が急速に放電され、出力信
号は済やかに立ち下がる。
【００２１】補助駆動回路Ｇ14においては、入力信号Ｉ
11が立ち上がってからインバータ１１０〜１１２による
信号伝達遅延時間だけ経た後にインバータ１１２の出力
が立ち下がり、ＮＡＮＤゲートの出力がＶDDレベルに反
転し、インバータ１１４の出力電圧ｖ14はＧＮＤレベル
に反転し、ＮチャネルＭＯＳトランジスタＮ12がオフす
る。
11が立ち上がってからインバータ１１０〜１１２による
信号伝達遅延時間だけ経た後にインバータ１１２の出力
が立ち下がり、ＮＡＮＤゲートの出力がＶDDレベルに反
転し、インバータ１１４の出力電圧ｖ14はＧＮＤレベル
に反転し、ＮチャネルＭＯＳトランジスタＮ12がオフす
る。
【００２２】このように入力信号が立ち下がった場合、
立ち下がり遅延時間が立ち上がり遅延時間と同じにな
り、出力信号Ｏ11のアンダーシュートが低減できる。
立ち下がり遅延時間が立ち上がり遅延時間と同じにな
り、出力信号Ｏ11のアンダーシュートが低減できる。
【００２３】次に、本実施例をＣＭＯＳインターフェー
スで使用する場合について説明する。制御信号Ｃ11をロ
ウレベル，Ｃ12をハイレベルとし、補助駆動回路Ｇ13及
びＧ14の動作を許可する。
スで使用する場合について説明する。制御信号Ｃ11をロ
ウレベル，Ｃ12をハイレベルとし、補助駆動回路Ｇ13及
びＧ14の動作を許可する。
【００２４】入力信号Ｉ11がＧＮＤレベルからＶDDレベ
ルに変化する場合は上記ＴＴＬインターフェースで使用
する場合と同一の動作をする。図２（ａ）に示すように
入力信号Ｉ11がＶDDレベルからＧＮＤレベルに変化する
と、駆動回路Ｇ11，Ｇ12を介してＭＯＳトランジスタＰ
11，Ｎ11のゲート電位がＧＮＤレベルに変化するのでＰ
チャネルＭＯＳトランジスタＰ11がオン、ＮチャネルＭ
ＯＳトランジスタＮ11がオフとなる。
ルに変化する場合は上記ＴＴＬインターフェースで使用
する場合と同一の動作をする。図２（ａ）に示すように
入力信号Ｉ11がＶDDレベルからＧＮＤレベルに変化する
と、駆動回路Ｇ11，Ｇ12を介してＭＯＳトランジスタＰ
11，Ｎ11のゲート電位がＧＮＤレベルに変化するのでＰ
チャネルＭＯＳトランジスタＰ11がオン、ＮチャネルＭ
ＯＳトランジスタＮ11がオフとなる。
【００２５】同時に補助駆動回路Ｇ13を介してＰチャネ
ルＭＯＳトランジスタＰ12のゲート電位ｖ13がＧＮＤレ
ベルに変化するのでＰチャネルＭＯＳトランジスタＰ12
がオンとなる。これにより、ＰチャネルＭＯＳトランジ
スタＰ11，Ｐ12により信号伝送路が急速に充電され、出
力信号は済やかに立ち上がる。
ルＭＯＳトランジスタＰ12のゲート電位ｖ13がＧＮＤレ
ベルに変化するのでＰチャネルＭＯＳトランジスタＰ12
がオンとなる。これにより、ＰチャネルＭＯＳトランジ
スタＰ11，Ｐ12により信号伝送路が急速に充電され、出
力信号は済やかに立ち上がる。
【００２６】補助駆動回路Ｇ13においては、入力信号Ｉ
11が立ち下がってからインバータ１０５〜１０７による
信号伝達遅延時間だけ経た後に、インバータ１０７の出
力が立ち上がり、ＮＯＲゲート１０８の出力がＧＮＤレ
ベルに反転し、インバータ１０９の出力電圧ｖ13はＶDD
レベルに反転し、ＰチャネルＭＯＳトランジスタＰ12が
オフする。
11が立ち下がってからインバータ１０５〜１０７による
信号伝達遅延時間だけ経た後に、インバータ１０７の出
力が立ち上がり、ＮＯＲゲート１０８の出力がＧＮＤレ
ベルに反転し、インバータ１０９の出力電圧ｖ13はＶDD
レベルに反転し、ＰチャネルＭＯＳトランジスタＰ12が
オフする。
【００２７】図３は本発明の第２の実施例の回路図であ
る。基本的な構成は、図１の回路と同様であるが、この
実施例では、第１のＣＭＯＳ出力回路１のＰチャネルＭ
ＯＳトランジスタＰ11を駆動する駆動回路Ｇ21が、ＮＯ
Ｒゲート２０２，インバータ２０１，２０３で構成さ
れ、ＮチャネルＭＯＳトランジスタを駆動する駆動回路
Ｇ22がＮＡＮＤゲート２０４，インバータ２０５で構成
されている。そして、これらの駆動回路には制御信号Ｃ
20が与えられている。
る。基本的な構成は、図１の回路と同様であるが、この
実施例では、第１のＣＭＯＳ出力回路１のＰチャネルＭ
ＯＳトランジスタＰ11を駆動する駆動回路Ｇ21が、ＮＯ
Ｒゲート２０２，インバータ２０１，２０３で構成さ
れ、ＮチャネルＭＯＳトランジスタを駆動する駆動回路
Ｇ22がＮＡＮＤゲート２０４，インバータ２０５で構成
されている。そして、これらの駆動回路には制御信号Ｃ
20が与えられている。
【００２８】また、第２のＣＭＯＳ出力回路２のＰチャ
ネルＭＯＳトランジスタＰ12を駆動する補助駆動回路Ｇ
23が４入力ＮＯＲゲート２１０，インバータ２０６，１
０５〜１０７，１０９によって構成され、ＮＯＲゲート
２１０にはインバータ２０６を介して制御信号Ｃ20の反
転信号が入力されている。
ネルＭＯＳトランジスタＰ12を駆動する補助駆動回路Ｇ
23が４入力ＮＯＲゲート２１０，インバータ２０６，１
０５〜１０７，１０９によって構成され、ＮＯＲゲート
２１０にはインバータ２０６を介して制御信号Ｃ20の反
転信号が入力されている。
【００２９】ＮチャネルＭＯＳトランジスタＮ12を駆動
する補助駆動回路Ｇ24が４入力ＮＡＮＤゲート２１５，
インバータ１１０〜１１２，１１４によって構成され、
ＮＡＮＤゲート２１５に制御信号Ｃ20が入力されてい
る。
する補助駆動回路Ｇ24が４入力ＮＡＮＤゲート２１５，
インバータ１１０〜１１２，１１４によって構成され、
ＮＡＮＤゲート２１５に制御信号Ｃ20が入力されてい
る。
【００３０】この実施例によれば、制御信号Ｃ20がＶDD
レベルの場合は前述した第１の実施例と同様の動作を
し、制御信号Ｃ20がＧＮＤレベルの場合、出力回路１，
２の全てのＭＯＳトランジスタＰ11，Ｐ12，Ｎ11，Ｎ12
はオフとなる。
レベルの場合は前述した第１の実施例と同様の動作を
し、制御信号Ｃ20がＧＮＤレベルの場合、出力回路１，
２の全てのＭＯＳトランジスタＰ11，Ｐ12，Ｎ11，Ｎ12
はオフとなる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
ＴＴＬインターフェース，ＣＭＯＳインターフェースの
どちらにも対応して、出力点におけるオーバーシュート
やアンダーシュートが低減でき、高速動作を得ることが
できる。
ＴＴＬインターフェース，ＣＭＯＳインターフェースの
どちらにも対応して、出力点におけるオーバーシュート
やアンダーシュートが低減でき、高速動作を得ることが
できる。
【図１】本発明の第１の実施例の回路図である。
【図２】図１の回路の動作を説明するための各部信号の
波形図である。
波形図である。
【図３】本発明の第２の実施例の回路図である。
【図４】従来の半導体出力バッファ回路の一例の回路図
である。
である。
【図５】従来の双方向入出力回路用の出力バッファ回路
の回路図である。
の回路図である。
【図６】図４の回路の動作を説明するための各部信号の
波形図である。
波形図である。
１ 第１のＣＭＯＳ出力回路
２ 第２のＣＭＯＳ出力回路
３ 信号伝送路
１０１〜１０７，１０９〜１１２，１１４，２０１，２
０３，２０５，２０６インバータ １０８，２０２，２１０ ＮＯＲゲート １１３，２０４，２１５ ＮＡＮＤゲート Ｃ11，Ｃ12，Ｃ20 制御信号 Ｇ11，Ｇ12，Ｇ21，Ｇ22 駆動回路 Ｇ13，Ｇ14，Ｇ23，Ｇ24 補助駆動回路 Ｉ11 入力信号 Ｎ11，Ｎ12 ＮチャネルＭＯＳトランジスタ Ｐ11，Ｐ12 ＰチャネルＭＯＳトランジスタ Ｏ11 出力信号 Ｏ12 出力端子
０３，２０５，２０６インバータ １０８，２０２，２１０ ＮＯＲゲート １１３，２０４，２１５ ＮＡＮＤゲート Ｃ11，Ｃ12，Ｃ20 制御信号 Ｇ11，Ｇ12，Ｇ21，Ｇ22 駆動回路 Ｇ13，Ｇ14，Ｇ23，Ｇ24 補助駆動回路 Ｉ11 入力信号 Ｎ11，Ｎ12 ＮチャネルＭＯＳトランジスタ Ｐ11，Ｐ12 ＰチャネルＭＯＳトランジスタ Ｏ11 出力信号 Ｏ12 出力端子
Claims (2)
- 【請求項１】 第１の電源と出力端子との間に接続され
た第１のＰチャネルＭＯＳトランジスタおよび第２の電
源と出力端子との間に接続された第１のＮチャネルＭＯ
Ｓトランジスタとを有する第１のＣＭＯＳ出力回路が、
前記第１のＰチャネルＭＯＳトランジスタと前記第１の
ＮチャネルＭＯＳトランジスタのゲートに与えられる駆
動回路からの入力信号のレベルに応じて相補的に導通制
御されて、前記出力端子に接続された信号伝送路を含む
出力負荷を駆動する半導体出力バッファ回路において、
前記第１のＰチャネルＭＯＳトランジスタおよび第１の
ＮチャネルＭＯＳトランジスタが前記信号伝送路の特性
インピーダンスに等しい出力抵抗を有し、かつ前記第１
のＰチャネルＭＯＳトランジスタと並列に第１の電源と
出力端子との間に接続された第２のＰチャネルＭＯＳト
ランジスタおよび前記第１のＮチャネルＭＯＳトランジ
スタと並列に第２の電源と出力端子との間に接続された
第２のＮチャネルＭＯＳトランジスタを有する第２のＣ
ＭＯＳ出力回路と、前記第２のＰチャネルＭＯＳトラン
ジスタのゲートに接続されて第２のＰチャネルＭＯＳト
ランジスタの導通期間を決定するパルス発生回路を含む
第１の補助駆動回路と、前記第２のＮチャネルＭＯＳト
ランジスタのゲートに接続されて第２のＮチャネルＭＯ
Ｓトランジスタの導通期間を決定するパルス発生回路を
含む第２の補助駆動回路とを付加したことを特徴とする
半導体出力バッファ回路。 - 【請求項２】 内部または外部の制御信号を入力とし、
第２のＰチャネルＭＯＳトランジスタを非導通状態とす
る制御回路と第２のＮチャネルＭＯＳトランジスタを非
導通状態とする制御回路と第２のＮチャネルＭＯＳトラ
ンジスタを非導通状態とする制御回路とを設けたことを
特徴とする請求項１記載の半導体出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188509A JPH0537345A (ja) | 1991-07-29 | 1991-07-29 | 半導体出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188509A JPH0537345A (ja) | 1991-07-29 | 1991-07-29 | 半導体出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537345A true JPH0537345A (ja) | 1993-02-12 |
Family
ID=16224970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3188509A Pending JPH0537345A (ja) | 1991-07-29 | 1991-07-29 | 半導体出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537345A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522829B1 (ko) * | 1998-12-30 | 2005-12-30 | 주식회사 하이닉스반도체 | 출력 버퍼 회로 |
| KR100945811B1 (ko) * | 2008-08-08 | 2010-03-08 | 주식회사 하이닉스반도체 | 데이터 출력 회로 |
-
1991
- 1991-07-29 JP JP3188509A patent/JPH0537345A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522829B1 (ko) * | 1998-12-30 | 2005-12-30 | 주식회사 하이닉스반도체 | 출력 버퍼 회로 |
| KR100945811B1 (ko) * | 2008-08-08 | 2010-03-08 | 주식회사 하이닉스반도체 | 데이터 출력 회로 |
| US7847594B2 (en) | 2008-08-08 | 2010-12-07 | Hynix Semiconductor Inc. | Data output circuit of a semiconductor integrated circuit |
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