JPS62231521A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62231521A JPS62231521A JP61074903A JP7490386A JPS62231521A JP S62231521 A JPS62231521 A JP S62231521A JP 61074903 A JP61074903 A JP 61074903A JP 7490386 A JP7490386 A JP 7490386A JP S62231521 A JPS62231521 A JP S62231521A
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- JP
- Japan
- Prior art keywords
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- output waveform
- inverter
- output
- circuit
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＣｋ４０８におけ
る貫通ｔｇ （ｔＺによる消費電流を減する手段な有す
る半導体集積回路に関する。
る貫通ｔｇ （ｔＺによる消費電流を減する手段な有す
る半導体集積回路に関する。
従来ｖ） ＣＭ ＯＳの例としては、第５図に示すもの
がある。
がある。
ＴＪｃ５図はドライバ回路の一例であり、第６図は第５
図の回路における回路動作を示したものである。第５Ｉ
！Ａに示すようなＣＩ’ｉｌ［０８で構成された回路で
は、０Ｍ０８回路への入力信号がハイレベル（以下”Ｈ
”）からロウレベル（以下“Ｌ”）。
図の回路における回路動作を示したものである。第５Ｉ
！Ａに示すようなＣＩ’ｉｌ［０８で構成された回路で
は、０Ｍ０８回路への入力信号がハイレベル（以下”Ｈ
”）からロウレベル（以下“Ｌ”）。
あるいは”Ｌ”から“Ｈ”へ変化する際に貫通電流が流
れる。
れる。
丁なわあ、第６図においてインバータ２５の出力信号や
出力端子２８の出力信号にｔ、 −ｔ２間。
出力端子２８の出力信号にｔ、 −ｔ２間。
１、−１４間、 ｔ５−ｔ６間、ｔ７−ｔ６間で示さ
れる遷移時間が存在し、これらの時間内ではＰ型トラン
ジスタ２６、Ｎ型トランジスタ２７とも導通状態にあり
、Ｐ型、Ｎ型筒トランジスタを介して貫通電流が流れる
。
れる遷移時間が存在し、これらの時間内ではＰ型トラン
ジスタ２６、Ｎ型トランジスタ２７とも導通状態にあり
、Ｐ型、Ｎ型筒トランジスタを介して貫通電流が流れる
。
このようにＣＭ ＯＳで構成される回路では貫通電流は
避けられないものであるが、通常この貫通電流は微少な
値である。
避けられないものであるが、通常この貫通電流は微少な
値である。
しかし、大電流出力が必要とされる出力バッ７ア回路等
では、Ｐｆｊｌ）ランジスタとＮｆｉ）ランジスタとの
オン低抗が小さくなっているため、遷移時間内に流れる
貫通気流が著しく増加し１回路全体の消費電流が大きく
なるという欠点がある。
では、Ｐｆｊｌ）ランジスタとＮｆｉ）ランジスタとの
オン低抗が小さくなっているため、遷移時間内に流れる
貫通気流が著しく増加し１回路全体の消費電流が大きく
なるという欠点がある。
本発引の半導体集、ｆＡ回路は入力１言号を遅延させる
Ｍ延回路と、前記入力信号あるいは前記遅延回路の出力
を入力とする紀１の論理回路および第２の論理回路と、
第１の電源と第２の電源とに直列に接続された前記第１
．第２の論理回路の出力がそれぞれゲートに入力さハる
Ｐ型トランジスタとＮ型トランジスタと、Ｐ型トランジ
スタおよびＮ型トランジスタの共通接続点からとり出さ
才１．た出力端子とを有することを％激とする。
Ｍ延回路と、前記入力信号あるいは前記遅延回路の出力
を入力とする紀１の論理回路および第２の論理回路と、
第１の電源と第２の電源とに直列に接続された前記第１
．第２の論理回路の出力がそれぞれゲートに入力さハる
Ｐ型トランジスタとＮ型トランジスタと、Ｐ型トランジ
スタおよびＮ型トランジスタの共通接続点からとり出さ
才１．た出力端子とを有することを％激とする。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例であり、第２図は第１図の回
路動作における各信号波形を示したものである。入力端
子１に第２図（ａ）に示すような宕号波形が入力される
と”Ｌ”から”Ｈ”の変化時には、ｉずＮＯ几ゲート６
の出力波形は第２図（Ｃ）に示ように１Ｈ”から＠Ｌ゛
へ変化し、インバータフの出力波形が第２図（ｄ）に示
すように”Ｌ“から１Ｈ”へ変化し、Ｐ型トランジスタ
１０をオフする。一方ＮＡＮＤゲート８の出力波形は第
２図（ｂ）に示すインバータ２，３，４．５による遅延
回路の出力波形により第２図（ｅ）に示す工うにＬ“か
ら“Ｈ”へ変化し、第２図（ｆ）にａで示される時間後
インバータ９の出力波形を”Ｌ“から”Ｈ”とし、Ｎ型
トランジスタ１１をオンさせ出力端子１２に得られる波
形は第２図（ｇ）に示すように”Ｈ“から”Ｌ“へ変化
する。
路動作における各信号波形を示したものである。入力端
子１に第２図（ａ）に示すような宕号波形が入力される
と”Ｌ”から”Ｈ”の変化時には、ｉずＮＯ几ゲート６
の出力波形は第２図（Ｃ）に示ように１Ｈ”から＠Ｌ゛
へ変化し、インバータフの出力波形が第２図（ｄ）に示
すように”Ｌ“から１Ｈ”へ変化し、Ｐ型トランジスタ
１０をオフする。一方ＮＡＮＤゲート８の出力波形は第
２図（ｂ）に示すインバータ２，３，４．５による遅延
回路の出力波形により第２図（ｅ）に示す工うにＬ“か
ら“Ｈ”へ変化し、第２図（ｆ）にａで示される時間後
インバータ９の出力波形を”Ｌ“から”Ｈ”とし、Ｎ型
トランジスタ１１をオンさせ出力端子１２に得られる波
形は第２図（ｇ）に示すように”Ｈ“から”Ｌ“へ変化
する。
逆にＨ”から“Ｌ“の変化の際には第２図（ｆ）に示す
ように、インバータ９の出力波形がインバータ７の出力
波形より先に”Ｈ”から”Ｌ”となりＮ型トランジスタ
１１をオフした後第２１１（ｆ）にｂで示される時間後
インバータ７の出力波形が”Ｈ”から１Ｌ”になりＰ型
トランジスタ１０をオンさせ、出力端子１２に得られる
波形は第２図（ｇ）に示すように”Ｌ”から”Ｈ”にな
る。いずれの場合もＮ型トランジスタ１１あるいはＰ型
トランジスタ１０がオフした後でＰ型トランジスタ１０
あるいはＮ型トランジスタ１１がオンするので貫通電流
は流れない。
ように、インバータ９の出力波形がインバータ７の出力
波形より先に”Ｈ”から”Ｌ”となりＮ型トランジスタ
１１をオフした後第２１１（ｆ）にｂで示される時間後
インバータ７の出力波形が”Ｈ”から１Ｌ”になりＰ型
トランジスタ１０をオンさせ、出力端子１２に得られる
波形は第２図（ｇ）に示すように”Ｌ”から”Ｈ”にな
る。いずれの場合もＮ型トランジスタ１１あるいはＰ型
トランジスタ１０がオフした後でＰ型トランジスタ１０
あるいはＮ型トランジスタ１１がオンするので貫通電流
は流れない。
第３図は本発明の他の実施例であり、第４図は第３図の
回路動作における各信号波形を示したものである。入力
端子１３０入力信号波形が第４図（ａｌに示すように”
Ｌ“から′Ｈ”に変化下ると。
回路動作における各信号波形を示したものである。入力
端子１３０入力信号波形が第４図（ａｌに示すように”
Ｌ“から′Ｈ”に変化下ると。
まずインバータ１４の出力波形が第４図（ｂ）に示すよ
うに”Ｈ”から”Ｌ”へ変化し、ＮＡＮＤゲート１９の
出力波形は第４図（ｅ）に示すように′″Ｌ”から”Ｈ
”に変化しＰ型トランジスタ２１をオフにする。一方イ
ンバータ２０の出力波形は第４図（Ｃ）に示すインバー
タ１６の出力波形により第４図（ｆ）に示す工うに“Ｌ
”から”Ｈ”へ変化し、第４図（ｆ）にＣで示される時
間経過後インバータ２０の出力波形が“Ｌ“から”Ｈ゛
になりＮ型トランジスタ２２をオンさせ、出力端子２３
に得られる波形は第４図（ｇ）に示すよ５に”Ｈ”から
“Ｌ”へ変わる。
うに”Ｈ”から”Ｌ”へ変化し、ＮＡＮＤゲート１９の
出力波形は第４図（ｅ）に示すように′″Ｌ”から”Ｈ
”に変化しＰ型トランジスタ２１をオフにする。一方イ
ンバータ２０の出力波形は第４図（Ｃ）に示すインバー
タ１６の出力波形により第４図（ｆ）に示す工うに“Ｌ
”から”Ｈ”へ変化し、第４図（ｆ）にＣで示される時
間経過後インバータ２０の出力波形が“Ｌ“から”Ｈ゛
になりＮ型トランジスタ２２をオンさせ、出力端子２３
に得られる波形は第４図（ｇ）に示すよ５に”Ｈ”から
“Ｌ”へ変わる。
逆に、入力信号が“Ｈ”から”Ｌ”へ変化した場合、イ
ンバータ２０の出力波形力げＨ”からＬ”になりＮ型ト
ランジスタ２２をオフさせた後第４図（Ｃ）に示すイン
バータ１６の出方波形と第４図（ｄ）に示すインバータ
１８の出方波形との時間差ｄで示される時間経過後ＮＡ
ＮＤゲート１９の出力波形が“Ｈ”から”Ｌ”に変化し
、Ｐ型トランジスタ２１をオンにし、出力端子２３に得
られる波形は第４図（ｇ）に示すように”Ｌ”から”Ｈ
”へ変化する。この場合も第１図の回路と同様にＰ型）
ランジメタ２１Ｎ型トランジスタ２２が同時に導通状態
にはならないので貫通電流は流れない。
ンバータ２０の出力波形力げＨ”からＬ”になりＮ型ト
ランジスタ２２をオフさせた後第４図（Ｃ）に示すイン
バータ１６の出方波形と第４図（ｄ）に示すインバータ
１８の出方波形との時間差ｄで示される時間経過後ＮＡ
ＮＤゲート１９の出力波形が“Ｈ”から”Ｌ”に変化し
、Ｐ型トランジスタ２１をオンにし、出力端子２３に得
られる波形は第４図（ｇ）に示すように”Ｌ”から”Ｈ
”へ変化する。この場合も第１図の回路と同様にＰ型）
ランジメタ２１Ｎ型トランジスタ２２が同時に導通状態
にはならないので貫通電流は流れない。
以上説明したように本発明によれば同一人力信号よりＮ
型トランジスタとＰ型トランジスタのそれぞれを駆動す
る信号を発生させることにより。
型トランジスタとＰ型トランジスタのそれぞれを駆動す
る信号を発生させることにより。
出力バッ７アの貫通電流をなくし、回路の消費電流を減
少させることができる効果がある。
少させることができる効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
タイミングチャート、第３図は本発明の他の実施例の回
路図、第４図は第３図のタイミングチャート、第５図は
従来のドライバ回路の回路図、第６図は第５図のタイミ
ングチャートである。 １．１３．２４・・・・・・入力端子、１２，２３゜２
８・−・・・・出力端子、２〜４，７，９．１４〜１８
゜２０．２５・・・・・・インバータ、６・・・・・・
ＮＯＲゲ−）＋１８．１９・・・・−・ＮＡＮＤゲー）
、１０，２１，２６・・・・・・Ｐ型トランジスタ、１
１，２２．２７・・・・・・Ｎ型トランジスタ。 一；−−＼ 代理人 弁理士 内 原 匡、１゛ン１７−：：
：、日 、・１ 茅 １ 図 第 ２ 呵 茅 ３ 図 茅 ４ 困 ＋ＶＣＣ 第 ５ 図 茅 ／ｆ） 図
タイミングチャート、第３図は本発明の他の実施例の回
路図、第４図は第３図のタイミングチャート、第５図は
従来のドライバ回路の回路図、第６図は第５図のタイミ
ングチャートである。 １．１３．２４・・・・・・入力端子、１２，２３゜２
８・−・・・・出力端子、２〜４，７，９．１４〜１８
゜２０．２５・・・・・・インバータ、６・・・・・・
ＮＯＲゲ−）＋１８．１９・・・・−・ＮＡＮＤゲー）
、１０，２１，２６・・・・・・Ｐ型トランジスタ、１
１，２２．２７・・・・・・Ｎ型トランジスタ。 一；−−＼ 代理人 弁理士 内 原 匡、１゛ン１７−：：
：、日 、・１ 茅 １ 図 第 ２ 呵 茅 ３ 図 茅 ４ 困 ＋ＶＣＣ 第 ５ 図 茅 ／ｆ） 図
Claims (1)
- 入力信号を遅延させる遅延回路と、前記入力信号あるい
は前記遅延回路の出力を入力とする第１の論理回路およ
び第２の論理回路と、第１の電源と第２の電源とに直列
に接続され前記第１、第２の論理回路の出力がそれぞれ
ゲートに入力されるＰ型トランジスタおよびＮ型トラン
ジスタと、前記Ｐ型トランジスタおよびＮ型トランジス
タの共通接続点からとり出された出力端子とを有するこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074903A JPS62231521A (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074903A JPS62231521A (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62231521A true JPS62231521A (ja) | 1987-10-12 |
Family
ID=13560812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61074903A Pending JPS62231521A (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62231521A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003518865A (ja) * | 1999-12-28 | 2003-06-10 | ハネウェル・インコーポレーテッド | デジタル回路中のグリッチを低減する回路および方法 |
| US6617881B2 (en) | 2001-06-28 | 2003-09-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5324766A (en) * | 1976-08-20 | 1978-03-07 | Citizen Watch Co Ltd | Driving circuit for electronic device |
| JPS5648722A (en) * | 1979-09-28 | 1981-05-02 | Nec Corp | Buffer circuit |
| JPS61214817A (ja) * | 1985-03-20 | 1986-09-24 | Toshiba Corp | Ｃｍｏｓ集積回路 |
-
1986
- 1986-03-31 JP JP61074903A patent/JPS62231521A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5324766A (en) * | 1976-08-20 | 1978-03-07 | Citizen Watch Co Ltd | Driving circuit for electronic device |
| JPS5648722A (en) * | 1979-09-28 | 1981-05-02 | Nec Corp | Buffer circuit |
| JPS61214817A (ja) * | 1985-03-20 | 1986-09-24 | Toshiba Corp | Ｃｍｏｓ集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003518865A (ja) * | 1999-12-28 | 2003-06-10 | ハネウェル・インコーポレーテッド | デジタル回路中のグリッチを低減する回路および方法 |
| US6617881B2 (en) | 2001-06-28 | 2003-09-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
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