JPS61214817A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
- Publication number
- JPS61214817A JPS61214817A JP60056638A JP5663885A JPS61214817A JP S61214817 A JPS61214817 A JP S61214817A JP 60056638 A JP60056638 A JP 60056638A JP 5663885 A JP5663885 A JP 5663885A JP S61214817 A JPS61214817 A JP S61214817A
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- JP
- Japan
- Prior art keywords
- transistor
- additional
- cmos
- inverter
- input signal
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＣＭＯＳ集積回路に関し、特にインバータ回路
に適用して好適なものである。
に適用して好適なものである。
〔発明の技術的背慎およびその問題点〕消費電力が少な
く広いＩＦｉ源電圧電圧範囲作させれるものとして、０
ＭＯ８を応用した集積回路が広く用いられている。そし
てこのようなＣＭＯＳ集積回路の出力部には、ＣＭＯＳ
インバータが用いられることが多い。以下、添付図面の
第３図および第４図を参照して従来技術を説明する。な
お、図面において同一の要素は同一の符号で示しである
。
く広いＩＦｉ源電圧電圧範囲作させれるものとして、０
ＭＯ８を応用した集積回路が広く用いられている。そし
てこのようなＣＭＯＳ集積回路の出力部には、ＣＭＯＳ
インバータが用いられることが多い。以下、添付図面の
第３図および第４図を参照して従来技術を説明する。な
お、図面において同一の要素は同一の符号で示しである
。
第３図において、電源電圧ｙ ｏｏ−ｖ ｓｓ間にＰチ
ャネルトランジスタ（以下、トランジスタはＦＥＴを意
味する）Ｑｌ及びＮチャネルトランジスタＱ２のドレイ
ン同士が互いに接続され、ドレイン同士の接続中点へが
出力端子ＯＵＴに接続されている。また、各トランジス
タＱ１．Ｑ２のゲートが相互に接続され、その接続中点
Ｂには互いに直列接続された２段のインバーターＮＶＩ
。
ャネルトランジスタ（以下、トランジスタはＦＥＴを意
味する）Ｑｌ及びＮチャネルトランジスタＱ２のドレイ
ン同士が互いに接続され、ドレイン同士の接続中点へが
出力端子ＯＵＴに接続されている。また、各トランジス
タＱ１．Ｑ２のゲートが相互に接続され、その接続中点
Ｂには互いに直列接続された２段のインバーターＮＶＩ
。
１ＮＶ２を介して入力信号ＶＩＮが与えられるようにな
っている。
っている。
この第３図の回路において、ＰチャネルトランジスタＱ
１が導通状態にありＮチャネルトランジスタＱ２が非導
通の状態にあるときに、入力信号ＶＩＮが論理「Ｌ」
（レベルｖ３．）から論理１ｌ−ＩＪ（レベルＶ。、）
に変化すると、インバータ回路ＩＮＶ２の出力電圧■０
は第４図に示すように変化する。すなわち、電圧ｖＯは
時点ｔ０から時点ｔ までの時間を要してレベルｖｓｓ
からレベルｖｏｏに変化するため、その中間電位をとる
時点ｔ から時点ｔ２までの期間は両トランジスタＱｌ
およびＱ２が共に導通に近い状態になってしまう。従っ
て、この期間１ −１２は電源電圧■ＤＤ −■３８間
が短絡されて貫通電流が流れる。
１が導通状態にありＮチャネルトランジスタＱ２が非導
通の状態にあるときに、入力信号ＶＩＮが論理「Ｌ」
（レベルｖ３．）から論理１ｌ−ＩＪ（レベルＶ。、）
に変化すると、インバータ回路ＩＮＶ２の出力電圧■０
は第４図に示すように変化する。すなわち、電圧ｖＯは
時点ｔ０から時点ｔ までの時間を要してレベルｖｓｓ
からレベルｖｏｏに変化するため、その中間電位をとる
時点ｔ から時点ｔ２までの期間は両トランジスタＱｌ
およびＱ２が共に導通に近い状態になってしまう。従っ
て、この期間１ −１２は電源電圧■ＤＤ −■３８間
が短絡されて貫通電流が流れる。
この貫通電流の大きさは各トランジスタＱ１゜Ｑ２のチ
ャネル幅に比例するため、この回路がＣＭＯＳＩ！積回
路装置の出力部に用いられるようなチャネル幅の大きな
トランジスタの場合には、貫通電流も大きなものとなり
、従って消費電力が大きくなってしまうという欠点があ
った。
ャネル幅に比例するため、この回路がＣＭＯＳＩ！積回
路装置の出力部に用いられるようなチャネル幅の大きな
トランジスタの場合には、貫通電流も大きなものとなり
、従って消費電力が大きくなってしまうという欠点があ
った。
本発明は上記の従来技術の欠点を克服するためになされ
たもので、ＣＭＯＳインバータの論理レベルの切換時に
おける貫通電流を防止し、もって消費電力を低減するこ
とのできるＣＭＯＳ集積回路を提供することを目的とす
る。
たもので、ＣＭＯＳインバータの論理レベルの切換時に
おける貫通電流を防止し、もって消費電力を低減するこ
とのできるＣＭＯＳ集積回路を提供することを目的とす
る。
（発明の概要）
上記の目的を達成するため本発明は、主ＣＭＯＳインバ
ータを形成する２つのトランジスタのゲートに、それぞ
れ別の付加ＣＭＯＳインバータを接続し、かつこれら付
加ＣＭＯＳインバータと電源端子間に付加トランジスタ
を接続し、上記２つの付加ＣＭＯＳインバータには回路
への入力信号を与え、上記２つの付加トランジスタには
入力信号を遅延させた遅延信号を与え、これによって主
ＣＭＯＳインバータの２つのトランジスタが同時に導通
してしまうことかないようにしたＣＭＯＳ集積回路を提
供するものである。
ータを形成する２つのトランジスタのゲートに、それぞ
れ別の付加ＣＭＯＳインバータを接続し、かつこれら付
加ＣＭＯＳインバータと電源端子間に付加トランジスタ
を接続し、上記２つの付加ＣＭＯＳインバータには回路
への入力信号を与え、上記２つの付加トランジスタには
入力信号を遅延させた遅延信号を与え、これによって主
ＣＭＯＳインバータの２つのトランジスタが同時に導通
してしまうことかないようにしたＣＭＯＳ集積回路を提
供するものである。
以下、添付図面の第１図および第２図を参照して本発明
の一実施例を説明する。第１図は同実施例の回路図であ
る。
の一実施例を説明する。第１図は同実施例の回路図であ
る。
第１図において、主ＣＭＯＳインバータを形成するＰチ
ャネルトランジスタＱ１のゲートには、Ｐチャネルトラ
ンジスタＱ３及びＮチャネルトランジスタＱ４の直列接
続で形成されるＣＭＯＳインバータ（以下、第１の付加
インバータと呼ぶ）ＳＩＮＶｌのドレイン同士の接続中
点Ｃが接続されている。第１の付加インバータ５ＩＮＶ
Ｉのゲート同士の接続中点りには、回路への入ノ〕信号
ＶＩＮが与えられるようになっている。トランジスタＱ
４のソースと電源端子■８８との間にはＮチャネルトラ
ンジスタ（以下、第１の付加トランジスタと呼ぶ）Ｑ５
が直列に接続され、この第１の付加トランジスタＱ５の
ゲートが遅延回路１の出力端に接続されている。
ャネルトランジスタＱ１のゲートには、Ｐチャネルトラ
ンジスタＱ３及びＮチャネルトランジスタＱ４の直列接
続で形成されるＣＭＯＳインバータ（以下、第１の付加
インバータと呼ぶ）ＳＩＮＶｌのドレイン同士の接続中
点Ｃが接続されている。第１の付加インバータ５ＩＮＶ
Ｉのゲート同士の接続中点りには、回路への入ノ〕信号
ＶＩＮが与えられるようになっている。トランジスタＱ
４のソースと電源端子■８８との間にはＮチャネルトラ
ンジスタ（以下、第１の付加トランジスタと呼ぶ）Ｑ５
が直列に接続され、この第１の付加トランジスタＱ５の
ゲートが遅延回路１の出力端に接続されている。
遅延回路１は偶数段、例えば２段のインバータＩＮＶ３
及びＩＮＶ４の直列接続で形成され、第４図に示すよう
に入力信号ＶＩＮを時間Ｔだけ遅延した遅延信号ＤＬＹ
を出力する。
及びＩＮＶ４の直列接続で形成され、第４図に示すよう
に入力信号ＶＩＮを時間Ｔだけ遅延した遅延信号ＤＬＹ
を出力する。
トランジスタＱ１と共に出力部の主ＣＭＯＳインバータ
を形成するトランジスタＱ２には、トランジスタＱ１と
相補形の回路が接続されている。
を形成するトランジスタＱ２には、トランジスタＱ１と
相補形の回路が接続されている。
すなわち、そのゲートにはＰチＶネルトランジスタＱ７
及びＮチャネルトランジスタＱ８の直列接続で形成され
るＣＭＯＳインバータ（以下、第２の付加インバータと
呼ぶ）ＳＩＮＶ２のドレイン同士の接続中点Ｅが接続さ
れ、この第２の付加インバータ５ＩＮＶ２のゲート同士
の接続中点Ｆには入力信号ＶＩＮが与えられるようにな
っている。
及びＮチャネルトランジスタＱ８の直列接続で形成され
るＣＭＯＳインバータ（以下、第２の付加インバータと
呼ぶ）ＳＩＮＶ２のドレイン同士の接続中点Ｅが接続さ
れ、この第２の付加インバータ５ＩＮＶ２のゲート同士
の接続中点Ｆには入力信号ＶＩＮが与えられるようにな
っている。
さらに、電源端子■。０とトランジスタＱ７のソースと
の間にはＰチャネルトランジスタ（以下、第２の付加ト
ランジスタと呼ぶ）Ｑ６が直列に接続され、この付加ト
ランジスタＱ６のゲートが遅延回路１の出力端に接続さ
れている。
の間にはＰチャネルトランジスタ（以下、第２の付加ト
ランジスタと呼ぶ）Ｑ６が直列に接続され、この付加ト
ランジスタＱ６のゲートが遅延回路１の出力端に接続さ
れている。
次に、第２図に示す波形図を参照して動作を説明する。
まず、入力信＠ＶＩＮが論理「ＬＪになっているとき（
時点ｔ４以前）の動作を説明する。
時点ｔ４以前）の動作を説明する。
このときは、第１の付加インバータ５ＩＮＶ１のトラン
ジスタＱ３が導通しているため、トランジスタＱ１のゲ
ート電圧ＶＧＩは論理ｒＨＪになっており、Ｐチャネル
トランジスタロ１は非導通になっている。これに対して
、第２の付加トランジスタＱ６及び第２の付加インバー
タ５ＩＮＶ２のトランジスタＱ７は導通しているため、
トランジスタＱ２のゲート電圧ＶＧ２は論理「１」」に
なっており、ＮチャネルトランジスタＱ２は導通してい
る。従って、出力信号０ｔＪＴは論理ｒＬＪになったま
まである。
ジスタＱ３が導通しているため、トランジスタＱ１のゲ
ート電圧ＶＧＩは論理ｒＨＪになっており、Ｐチャネル
トランジスタロ１は非導通になっている。これに対して
、第２の付加トランジスタＱ６及び第２の付加インバー
タ５ＩＮＶ２のトランジスタＱ７は導通しているため、
トランジスタＱ２のゲート電圧ＶＧ２は論理「１」」に
なっており、ＮチャネルトランジスタＱ２は導通してい
る。従って、出力信号０ｔＪＴは論理ｒＬＪになったま
まである。
次に、入力信号ＶＩＮが論］１ｒＬＪから論理ｒＨＪに
立ち上がったとき（時点ｔ４）の動作について説明する
。このとぎは、遅延回路１の出力信号ＤＬＹは時間Ｔだ
け遅れた時点ｔ６で論理ｒＬＪから論理ｒＨＪに立ち上
がる。トランジスタＱ３は入力信号ＶＩＮの立ち上がり
により直ちに（時点ｔ４で）非導通になるが、トランジ
スタＱ５は遅延信号ＤＬＹが立ち上った時点ｔ６で導通
し、従って期間ｔ４〜ｔ、の間はトランジスタＱ３及び
Ｑ５が共に非導通となり、トランジスタＱ１のゲート電
圧ＶＧＩは前の値（論理「Ｈ」）を保持してトランジス
タＱ１は非導通のままである。これに対して、入力信号
ＶＩＮが時点ｔ４で立ち上がると、トランジスタＱ８が
直ちに導通し、トランシタＱ２のゲート電圧ＶＧ２がオ
ン動作に要する時間だけ遅れた時点ｔ５で論理ｒＨＪか
ら論理ｒＬＪに立ち下がり、従って、トランジスタＱ２
は時点ｔ５以降は非導通となる。古い換えれば、トラン
ジスタＱ１が導通しても貫通Ｎ流は生じない。
立ち上がったとき（時点ｔ４）の動作について説明する
。このとぎは、遅延回路１の出力信号ＤＬＹは時間Ｔだ
け遅れた時点ｔ６で論理ｒＬＪから論理ｒＨＪに立ち上
がる。トランジスタＱ３は入力信号ＶＩＮの立ち上がり
により直ちに（時点ｔ４で）非導通になるが、トランジ
スタＱ５は遅延信号ＤＬＹが立ち上った時点ｔ６で導通
し、従って期間ｔ４〜ｔ、の間はトランジスタＱ３及び
Ｑ５が共に非導通となり、トランジスタＱ１のゲート電
圧ＶＧＩは前の値（論理「Ｈ」）を保持してトランジス
タＱ１は非導通のままである。これに対して、入力信号
ＶＩＮが時点ｔ４で立ち上がると、トランジスタＱ８が
直ちに導通し、トランシタＱ２のゲート電圧ＶＧ２がオ
ン動作に要する時間だけ遅れた時点ｔ５で論理ｒＨＪか
ら論理ｒＬＪに立ち下がり、従って、トランジスタＱ２
は時点ｔ５以降は非導通となる。古い換えれば、トラン
ジスタＱ１が導通しても貫通Ｎ流は生じない。
この状態から時点ｔ６で遅延信号ＤＬＹが論理ｒＨＪに
立ち上がると、トランジスタＱ４及びＱ５が導通し、切
換動作に要する時間だけ遅れた時点ｔ７でトランジスタ
Ｑ１のゲート電圧ＶＧ１が論理ｒＨＪから論理ｒＬＪに
立ち下がり、トランジスタＱ１が導通する。このように
して時点ｔ。
立ち上がると、トランジスタＱ４及びＱ５が導通し、切
換動作に要する時間だけ遅れた時点ｔ７でトランジスタ
Ｑ１のゲート電圧ＶＧ１が論理ｒＨＪから論理ｒＬＪに
立ち下がり、トランジスタＱ１が導通する。このように
して時点ｔ。
以降は出力信号ＯＵＴは論理ｒＨＪに立ち上がる。
次に、入力信号ＶＩＮが論理「Ｉ（」から論理ｒＬＪに
立ち下がったとき（時点１８）の動作について説明する
。このときも、遅延回路１の出力信号ＤＬＹは時間Ｔだ
け遅れて論理ｒＬＪに立ち下がる。入力信号ＶＩＮが立
ち下がると直ちにトランジスタＱ３が導通し、トランジ
スタＱ１のゲート電圧ＶＧ１が導通動作に要する時間だ
け遅れた時点ｔ９で論理［、Ｊから論理ｒＨＪに立ち上
がり、従ってトランジスタＱ１は非導通になる。
立ち下がったとき（時点１８）の動作について説明する
。このときも、遅延回路１の出力信号ＤＬＹは時間Ｔだ
け遅れて論理ｒＬＪに立ち下がる。入力信号ＶＩＮが立
ち下がると直ちにトランジスタＱ３が導通し、トランジ
スタＱ１のゲート電圧ＶＧ１が導通動作に要する時間だ
け遅れた時点ｔ９で論理［、Ｊから論理ｒＨＪに立ち上
がり、従ってトランジスタＱ１は非導通になる。
遅延信＠ＤＬＹが立ち下がる時点ｔ１ｏ以前では、まだ
トランジスタＱ６が非導通状態のままであり、かつ入力
信号ＶＩＮの切換によりトランジスタＱ８が非導通にな
るので、トランジスタＱ２のゲート電圧ＶＧ２が論理ｒ
ＬＪに保持され、従ってトランジスタＱ２は非導通状態
を維持する。このため両トランジスタＱ１およびＱ２共
に非導通状態となる。
トランジスタＱ６が非導通状態のままであり、かつ入力
信号ＶＩＮの切換によりトランジスタＱ８が非導通にな
るので、トランジスタＱ２のゲート電圧ＶＧ２が論理ｒ
ＬＪに保持され、従ってトランジスタＱ２は非導通状態
を維持する。このため両トランジスタＱ１およびＱ２共
に非導通状態となる。
この状態から時点ｔ、。で遅延信号ＤＬＹが論理ｒＬＪ
に立ち下がると、トランジスタＱ６およびＱ７が導通し
、切換動作に要する時間だけ遅れた時点ｔ１１でトラン
ジスタＱ２のゲート電圧ＶＧ２が論理ｒＬＪから論理ｒ
ｌ−ＩＪに立ち上がり、トランジスタＱ２が導通する。
に立ち下がると、トランジスタＱ６およびＱ７が導通し
、切換動作に要する時間だけ遅れた時点ｔ１１でトラン
ジスタＱ２のゲート電圧ＶＧ２が論理ｒＬＪから論理ｒ
ｌ−ＩＪに立ち上がり、トランジスタＱ２が導通する。
しかし、トランジスタＱ１は非導通なので貫通電流は生
じない。このようにして、時点ｔ、１以降は出力信号Ｏ
ＵＴは論理ｒＬＪに立ち下がる。
じない。このようにして、時点ｔ、１以降は出力信号Ｏ
ＵＴは論理ｒＬＪに立ち下がる。
このように第１図の回路によれば、入力信号ＶＩＮが切
り換わっても出力部の両トランジスタＱ１およびＱ２が
共に導通することがないので、Ｍ源の一方の端子から他
方の端子へ貫通電流が流れることはなく、従って消費電
力を従来回路に比べ削減することができる。
り換わっても出力部の両トランジスタＱ１およびＱ２が
共に導通することがないので、Ｍ源の一方の端子から他
方の端子へ貫通電流が流れることはなく、従って消費電
力を従来回路に比べ削減することができる。
なお、本発明は低消費電力化が実現できるので、電源と
して電池を用いるハンドベルト機器用（例えば腕時計）
のＣＭＯＳ！！積回路の出力部等に最適である。
して電池を用いるハンドベルト機器用（例えば腕時計）
のＣＭＯＳ！！積回路の出力部等に最適である。
〔発明の効果）
以上の如く本発明では、２つの付加インバータ、２つの
付加トランジスタ、および遅延回路を設け、主たるイン
バータを構成する一対のトランジスタの両方を出力信号
の切り換わり時に一旦非導通させ、その後一方のトラン
ジスタを導通させるように切換ｉ制御させるので、主た
るインバータの両トランジスタを貫通する貫通電流を防
ぎ、従って低消費電力を実現できるＣＭＯＳ集積回路を
得ることができる。
付加トランジスタ、および遅延回路を設け、主たるイン
バータを構成する一対のトランジスタの両方を出力信号
の切り換わり時に一旦非導通させ、その後一方のトラン
ジスタを導通させるように切換ｉ制御させるので、主た
るインバータの両トランジスタを貫通する貫通電流を防
ぎ、従って低消費電力を実現できるＣＭＯＳ集積回路を
得ることができる。
第１図は本発明の一実施例の回路図、第２図は同実施例
の動作を説明する波形図、第３図は従来装置の一例の回
路図、第４図は第３図に示す従来回路の動作を説明する
波形図である。 Ｑｌ。Ｑ２・・・主ＣＭＯＳインバータ用のトランジス
タ、・Ｑ５．Ｑ６・・・付加トランジスタ、５ＩＮＶ１
．２・・・付加ＣＭＯＳインバータ、１・・・遅延回路
。
の動作を説明する波形図、第３図は従来装置の一例の回
路図、第４図は第３図に示す従来回路の動作を説明する
波形図である。 Ｑｌ。Ｑ２・・・主ＣＭＯＳインバータ用のトランジス
タ、・Ｑ５．Ｑ６・・・付加トランジスタ、５ＩＮＶ１
．２・・・付加ＣＭＯＳインバータ、１・・・遅延回路
。
Claims (1)
- 偶数段のインバータにより形成され入力信号を遅延す
る遅延回路と、直流電源の２端子間に直列接続された第
１導電型トランジスタおよび第２導電型トランジスタで
形成された主ＣＭＯＳインバータと、出力端に前記主Ｃ
ＭＯＳインバータの第１導電型トランジスタが接続され
入力端に前記入力信号が与えられる第１の付加ＣＭＯＳ
インバータと、この第１の付加ＣＭＯＳインバータの第
２導電型トランジスタに直列に接続され前記遅延回路か
らの遅延信号がゲートに与えられる第１の付加トランジ
スタと、出力端に前記主ＣＭＯＳインバータの第２導電
型トランジスタが接続され入力端に前記入力信号が与え
られる第２の付加ＣＭＯＳインバータと、この第２の付
加ＣＭＯＳインバータの第１導電型トランジスタに直列
に接続され前記遅延信号がゲートに与えられる第２の付
加トランジスタとを備えるＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056638A JPS61214817A (ja) | 1985-03-20 | 1985-03-20 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056638A JPS61214817A (ja) | 1985-03-20 | 1985-03-20 | Ｃｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214817A true JPS61214817A (ja) | 1986-09-24 |
Family
ID=13032871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056638A Pending JPS61214817A (ja) | 1985-03-20 | 1985-03-20 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214817A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62231521A (ja) * | 1986-03-31 | 1987-10-12 | Nec Corp | 半導体集積回路 |
| JPS63147036U (ja) * | 1987-03-19 | 1988-09-28 | ||
| JPH03185921A (ja) * | 1989-12-14 | 1991-08-13 | Toshiba Corp | 半導体集積回路 |
| EP0523807A2 (en) * | 1991-07-15 | 1993-01-20 | Unitrode Corporation | Cmos high voltage switching controller |
-
1985
- 1985-03-20 JP JP60056638A patent/JPS61214817A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62231521A (ja) * | 1986-03-31 | 1987-10-12 | Nec Corp | 半導体集積回路 |
| JPS63147036U (ja) * | 1987-03-19 | 1988-09-28 | ||
| JPH03185921A (ja) * | 1989-12-14 | 1991-08-13 | Toshiba Corp | 半導体集積回路 |
| EP0523807A2 (en) * | 1991-07-15 | 1993-01-20 | Unitrode Corporation | Cmos high voltage switching controller |
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