JPH0198315A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号を意識的に遅らせる為の遅延回路に関係し
、特にスイッチング時における遅延回路に関する。

〔従来の技術〕

従来、この種の遅延回路は、第３図に示すように、直列
に接続したインバータ０１〜Ｇ４のうち、インバータ０
１〜Ｇ３の出力に信号を遅らせる為の容量Ｃ１〜Ｃ３を
付与して立上り、立下り時間を長くし、入力端ＩＮから
出力端ＯＵＴ迄の遅延時間を確保していた。

〔発明が解決しようとする問題点〕

上述した従来の遅延回路は、インバータの出力に容量を
接続し立上り、立下り時間を長く取る為、信号がスイッ
チングする場合、第４図に示すノード１．２．３のスイ
ッチング波形のように、インバータを構成するＰチャネ
ル形ＭＯ８）ランジスタとＮチャネル形ＭＯＳトランジ
スタが同時に導通する期間が存在し、電源からグランド
に対し、第５図に示すようにインバータＧ２．Ｇ３．Ｇ
４に貫通電流Ｉ２．Ｉ３．Ｉ４が流れ、消費電流を増加
させるという欠点を持っている。なお、第４図の波形１
０．１１，１２，１３．１４はそれぞれ第３図の入力端
ＩＮ、ノード１，２，３．出力端ＯＵＴに対応する。

〔問題点を解決するための手段〕

本発明の遅延回路は、第１の電位と第２の電位との間に
論理ゲートを接続し、第１の電位と電源との間にＰチャ
ネル形ＭＯＳトランジスタを接続し、第２の電位とグラ
ンドとの間にＮチャネル形ＭＯＳトランジスタを接続し
、前記論理ゲートがスイッチングするときに前記Ｐチャ
ネル形ＭＯＳＦＥＴとＮチャネル形ＭＯＳＦＥＴのゲー
トにそのどちらか一方が非導通となるような電位を加え
ることを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す図である。入力端ＩＮ
と出力端ＯＵＴとの間にインバータＧ１１、Ｇ１２．Ｇ
１３が３段直列に挿入され、さらにＧ１２とＧ１３との
間に第１の電位と第２の電位との間に論理ゲートを接続
し、第１の電位と電源との間にＰチャネル形ＭＯＳトラ
ンジスタを接続し、第２の電位とグランドとの間にＮチ
ャネル形ＭＯＳトランジスタを接続したものを３段直列
に接続している。又、この論理ゲートは電源とグランド
との間にＰチャネル形トランジスタ２つ。

Ｎチャネル形トランジスタ２つがこの順番で直列に接続
しである。

今、入力端ＩＮの電位がロウレベルからハイレベルへ変
化した場合を考えてみる。入力がロウレベルからハイレ
ベルへ変化すると、ノードＡはハイレベルからロウレベ
ルへ変化する。ノードＡの負荷容量はノードＡが充分速
くスイッチングできる値であるため、インバータＧｌｌ
の貫通電流は小さい。ノードＡがハイレベルからロウレ
ベルへ変化するとノードＢはロウレベルからハイレベル
へ変化しようとするのであ、るが、意図的に接続しであ
る容量ＣＡの為、ノードＢの立ち上りはかなり時間がか
かる。Ｐチャネル形トランジスタＭ１はそのゲートが入
力端ＩＮに接続されており、入力端ＩＮの電位がハイレ
ベルとなっているのでノードＢの電位がハイレベルにな
る以前に非導通となっている。Ｎチャネル形トランジス
タＭ４は逆に導通している。ノードＢの電位が容量Ｃ＾
の為、ロウレベルからハイレベルへゆっくり変化すると
Ｐチャネル形トランジスタＭ２は導通から非導通へ、逆
にＮチャネル形トランジスタＭ３は非導通から導通へ変
化して行きノードＣの電位をグランドに落そうとする。

その時−時的にＭ２．Ｍ３が共に導通する事がある。こ
の時間はノードＢの立上り時間が長い程長くなる。しか
しＭ２．Ｍ３が導通していても電源側にあるＭｌが非導
通となっているので電源からグランドへの貫通電流はな
く、ノードＣに蓄えられた電荷を放電するだけである。

ノードＣにおいても意図的な容量ＣＢが接続されている
ので立上りに時間がかかる。ノードＣが立下りＰチャネ
ル形トランジスタＭ６を導通させ、Ｎチャネル形トラン
ジスタＭ７を非導通とする前にＰチャネル形トランジス
タＭ５はそのゲートがノードＡに接続されている為、導
通しており、Ｎチャネル形トランジスタＭ８は逆に非導
通となっている。ノードＣの電位がロウレベルになろう
とする時、Ｍ６．Ｍ７は共に導通する期間がある。

しかし、この時はグランド側にあるＭ８によって電源か
らグランドに流れる電流をカットする事ができる。流れ
る電流はノードＤを充電する充電電流のみである。同様
にして、ノードＥをグランド電位に落す場合も電源から
グランドへの貫通電流はない、今、ノードＥの容量は大
きくなくノードＡと同じく、その値はノードＥが充分速
くスイッチングできる値であるためインバータＧ１３の
貫通電流は小さい。

次に入力ＩＮがハイレベルからロウレベルへ変化する場
合、入力ＩＮがロウレベルからハイレベルへ変化するの
と同様に貫通電流を小さくする事が可能である。

第２図は本発明の実施例２を示す図である。本実施例で
は実施例１におけるインバータＧ１３に流れる貫通電流
もカットできる。ここではＭ２９のソースをノード２５
に接続し、Ｍ２Ｏのソースをノード２７に接続している
。

入力ＩＮがロウレベルからハイレベルへ変化してノード
２８がハイレベルからロウレベルへ変化する時、Ｍ２４
はゲートがノード２０に接続されている為、非導通とな
っている。従って出力０−ＵＴがスイッチングする時の
Ｍ２９．Ｍ２Ｏの貫通電流をカットする事ができる。又
、入力ＩＮがハイレベルからロウレベルへ変化する時も
同様にＭ２１が非導通となり、貫通電流は流れず、消費
電流が実施例１に比べさらに小さくなるという利点があ
る。

〔発明の効果〕

以上説明したように本発明は、論理ゲートのスイッチン
グ時に流れる貫通電流を阻止する効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来の遅
延回路を示す回路図、第４図は従来の遅延回路のタイミ
ング図、第５図は第４図中のインバータの貫通電流を示
す波形図である。 Ｍｌ、Ｍ２．Ｍ５．Ｍ６．Ｍ９．ＭＩＯ・・・Ｐチャネ
ル形ＭＯＳトランジスタ、Ｍ３．Ｍ４．Ｍ７゜Ｍ８．Ｍ
ｌｌ、Ｍｌ２・・・Ｎチャネル形ＭＯＳトランジスタ、
Ｇｌ　１．Ｇ１２．Ｇ１３．Ｇ２１．Ｇ２２・・・イン
バータ、Ｃａ　、ＣＢ　、Ｃｃ・・・容量、ＩＮ・・・
入力、ＯＵＴ・・・出力、Ａ〜Ｅ・・・ノード。

Claims (1)

【特許請求の範囲】
1. 第１の電位と第２の電位との間に論理ゲートを接続し、
   第１の電位と電源との間にＰチャネル形ＭＯＳトランジ
   スタを接続し、第２の電位とグランドとの間にＮチャネ
   ル形ＭＯＳトランジスタを接続し、前記論理ゲートがス
   イッチングするときに前記Ｐチャネル形Ｍ０ＳＦＥＴと
   Ｎチャネル形ＭＯＳＦＥＴのゲートにそのどちらか一方
   が非導通となるような電位を加えることを特徴とする遅
   延回路。