JPS6112414B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は集積回路チツプ、特にいわゆるバツ
フア回路を有する集積回路チツプに関する。

集積回路のバツフア回路については既に知られ
ており、通常二つの型式に分けられる。第１の型
式は相補形（コンプリメンタリ）トランジスタを
利用して出力信号の電圧スイングを入力信号の電
圧信号と事実上同一にし、第２の型式は同形のト
ランジスタを利用して出力信号の電圧スイングを
入力信号の電圧スイングに等しいかそれよりも大
きくするが電源から絶えず電流を流す必要があ
り、または代替として出力信号の電圧スイングを
入力信号の電圧スイングより小さくする。

本発明の一つの目的は、少なくとも入力信号の
電圧スイングと同じ大きさの電圧スイングを持つ
出力信号を作るが、連続電力の消費が階無であつ
たり無視できる程度でありかつ相補形トランジス
タを使用する必要がない集積回路チツプをうるこ
とである。

本発明により、同種伝導チヤンネルのソース、
ドレイン及び制御電極を有する第１絶縁ゲート電
界効果トランジスタ及び第２絶縁ゲート電界効果
トランジスタと、前記第１トランジスタのソース
と前記第２トランジスタのドレインとが直列に第
１の電源端子間に接続され、前記第１トランジス
タのソースに接続される出力端子と、第２の電源
端子間で前記第１トランジスタ及び前記第２トラ
ンジスタの制御電極に逆位相に接続される入力端
子と、前記第１トランジスタの制御電極と出力端
子との間に接続したブートスラツプコンデンサ
と、第３絶縁ゲート電界効果トランジスタと第４
絶縁ゲート電界効果トランジスタとの制御電極が
前記第２の電源端子に接続され、前記第１トラン
ジスタ及び第２トランジスタと同種伝導チヤンネ
ルを有する第３絶縁ゲート電界効果トランジスタ
及び第４絶縁ゲート電界効果トランジスタと、前
記入力端子に接続される前記第３トランジスタ及
び前記第４トランジスタの入力電極と、前記第１
トランジスタの制御電極に接続される前記第３ト
ランジスタの出力電極と、入力端が前記第４トラ
ンジスタの出力電極に接続され、出力端が前記第
２トランジスタの制御電極に接続されるインバー
タと、前記インバータの入出力端間に接続される
遅延手段と、を有するバツフア回路を備える集積
回路チツプが得られる。

第１および第２トランジスタを逆相で動作する
ように配列すると、電力は前記トランジスタの遷
移の際だけ消費される。

負論理を用いて本発明を実施する場合、第１ト
ランジスタは常時非導通となるように配列されて
ソース・ホロワ形で動作するように接続され、第
２トランジスタは常時導通となるように配列さ
れ、第１および第２トランジスタの接合部と第１
トランジスタのゲート電極との間にブートストラ
ツプ・コンデンサが接続される。

本発明によるチツプの一つの形では、バツフア
回路にはインバータ装置があり、インバータ装置
には回路の入力が加えられ、インバータ装置の出
力と入力信号は第１および第２トランジスタのそ
れぞれに加えられてこれらを逆相で動作させ、一
つの配列ではインバータ装置の出力は第１トラン
ジスタのゲート電極に入力信号を接続するために
備えられる第２トランジスタ・スイツチ装置に加
えられ、このスイツチ装置は具合よく第１トラン
ジスタのゲート電極と入力端子との間に接続され
る第３絶縁ゲート電界効果トランジスタの形をと
り、この第３トランジスタのゲート電極は電源端
子の一つに接続されそれによつて動作の際に第３
トランジスタは常時導通となるようにされ、また
もう一つの配列ではインバータ装置の出力は第２
トランジスタに加えられ、入力信号が加えられる
別のインバータ装置が備えられ、この別のインバ
ータ装置の出力は前記インバータ装置の入力およ
び第１トランジスタのゲート電極に加えられる。

本発明によるチツプの前記一つの形により本発
明を実施する場合、第２トランジスタに加えられ
る反転入力信号を有効に遅延させる遅延装置を備
えてインバータ装置と組み合わせるようにされ
る。

具合よく、遅延装置はインバータ装置の入力と
出力との間に接続されるコンデンサの形をとつた
り、インバータ装置の入力と電源端子の一つとの
間に接続されるコンデンサの形をとることがで
き、その場合第４絶縁ゲート電界トランジスタを
備えてインバータ装置の入力と直列に接続するこ
とが望ましく、この第４トランジスタのゲート電
極は電源端子の一つに接続され、それによつて動
作の際に第４トランジスタは常時導通となるよう
に配列される。

本発明の好適実施例では、バツフア回路は共通
電源端子とともにいずれも動作しうる主電源端子
（第１の電源端子）および補助電源端子（第２の
電源端子）を備え、第１および第２トランジスタ
は共通電源端子と補助電源回路との間に直列に接
続され、バツフア回路の残りは共通電源端子と主
電源端子との間に接続される。

こうして、補助電源の電圧が主電源の電圧より
大きくなるようにすると、出力電圧の電圧スイン
グを入力信号の電圧スイングより大きくすること
ができ、電力は遷移の際に補助電源によつて消費
されるだけである。

本発明の若干の実施例を図面について以下に詳
しく説明する。

各図から、相補形（コンプリメンタリ）トラン
ジスタを使用しない工程を用いて作られるバツフ
ア回路の回路図が示され、すなわちバツフア回路
に用いられるすべてのトランジスタは同種のもの
であり、説明する実施例ではこれらは金属・酸化
物、シリコン（MOS）トランジスタとして示さ
れるが、任意の同様な形の絶縁ゲート電界効果ト
ランジスタを使用できることは明白である。ま
た、説明のための実施例ではいわゆる負論理が使
用されるが、説明される原理はいわゆる正論理に
も同じく適用されることは明白である。

第１図に示されるバツフア回路を考えると、こ
の回路には常時接地される共通電源端子１と−
pVの電圧が加えられるものとする補助電源端子
２との間に直列に接続される第1MOSトランジス
タT₁および第2MOSトランジスタT₂がある。ト
ランジスタT₁およびT₂の接合部は出力信号V₀を
与える出力端子０に接続される。このバツフア回
路の動作では、トランジスタは逆相で動作するよ
うに配列されるが、これは入力信号I₁が加えられ
る入力端子ＩとトランジスタT₂のゲート電極と
の間に接続されるインバータ回路Ｇによつて得ら
れ、トランジスタT₁のゲートはあとで機能を説
明するもう一つのMOSトランジスタT₄によつて
作られるアナログ・ゲートを介して入力端子Ｉに
反転なしに接続される。

これまで説明したバツフア回路の動作を考える
と、論理の「０」信号（すなわちOV）が入力Ｉ
に加わえられると、インバータＧにより、トラン
ジスタT₂は「オン」の状態をとるようにされ、
またトランジスタT₃も「オン」であるとすれば
トランジスタT₁は「オフ」の状態をとるように
される。この状態において、トランジスタT₂が
「オン」であると、出力０に現われる電圧は実質
的に電源端子２のすなわちOVに相当し、かくて
入力信号と同様論理の「０」になるであろう。

いま論理の「１」の信号すなわち負信号が入力
Ｉに加えられると、トランジスタT₂は「オフ」
に、トランジスタT₁は「オン」になるであろ
う。この状態において、２個のトランジスタT₁
およびT₂の接合部はゲート電圧より小さい限界
電圧Ｖ_tとなり、かくてトランジスタT₁によりこ
の状態でソース・ホロワの形に接続される。した
がつて出力V₀は入力電圧から限界電圧Ｖ_tを引い
た電圧となるであろう。

ある応用では、出力信号V₀の電圧スイングが
入力Ｉの電圧スイングに等しいかまたはそれより
大きいことが要求されるが、これはトランジスタ
T₁およびT₂の接合部とトランジスタT₁のゲート
電極との間にブートストラツプ形のコンデンサＣ
を接続することによつて第１図に示される配列で
達成される。第１図の配列では、出力信号の電圧
スイングが入力信号の電圧スイングを越えること
が要求されるが、これは電圧−ｐが加えられる主
電源端子３を備えることによつて達成され、補助
電源端子２に加えられる電圧−ｐは主電源端子３
に加えられる電圧−ｐよりも大きな負であると考
えられる。

次に回路の動作を説明すると下記のようにな
る。

論理の「０」（OV）が入力Ｉに加えられると、
インバータＧにより、トランジスタT₂は「オ
ン」の状態をとるようにされ、主電源端子３に接
続されるトランジスタT₃のゲート電極に加えら
れる負電圧のためにトランジスタT₃は「オン」
の状態をとるようにされ、これはトランジスタ
T₁を「オフ」の状態にする。これらの状態が行
きわたると、出力０に現われる出力電圧はOVす
なわち論理の「０」になるであろう。

論理の「１」すなわち負電圧が入力Ｉに加えら
れると、入力電圧が最初負に進むにつれて上記の
状態が保たれ、そして負進行の電圧は「オン」ト
ランジスタT₃を介してトランジスタT₁のゲート
電極に加えられ、ブートストツプ・コンデンサを
入力Ｉから充電させる。負進行電圧が増加してト
ランジスタT₁の限界電圧を越えると、トランジ
スタT₁は「オン」にされる。しかしトランジス
タT₂が既に「オン」であるので、出力０の電圧
変化はごくわずかである。しかし実際には、２個
のトランジスタT₁およびT₂がいずれも導通して
いる間に、補助電源端子２によつて電力が消費さ
れる。入力Ｉに加えられる負進行電圧が増大する
につれて、入力Ｉに加えられる電圧が主電源端子
３に加えられる限界電圧−ｐの範囲ぎりぎりに達
する点までコンデンサＣは充電を続け、その点に
達するとトランジスタT₃は「オフ」にされ、ま
たトランジスタT₂はインバータＧにより「オ
フ」にされる。トランジスタT₂が「オフ」にな
ることによつて、トランジスタT₁およびT₂の接
合部における電圧は負となり、トランジスタT₁
のゲート電極に現われる電圧よりも低い限界電圧
を常時とるであろう。しかし充電されたブートス
トラツプ・コンデンサＣにより、出力０に現われ
る負進行電圧はトランジスタT₁のゲート電極に
移され、これによつてトランジスタT₁はより強
い「オン」にされ、トランジスタT₁およびT₂の
接合部に与えられる出力V₀の電圧はトランジス
タT₁に接続される電圧−ｐにほぼ到達する。端
子２に加えられる補助電源の電圧−ｐが端子３に
加えられる主電源の電圧−ｐより大きくなるよう
にすることによつて、出力電圧V₀の電圧スイン
グを入力Ｉに加えられる電圧スイングよりも大き
くすることができる。

論理の「０」の信号が入力Ｉに再び加えられる
と、トランジスタT₂およびトランジスタT₃は再
び「オン」にされ、これによつてコンデンサＣは
放電され、トランジスタT₁は「オフ」にされ
る。

実際には、論理の「１」の信号が入力Ｉに加え
られると、バツフア回路の出力キヤパシタンスが
ブートストラツプ・コンデンサＣのそれよりもは
るかに大きくなければ、加えられる論理「０」と
論理の「１」との間の遷移時間中にブートストラ
ツプ・コンデンサＣを充電させるだけの時間が得
られないことがわかる。これはトランジスタT₂
が「オフ」になるのが早すぎるからである。これ
はトランジスタT₂に加えられるパルスを遅延さ
せることによつて克服され、またこれはインバー
タＧの出力と入力との間にコンデンサＣ_dをミラ
ー形に接続したり、インバータＧの入力に分路コ
ンデンサＣ_d′を接続することによつて第１図の回
路図を再生する第２図に示されるとおり具合よく
実施できる。こうした両配列において、遅延コン
デンサＣ_dまたはＣ_d′が入力端子Ｉとインバータ
Ｇの入力との間に直列に接続されるもう一つの
MOSトランジスタT₄を備えることによつて効果
を強められることがわかり、この場合トランジス
タT₄のゲート電極は電圧−ｐに接続されるので
入力Ｉに論理の「０」の信号が加えられるとトラ
ンジスタT₄は「オン」であり、入力Ｉに論理の
「１」の信号が加えられるとトランジスタT₄は
「オフ」である。

第１図と第２図のバツフア回路では、論理の
「１」の信号が入力Ｉに加えられるときトランジ
スタT₃が「オフ」となることを保証するため
に、入力Ｉに加えられる論理の「１」の電圧が主
電源端子３に加えられる電圧−ｐと違つて限界電
圧より小であることを保証する必要がある。ある
配列ではこれは容易に得られず、第３図では微小
入力電圧スイングが許容される第１図のバツフア
回路の変形が示されている。第３図に示されるバ
ツフア回路は基本的には第１図のものと同じであ
り、トランジスタT₃の代わりにMOSトランジス
タQ₅およびT₆からなるもう一つのインバータが
備えられることを除き、同様な素子には同じ参照
数字が使用される。第３図の配列において、トラ
ンジスタT₅はその負荷として接続されるトラン
ジスタT₆とともに反転トランジスタとして接続
され、入力ＩはトランジスタT₅のゲート電極に
接続され、２個のトランジスタT₅およびT₆の接
合部はインバータＧの入力ならびにトランジスタ
T₁のゲート電極に接続される。第３図の回路に
おいて、遅延コンデンサＣ_dが図示されている
が、これは要求されたりされないことがあり、ま
たは第１図のコンデンサＣ_d′に相当する分路コン
デンサ（図示されていない）に置き替えられるこ
とがあるのを知らなければならない。

第３図のバツフア回路において、遅延コンデン
サＣ_dまたはＣ_d′を追加する必要がないほど出力
キヤパシタンスが十分大きければ、入力Ｉとトラ
ンジスタT₂のゲート電極との間に２個のインバ
ータが直列に効果的に接続されるので、インバー
タＧは省かれ、トランジスタT₂のゲート電極は
入力Ｉに直結される。

第４図には第２図のバツフア回路の回路図が示
され、インバータは反転MOSトランジスタT₇お
よび負荷MOSトランジスタT₈からなるものとし
て図示される。第４図のバツフア回路は集積回路
チツプに組込むのに好適であり、電源端子１，２
および３は接続パツドとして図示される。

【図面の簡単な説明】

第１図は本発明により集積回路チツプに組み込
まれるバツフア回路の部分ブロツク図であり、第
２図は第１図のバツフア回路の改良形の部分ブロ
ツク図であり、第３図は第１図のバツフア回路の
もう一つの改良形の部分ブロツク図であり、第４
図は第２図の回路に基づくバツフア回路の好適な
形の回路図である。 参照符号の説明、１−共通電源端子、２−補助
電源端子、３−主電源端子、Ｉ−入力端子、０−
出力端子、Ｔ−トランジスタ、Ｃ，Ｃ_d，Ｃ_d′−
コンデンサ、Ｇ−インバータ。

Claims (1)

1. 【特許請求の範囲】 １ 同種伝導チヤンネルのソース、ドレイン及び
   制御電極を有する第１絶縁ゲート電界効果トラン
   ジスタ及び第２絶縁ゲート電界効果トランジスタ
   と、 前記第１トランジスタのソースと前記第２トラ
   ンジスタのドレインとが直列に第１の電源端子間
   に接続され、前記第１トランジスタのソースに接
   続される出力端子と、 第２の電源端子間で前記第１トランジスタ及び
   前記第２トランジスタの制御電極に逆位相に接続
   される入力端子と、 前記第１トランジスタの制御電極と出力端子と
   の間に接続したブートストラツプコンデンサと、 第３絶縁ゲート電界効果トランジスタと第４絶
   縁ゲート電界効果トランジスタとの制御電極が前
   記第２の電源端子に接続され、前記第１トランジ
   スタ及び第２トランジスタと同種伝導チヤンネル
   を有する第３絶縁ゲート電界効果トランジスタ及
   び第４絶縁ゲート電界効果トランジスタと、 前記入力端子に接続される前記第３トランジス
   タ及び前記第４トランジスタの入力電極と、 前記第１トランジスタの制御電極に接続される
   前記第３トランジスタの出力電極と、 入力端が前記第４トランジスタの出力電極に接
   続され、出力端が前記第２トランジスタの制御電
   極に接続されるインバータと、 前記インバータの入出力端間に接続される遅延
   手段と、 を有することを特徴とするバツフア回路を備える
   集積回路チツプ。 ２ 特許請求の範囲第１項記載において、前記イ
   ンバータは前記第２の電源端子間で直列に接続さ
   れた第５トランジスタと第６トランジスタとを有
   し、該第６トランジスタは該第５トランジスタの
   負荷として接続され、該第５トランジスタは前記
   第４トランジスタの出力電極に接続される制御電
   極と前記第２トランジスタの制御電極に接続され
   る出力電極とを有することを特徴とする前記の集
   積回路チツプ。