JPH0834425B2 - スイッチング制御装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、トランジスタ回路における低消費電力化を
図ることができるスイッチング制御装置に関する。

従来の技術 近年のエレクトロニクス産業において重点的に取り組
まれている項目としては、製品のコンパクト化があり、
特に低消費電力化による電源回路のコンパクト化は効果
的なものである。トランジスタ回路の低消費電力化に
は、さまざまな方法があるが、回路のオン，オフすなわ
ちスイッチング時に発生する貫通電流の抑制が、最も効
果的である。

従来技術では、消費電力の大きい大容量の負荷ドライ
バに対して、第５図に示す様に入力信号１とその反転信
号を、２つのNOR回路22により構成されたセット・リセ
ット式フリップフロップに入力し、トランジスタ９およ
び10のオン，オフを制御する信号をオーバーラップのな
い信号に変換することにより、トランジスタ９および10
のスイッチング時に発生する貫通電流を抑制し、消費電
力を削減していた。第６図に従来回路の動作を示すタイ
ミング波形図を示す。

発明が解決しようとする課題 かかる従来技術によれば、特別にセット・リセット式
フリップフロップ回路が必要になる等、ハードウェアの
増大が著しく、また回路の応答性もゲート遅延により大
きくなるという不都合があった。本発明は、かかる従来
技術における不都合をことごく排除し、ハードウェアの
増大を最小限に抑え、かつ応答性の速いスイッチ制御装
置を提供するものである。

課題を解決するための手段 本発明は、要約するに、ドレインが相互結合された相
補トランジスタ対の片側トランジスタのソースを電源電
圧に接続した第１の回路と、ドレインが相互結合された
相補トランジスタ対の片側トランジスタのソースを接地
した第２の回路とを備え、前記第1,第２の回路のそれぞ
れの相互結合ドレインが、それぞれの前記第2,第１の回
路のソース側に接続され、かつ、前記両相補対の全ての
トランジスタのゲートが共通の入力端子に接続された構
成からなるスイッチング制御装置である。

作用 この構成により、ハードウェアの増大を招くことな
く、かつ応答性にも速く、優れたスイッチング制御装置
を提供することができる。

実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。

第１図は、本発明の一実施例における大容量負荷ドラ
イバのスイッチング制御装置の回路図を示すものであ
る。第１図において、5,6,7,8が本発明によるスイッチ
ング制御装置を構成する４つのトランジスタであり、9,
10は、同スイッチング制御装置によりスイッチングを制
御される大容量負荷11を有するドライバ回路を構成する
トランジスタである。なお、100は接地電位、101は電源
電位を示す。ソースが電源電位に接続されたトランジス
タ５とトランジスタ６のドレインが結合された出力２を
形成し、ソースが接地されたトランジスタ８とトランジ
スタ７のドレインが結合され出力３を形成する。出力２
は、大容量負荷ドライバの、ソースが電源電位でドレイ
ンが出力４のトランジスタ９のゲートに接続され、出力
３は、ソースが接地されドレインが出力４のトランジス
タ10のゲートに接続される。また、トランジスタ5,6,7,
8の全ゲートは、入力端子１に共通に接続されることか
ら構成される。次に、本実施例のスイッチング制御装置
の動作について詳細に述べる。

入力端子１が‘H'レベルの時、トランジスタ6,8がオ
ンするが、まず、出力３が‘L'レベルに安定した後、ト
ランジスタ６を介して出力２が‘L'レベルとなる。ま
た、入力端子１が‘L'レベルの時、トランジスタ5,7が
オンするが、出力２が‘H'レベルに安定した後、トラン
ジスタ７を介し出力３が‘H'レベルとなる。この様に出
力２と３は、交互にある時差を保ちながら入力端子１に
従って変化し、トランジスタ9,10のオン時間が重複しな
い様なノンオーバーラップの波形に変化される。従っ
て、トランジスタ9,10のスイッチング動作時において、
貫通電流の発生を防止することが可能となる。

第３図は、本発明の他の実施例における大容量負荷ド
ライバのスイッチングにおいて、トライステート状態を
考慮した場合のスイッチング制御装置を示すものであ
る。第３図において、トランジスタ9,10は大容量負荷ド
ライバ回路を構成し、スイッチング制御装置としては、
第１図の実施例で挙げたトランジスタ5,6,7,8の他にト
ランジスタ16,17,18,19を備え、かつトライステート状
態を制御する入力信号12とその反転信号を生成するイン
バータ13を追加した構成である。また、100は接地電
位、101は電源電位を示す。

第３図に示す本発明の第２の実施例についてその動作
を説明する。入力信号12が‘H'レベルの場合、トランジ
スタ16,19がオン、トランジスタ17,18がオフする。入力
端子１への入力信号にかかわらず、トランジスタ17,18
がオフであることから、出力14は‘H'レベル、出力15は
‘L'レベルに固定され、トランジスタ9,10は常時オフ、
すなわちトライステート状態となる。入力信号12が‘L'
レベルの場合は、トランジスタ16,19がオフ、トランジ
スタ17,18がオンとなり、入力信号に従って、第１図の
実施例と同様に、出力14と15は、交互にある時間差を保
ちながら変化し、トランジスタ9,10のオン時間が重複し
ない様なノンオーバーラップの波形に変換され、スイッ
チング時の貫通電流の発生を防止することが可能とな
る。

なお、本発明の実施例では、大容量負荷ドライバとし
て、Ｐチャネル−Ｎチャネル型のプッシュプルバッファ
を挙げたが、トランジスタ９をＮチャネル型トランジス
タに置き換え、ゲート入力には出力２（あるいは出力1
4）の反転信号を入力することにより、Ｎチャネル型の
プッシュプルバッファも容易に制御することができる。
また、本実施例では大容量負荷ドライバを本発明のスイ
ッチング制御装置により制御したが、メモリ回路のプリ
チャージ，ディスチャージ回路等の制御に用いることも
可能である。この場合、プリチャージ，ディスチャージ
信号に時間差を設け制御することにより、低消費電力で
かつ安定な動作をするメモリ回路を実現できるという効
果もある。

発明の効果 以上の説明でも明らかな様に、本発明によれば、簡単
なトランジスタ構成により、ハードウェアの増大を招く
ことなく、応答性に優れたトライステート状態をも制御
し得る低消費電力スイッチング制御装置を実現すること
ができる。

【図面の簡単な説明】

第１図は本発明のスイッチング制御装置の実施例回路
図、第２図はその動作を示すタイミング波形図、第３図
は本発明の他の実施例を示す図、第４図はその動作を示
すタイミング波形図、第５図は従来技術によるスイッチ
ング制御装置を示す図、第６図はその動作を示すタイミ
ング波形図である。 １……入力信号端子、5,7,9,16,17……Ｐチャネル型ト
ランジスタ、6,8,10,18,19,……Ｎチャネル型トランジ
スタ、13,20,21……インバータ、22……２入力NOR、4,2
0,26……出力信号端子、2,14,24……Ｐチャネルトラン
ジスタ９のオン，オフ制御信号ノード、3,15,25……Ｎ
チャネルトランジスタ10のオン，オフ制御信号ノード、
100……接地端子、101……電源端子、11……負荷容量。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ドレインが相互結合された相補トランジス
   タ対のうち一方のトランジスタのソースを電源電位に接
   続した第１の回路と、ドレインが相互結合された相補ト
   ランジスタ対のうち一方のトランジスタのソースを接地
   した第２の回路とを有し、前記第１の回路の相互結合さ
   れたドレインが、前記第２の回路の相補トランジスタ対
   の他方のトランジスタのソースに第１のスイッチ手段を
   介して接続され、前記第２の回路の相互結合されたドレ
   インが、前記第１の回路の相補トランジスタ対の他方の
   トランジスタのソースに第２のスイッチ手段を介して接
   続され、前記２組の相補トランジスタ対の全てのゲート
   が共通の入力端子に接続され、前記第1,第２の回路の相
   互結合されたドレインをそれぞれ、第１の出力，第２の
   出力とし、前記第１の出力が第３のスイッチ手段を介し
   て電源電位に接続され、前記第２の出力が第４のスイッ
   チ手段を介して接地され、前記第１の出力及び前記第２
   の出力がドライバを制御し、前記第１のスイッチ手段と
   前記第４のスイッチ手段とのオン・オフが同相で制御さ
   れ、前記第２及び第３のスイッチ手段のオン・オフが前
   記第１及び第４のスイッチ手段と逆相で制御されること
   を特徴とするスイッチング制御装置。