KR100226177B1 - 용량성 부하 구동용 로우-하이 전압 cmos 구동기 회로 - Google Patents

용량성 부하 구동용 로우-하이 전압 cmos 구동기 회로 Download PDF

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Abstract

고속의 로우-하이 전압 CMOS 구동기 회로는 CMOS 출력단, 중간 전압 변환단, 및 입력단을 가지고 있다. 상기 입력단과 중간 전압 변환단은 상기 출력단의 PMOS 트랜지스터와 NMOS 트랜지스터를 동작시키는 독립 제어 신호를 발생할 수 있도록 설계되어 있다. 상기 제어 신호는 정지중인 트랜지스터를 턴온시키기 전에 동작중인 트랜지스터를 턴오프시킨다. 독립 제어 신호가 출력단의 교차 전류를 감소시키거나 제거함으로써 에너지 전력 낭비가 감소된다.

Description

용량성 부하 구동용 로우-하이 전압 CMOS 구동기 회로
제1도는 CMOS 출력단, 입력단, 및 중간 전압 변환단을 포함하고 있는 본 발명의 제1바람직한 실시예에 따른 로우-하이 CMOS 구동기 회로의 개략도.
제2도는 제1도의 CMOS 구동기 회로의 CMOS 출력단에 입력된 신호, 및 그 CMOS 출력단으로부터 출력된 신호를 나타낸 타이밍도.
제3도는 제1도의 CMOS 구동기 회로의 입력단에 의해 발생되어, 중간 전압 변환단을 제어하는데 사용되는 신호의 타이밍도.
제4도는 제1도의 CMOS 구동기 회로의 저 전압 출력과 고 전압 출력사이의 천이 동안에 발생된 전류 스파이크를 나타낸 도면.
제5도는 본 발명의 제2실시예에 따른 로우-하이 전압 CMOS 구동기 회로의 개략도.
제6도는 본 발명의 제3실시예에 따른 로우-하이 전압 CMOS 구동기 회로의 개략도.
제7도는 본 발명의 제4실시예에 따른 로우-하이 전압 CMOS 구동기 회로의 개략도.
* 도면의 주요 부분에 대한 부호의 설명
10 : CMOS 구동기 회로 12 : CMOS 출력단
14 : 입력단 16 : 중간 전압 변환단
18 : 구동기 입력 20 : 구동기 출력
22 : 래치
본 발명은 용량성 부하를 구동하는 고속 로우-하이 전압 CMOS 구동기 회로에 관한 것이다.
반도체 집적 회로는 용량성 부하를 구동하기 위해 출력 구동기 회로를 사용한다. 상기 출력 구동기 회로의 한가지 예시적인 용도는 반도체 메모리 어레이의 행 선택 라인을 구동하는 것이다.
종래의 출력 구동기 회로는 상보형 금속 산화막 반도체(CMOS) 기법을 사용한다. 종래의 CMOS 출력 회로는 전압과 출력 노드 사이에 접속된 p 채널 MOS(PMOS) 트랜지스터, 및 상기 출력 노드와 접지 사이에 접속된 n 채널 MOS(NMOS) 트랜지스터를 포함하고 있다. 이와 같은 CMOS 설계는 단일의 입력 신호에 응답하여 NMOS 트랜지스터가 오프 상태인 동안에 PMOS 트랜지스터를 온 상태로 만들고, 반대로 NMOS Q트랜지스터가 온 상태인 동안에 PMOS 트랜지스터를 오프 상태로 만든다. 상기 PMOS 트랜지스터가 온되고 상기 NMOS 트랜지스터가 오프될 때, 상기 CMOS 구동기 회로는 전압을 출력한다. 반대로, 상기 PMOS 트랜지스터는 오프되고 NMOS 트랜지스터가 온될 때에, 상기 CMOS 구동기 회로의 출력은 접지된다.
종래의 CMOS 출력 구동기 회로의 설계에 있어서의 한가지 단점은, 입력측에서의 레일 투 레일 전압 스윙(rail-to-rail voltage swing) 동안에, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터가 모두 온되는 시간 기간이 존재한다는 점이다. 이와 같은 이중 동작 상태는 전력을 낭비하는 교차 전류(crossing current)로 알려진 현상을 일으킨다.
본 발명은 전력을 보존하기 위해 교차 전류를 제거 또는 실질적으로 감소시키는 고속 로우-하이 전압 CMOS 구동기 회로를 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.
본 발명은 용량성 부하를 구동하는 고속 CMOS 장치에 관한 것이다. 이 CMOS 장치는 접지와 같은 제1전압 레벨과 Vccp와 같은 제2전압 레벨 사이에 접속된 NMOS 트랜지스터와 PMOS 트랜지스터를 가진 CMOS 출력단을 포함하고 있다. 이 CMOS 출력단은 상기 NMOS 트랜지스터와 PMOS 트랜지스터가 온 상태인지, 아니면 오프 상태인지에 따라 상기 제1전압 레벨과 제2전압 레벨 사이에서 스윙하는 출력 신호를 제공한다.
상기 CMOS 장치는 또한 원하는 출력 신호를 나타내는 입력 신호를 수신하기 위한 출력단 제어 수단을 포함하고 있다. 이 출력단 제어 수단은 상기 CMOS 출력단의 트랜지스터를 선택적으로 동작시키는데 사용되는 제1 및 제2독립 제어 신호를 발생한다. 즉, 상기 제1독립 제어 신호는 상기 NMOS 트랜지스터를 턴온 및 턴오프시키기 위해 제공되고, 상기 제2독립 제어 신호는 상기 PMOS 트랜지스터를 턴온 및 턴오프시키기 위해 제공된다. 상기 출력단 제어 수단은 현재 동작중이지 않은 트랜지스터를 턴온시키기 전에 현재 동작중인 트랜지스터를 턴오프시킨다. 이 방식으로, 상기 출력단 제어 수단은 시차 방식(time-staggered manner)으로 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터를 독립적으로 동작시킴으로써 상기 CMOS 출력단의 교차 전류를 최소화시킨다. 따라서, 교차 전류로 인해 손실될 수 있는 전력이 절감된다.
제1도에는 본 발명의 가장 바람직한 실시예에 따른 고속 로우-하이 전압 CMOS 구동기 회로(10)가 도시되어 있다. 이 CMOS 구동기 회로(10)는 용량성 부하를 구동하도록 설계되어 있다. 한가지 예시적인 용량성 부하는 반도체 메모리 어레이의 전체적인 행 선택 라인이다. 상기 CMOS 구동기 회로(10)는 Vcc(예컨대, 2.5볼트)와 접지 사이에서 스윙하는 저 전압 출력 신호(RSEL)를 Vccp(예컨대, 4.0볼트)와 접지 사이에서 스윙하는 고 전압 출력 신호(XRSEL)로 변환한다. 표기 RSEL은 반도체 메모리 장치의 전체적인 행 선택 라인을 구동하는 예에서 행 선택을 나타낸다. 표기 XRSEL은 상기 RSEL 신호의 전압 변환된 신호를 나타낸다. 표기 Vccp는 통상적으로 Vcc이상의 고전압 또는 펌프업(pumped-up) 레벨을 나타낸다.
상기 CMOS 구동기 회로(10)는 CMOS 출력단(12), 입력단(14), 및 이들 입력단과 출력단 사이에 접속된 저 교차 전류 중간 전압 변환단(16)을 포함하고 있다. 상기 CMOS 구동기 회로(10)는 또한 저 전압 입력 신호(RSEL)를 수신하는 구동기 입력(18), 및 고 전압 출력 신호(XRSEL)를 출력하는 구동기 출력(20)을 가지고 있다.
상기 CMOS 출력단(12)은 상기 구동기 출력(20)과 제1전압 레벨, 즉 접지 사이에 접속된 소스-드레인 경로를 가진 제1 NMOS 트랜지스터(M2)를 가지고 있다. 상기 CMOS 출력단(12)은 또한 제2전압 레벨, 즉 Vccp와 상기 구동기 출력(20) 사이에 접속된 소스-드레인 경로를 가진 제1 PMOS 트랜지스터(M1)를 가지고 있다. 상기 CMOS 출력단(12)의 상기 두 트랜지스터는 2개의 독립 제어 신호(G1, G2)에 의해 제어된다. 상기 PMOS 트랜지스터(M1)가 온되고 상기 NMOS 트랜지스터(M2)가 오프되면, 상기 구동기 출력(20)의 출력 신호(XRSEL)는 Vccp 상태가 된다. 반대로, 상기 PMOS 트랜지스터(M1)가 ''오프''되고 상기 NMOS 트랜지스터(M2)가 ''온''되면, 상기 구동기 출력(20)의 출력 신호(XRSEL)는 접지 상태가 된다. 이 방식으로, 상기 출력 신호(XRSEL)가 Vccp와 접지 사이에서 스윙한다.
상기 입력단(14)은 상기 구동기 입력(18)에 접속되어, 접지와 제3전압 레벨, 즉 Vcc 사이에서 스윙하는 입력 신호(RSEL)를 수신한다. 상기 입력단(14)은 입력 신호(RSEL)를 기초로 적어도 2개, 바람직하게는 3개의 독립 제어 신호를 발생한다. 제1도의 실시예에서, 상기 입력단(14)은 제1제어 신호(G1), 제2제어 신호(H1), 및 제3제어 신호(H2)를 발생한다. 상기 제1제어 신호(G1)는 상기 출력단(12)에 직접 입력되어 제1NMOS 트랜지스터(M2)의 게이트를 제어하며, 이에 따라 상기 NMOS 트랜지스터(M2)가 동작 또는 동작 해제된다. 나머지 2개의 제어 신호 (H1, H2)는 이하에서 상세히 설명되는 중간 전압 변환단(16)에 입력된다.
상기 입력단(14)은 제어 신호(G1, H1)를 발생하는 래치(22)를 포함하고 있다. 상기 래치(22)는 NOR 게이트(24, 26)를 가진 교차 접속 NOR 게이트 래치로서 구성되면 바람직하다. 상기 입력단(14)은 또한 입력 신호(RSEL)를 초기에 반전시키기 위한 제1인버터(28), 및 이 제1인버터와 NOR 게이트(26)의 입력 사이에 접속된 제2인버터(30)를 포함하고 있다.
상기 중간 전압 변환단(16)은 상기 입력단(14)과 출력단(12) 사이에 접속되어 있다. 상기 중간 전압 변환단은 상기 입력단으로부터 2개의 내부 제어 신호(H1, H2)를 수신하고, 이들 제어 신호를 이용하여 독립된 고 전압 동작 제어 신호(G2)를 발생한다. 이 제어 신호(G2)는 상기 출력단(12)의 PMOS 트랜지스터(M1)를 제어하는데 사용된다. 상기 입력 신호(RSEL)가 상기 입력단(14)과 상기 중간 전압 변환단(16)을 통과하는데 걸리는 고유의 지연 시간으로 인해, 상기 제어 신호(G2)는 상기 제어 신호(G1)로부터 시차를 가지고 있다. 결과적으로, 상기 제어 신호(G1, G2)는 상기 출력단(12)의 상기 두 CMOS 트랜지스터를 독립적으로 턴온 및 턴오프시킨다. 이 독립적 제어에 있어서, 상기 CMOS 출력단에서의 교차 전류가 최소화되거나 제거된다.
상기 중간 전압 변환단(16)은 교차 접속된 한 쌍의 PMOS 트랜지스터(M5, M6)를 포함하고 있다. 제1 PMOS 트랜지스터(M5)는 Vccp와 제1 노드(H3)사이에 접속된 소스-드레인 경로를 가지고 있다. 제2 PMOS 트랜지스터(M6)는 상기 출력단(12)의 PMOS 트랜지스터(M1)의 게이트에 접속된 출력 노드(G3)와 상기 Vccp 사이에 접속된 소스-드레인 경로를 가지고 있다. 교차 접속된 PMOS 트랜지스터 구조를 형성하기 위해, 상기 제2 PMOS 트랜지스터(M6)의 게이트는 노드(H3)에 접속되어 있고, 상기 제1 PMOS 트랜지스터(M5)의 게이트는 출력 노드(G3)에 접속되어 있다.
상기 중간 전압 변환단(16)은 또한 상기 노드(H3)와 접지 사이에 접속된 소스-드레인 경로를 가진 제1 NMOS 제어 트랜지스터(M3)를 포함하고 있다. 이 제어 트랜지스터(M3)의 게이트는 상기 입력단(14)으로부터 제3 내부 제어 신호(H2)를 수신할 수 있도록 접속되어 있다. 제2 NMOS 제어 트랜지스터(M4)는 출력 노드(G3)와 접지 사이에 접속된 소스-드레인 경로를 가지고 있다. 이 제2 제어 트랜지스터(M4)의 게이트는 상기 입력단(14)으로부터 제2 내부 제어 신호(H1)를 수신할 수 있도록 접속되어 있다.
상기 제어 트랜지스터(M3, M4)는 Vccp와 접지 사이에서 스윙하는 내부 제어 신호를 상기 출력 노드(G3)에 번갈아 출력하기 위해 상기 한 쌍의 교차 접속된 PMOS 트랜지스터(M5, M6)를 제어한다. 내부 신호(H2, H1)는 교호의 위상차 방식(alternating, out-of-phase fashion)으로 상기 제어 트랜지스터(M3, M4)를 선택적으로 턴온 및 턴오프시킨다. 상기 제어 트랜지스터(M3)는 온되고 상기 제어 트랜지스터(M4)가 오프되면, 제1 노드(H3)는 접지되며, 이에 따라 상기 PMOS 트랜지스터(M6)가 턴온된다. 따라서, 상기 Vccp 전압이 상기 출력 노드(G3)에 제공되어, 상기 PMOS 트랜지스터(M5)가 오프 상태로 유지된다.
상기 제어 트랜지스터(M4)는 온되고 상기 제어 트랜지스터(M3)가 오프되면, 상기 출력 노드(G3)는 접지되며, 이에 따라 상기 제1 PMOS 트랜지스터(M5)는 턴온된다. 또한, 상기 제2 PMOS 트랜지스터(M6)가 턴오프된다. 상기 중간 전압 변환단(16)은 출력 노드(G3)에 접지 레벨 전압을 출력한다.
본 발명의 다른 양상에 따라, 상기 중간 전압 변화 회로(16)는 NMOS 프리차지 트랜지스터(M7, M8)를 포함하고 있다. 제1 NMOS 프리차지 트랜지스터(M7)는 상기 제2 NMOS 제어 트랜지스터(M4)의 게이트에 그리고 상기 입력단(14)에 접속된 게이트를 가지고 있다. 상기 프리차지 트랜지스터(M7)는 제2 내부 제어 신호(H1)에 의해 선택적으로 동작된다. 상기 프리차지 트랜지스터(M7)는 Vcc와 제1 노드(H3) 사이에 접속된 소스-드레인 경로를 가지고 있다. 이와 유사하게, 제2 NMOS 프리차지 트랜지스터(M8)는 상기 제1 NMOS 제어 트랜지스터(M3)의 게이트에 그리고 상기 입력단(14)에 접속된 게이트를 가지고 있다. 상기 프리차지 트랜지스터(M8)는 제3 내부 제어 신호(H2)에 의해 선택적으로 동작된다. 상기 프리차지 트랜지스터(M8)는 Vcc와 출력 노드(G3) 사이에 접속된 소스-드레인 경로를 가지고 있다.
상기 프리차지 트랜지스터(M7, M8)는 각각의 노드(H3, G2)의 전압 레벨을 Vccp까지 상승시키기 위해 상기 교차 접속된 PMOS 트랜지스터(M5, M6)가 턴온되기 전에 상기 각각의 노드(H3, G2)를 Vcc쪽으로 상승시킨다. 예컨대, 상기 내부 제어 신호(H1)가 상기 제어 트랜지스터(M4)를 턴온시키기 위해서 하이로 되면, 상기 프리차지 트랜지스터(M7)가 동시에 턴온된다. 결과적으로, 상기 제1 노드(H3)는 접지에서부터 Vcc쪽으로 상승하기 시작한다. 적은 시간 지연으로, 상기 PMOS 트랜지스터(M5)가 턴온되어, 상기 제1 노드(H3)의 전압 레벨이 Vccp까지 더욱 상승하게 된다. 상기 프리차지 트랜지스터(M8)는 상기 출력 노드(G3)에 대해 동일한 기능을 수행한다. 이들 프리차지 트랜지스터는 천이 동안에 상기 중간 전압 변환단(16)을 통해 흐르는 교차 전류를 최소화하는데 도움이 된다.
상기 프리차지 트랜지스터(M7, M8)는 2가지의 출력 상태 사이에서의 토글 동안에 천이를 용이하게 하기 위해서 상기 교차 접속된 한 쌍의 트랜지스터(M5, M6)를 프리차지시키는 프리차지 수단의 일예를 형성한다. 도시된 단일의 NMOS 트랜지스터를 제외한 기타 다른 게이트 장치가 상기 각각의 노드를 프리차지시키는데 사용될 수도 있다. 변형에는 PMOS 트랜지스터, 결합 PMOS 및 NMOS 트랜지스터를 가진 변환 회로, 또는 기타 다른 등가 구조를 포함할 수도 있다.
제2도에는 CMOS 출력단(12)의 각각의 트랜지스터(M2, M1)를 동작시키는데 사용되는 독립 제어 신호(G1, G2)의 타이밍도가 도시되어 있다. 이 타이밍도는 접지로부터 Vccp(예컨대, 4.0 볼트)로의 상기 출력 신호(XRSEL)의 제1 천이, 및 Vccp로부터 접지로의 제2 천이를 나타낸다. 상기 제1천이 동안에, 독립 제어신호(G1)는 먼저 NMOS 트랜지스터(M2)를 턴오프시키기 위해 로우로 된다. 다음에, 상기 제2 독립 제어 신호(G2)는 PMOS 트랜지스터(M1)를 턴온시키기 위해 로우프 된다. 이들 두 신호의 시차 특성으로 인해 상기 출력단(12)에서는 상기 천이 동안에 교차 전류가 없다. 따라서, 상기 동작은 상기 교차 전류를 회피함으로써 전력을 보존한다.
제2 천이 동안에, 상기 제2독립 제어 신호(G2)는 먼저 상기 PMOS 트랜지스터(M1)를 턴오프시키기 위해 하이로 된다. 다음에, 제1독립 제어 신호(G1)가 하이로 되어 상기 NMOS 트랜지스터(M2)를 턴온시킨다. 또한, 이들 두 독립 제어 신호의 시차 특성에 의해 상기 천이 동안의 교차 전류가 방지된다.
제3도에는 상기 내부 제어 신호(G1, H1, H2)의 타이밍도가 예시되어 있다. 독립 제어 신호(G1)가 두 반도체 게이트를 통한 전달 지연에 의해 약간 지연되어 상기 내부 제어 신호(H2)에 후속됨에 주목해야 한다. 상기 내부 제어 신호(H1)는 제어 신호(G1, H2)와 역으로 위상차를 가지고 있다. H1과 H2의 위상차로, 상기 제어 트랜지스터(M3, M4)는 번갈아 온 및 오프된다. 제3도에는 또한 접지에서 Vccp(예컨대, 4.0 볼트)로 스윙하는 제1노드(H3)의 전압이 도시되어 있다.
제4도에는 제2도 및 제3도에 도시된 변환 동안에 발생되는 출력단(12)에서 측정된 부하 전류 스파이크가 도시되어 있다. 이들 부하 전류 스파이크는 PMOS 트랜지스터(M1) 또는 NMOS 트랜지스터(M2)를 통해 용량성 부하측으로 흐르는 전류를 나타낸다. 교차 전류가 존재하지 않는 경우에, 전류 스파이크(41, 43)는 제거된다. 제2전류 스파이크(42)가 제1전류 스파이크(40)보다 약간 큰 진폭을 가지고 있는데, 이는 하이에서 로우로의 천이시에 약간 높은 교차 전류가 출력단이 존재하게 됨을 나타낸다. 하지만, 이와 같은 본 발명의 회로 설계는 그러한 상태를 효과적으로 최소화시킨다.
또한, 상기 CMOS 구동기 회로(10)는 중간 전압 변환단(16)의 교차 전류를 최소화시킴을 주목해야 한다. 따라서, 이 회로는 출력단(12)과 중간 전압 변환단(16)의 교차 전류를 효과적으로 제거하거나 감소시킨다.
제5도에는 본 발명의 제2실시예에 따른 로우-하이 전압 CMOS 구동기 회로(50)가 도시되어 있다. CMOS 구동기 회로(50)는 출력단(12), 중간 전압 변환단(16), 및 입력단(52)을 포함하고 있다. 이 CMOS 구동기 회로(50)는 입력단(52)이 제1 NAND 게이트(56)와 제2 NAND 게이트(58)를 가진 교차 접속 NAND 게이트 래치(54)를 포함하고 있다는 점에서 제1도의 CMOS 구동기 회로(10)와 다르다. 상기 입력단(52)은 NAND 게이트 래치(54)의 앞단에 인버터(60, 62)를 이 NAND 게이트 래치의 뒷단에 인버터(64, 66)를 포함하고 있다. 이 구조에 따라, 입력단(52)은 서로 다른 제어 신호(A, B, C)를 출력한다.
제5도에서 구동기 회로(50)의 NAND 게이트 래치(52)는 중간 변환단(16)과 출력단(12)의 교차 전류를 감소시키지만, 제1도의 구동기 회로(10)의 NOR 게이트 래치와 동일한 정도는 아니다. 따라서, 제5도의 실시예는 제1도의 실시예보다 덜 바람직하다.
제6도에는 본 발명의 제3실시예에 따른 로우-하이 전압 CMOS 구동기 회로(70)가 도시되어 있다. 이 CMOS 구동기 회로는 중간 변환단과 출력단이 결합되어 있다는 점에서 제1도 및 제5도의 회로와 다르다. 즉, 동일한 PMOS 트랜지스터(M1)가 중간 변환단의 교차 접속된 트랜지스터중 하나의 트랜지스터 뿐만 아니라 출력단의 출력 트랜지스터로서 기능한다. 또한, NMOS 트랜지스터(M2)는 출력단의 출력 트랜지스터와 중간 단의 제어 트랜지스터의 이중 기능을 가지고 있다.
특히, CMOS 구동기 회로(70)는 구동기 입력(72), 구동기 출력(74), 출력단(76), 입력단(78) 및 중간 전압 변환단(80)을 포함하고 있다. 제1 PMOS 트랜지스터(M1)는 Vccp와 구동기 출력(74) 사이에 접속된 소스-드레인 경로를 가지고 있다. PMOS 트랜지스터(M1)의 게이트는 제1 노드(82)를 정의한다. 제1 NMOS 트랜지스터(M2)는 구동기 출력(74)과 접지 사이에 접속된 소스-드레인 경로를 가지고 있다. NMOS 트랜지스터(M2)의 게이트는 입력단(78)에 접속되어 있다. 제2 PMOS 트랜지스터(M3)는 Vccp와 제1노드(82) 사이에 접속된 소스-드레인 경로를 가지고 있다. 제2 NMOS 트랜지스터(M4)는 제1노드(82)와 접지 사이에 접속된 소스-드레인 경로를 가지고 있다.
PMOS 트랜지스터(M1)와 NMOS 트랜지스터(M2)는 출력단(76)을 정의한다. 또한, 트랜지스터(M1 내지 M4)는 중간 전압 변환단(80)을 정의한다. 따라서, 트랜지스터(M1, M2)는 이 회로에서 이중의 역할을 가지고 있다.
입력단(78)은 NMOS 트랜지스터(M2, M4)를 동작시키도록 접속된 2개의 상호 배타적인 신호(D, E)를 발생한다. 입력단(78)은 구동기 입력(72)과 제2노드(86)사이에 접속된 제1인버터(84), 및 제2노드(86)와 NMOS 트랜지스터(M2)의 게이트 사이에 접속된 제2인버터(88)를 포함하고 있다. 제2노드(86)는 NMOS 트랜지스터(M4)의 게이트에 접속되어 있다.
제6도의 실시예에서, 중간 전압 변환단(80)은 제3 NMOS 트랜지스터(M5) 및 제4 NMOS 트랜지스터(M6)를 포함하고 있다. 트랜지스터(M5, M6)는 Vcc와 제1노드(82) 사이에 직렬로 접속된 소스-드레인 경로를 가지고 있다. 제3트랜지스터(M5)의 게이트 구동기 입력(72)에 접속되어 있고, 제4트랜지스터(M6)의 게이트는 Vccp에 접속되어 있다. 트랜지스터(M5, M6)는 제1도와 대해 위에서 설명된 바와 유사한 방식으로 교차 접속된 PMOS 트랜지스터(M1, M3)의 토글 천이를 용이하게 하기 위해 노드(82)를 프리차지시킬 수 있도록 동작한다.
제7도에는 본 발명의 제4 실시예에 따른 로우-하이 전압 CMOS 구동기 회로(90)가 도시되어 있다. 구동기 회로(90)는 제6도의 회로(70)와 유사하지만 중간 전압 변환단(92)과 입력단(94)에 있어서 약간 다른 구조를 가지고 있다. 제6도의 회로와 비교하여 이 회로에서는 차이점에 대해서만 상세히 설명한다.
중간 전압 변환단(92)은 제5 NMOS 트랜지스터(M7) 및 제6 NMOS 트랜지스터(M8)를 포함하고 있다. 트랜지스터(M7, M8)는 Vcc와 구동기 출력(74) 사이에 직렬로 접속된 소스-드레인 경로를 가지고 있다. 제5트랜지스터(M7)는 트랜지스터(M4)의 게이트 및 노드(86)에 접속되어 있다. 제6트랜지스터(M8)의 게이트는 Vccp에 접속되어 있다. 트랜지스터(M7, M8)는 구동기 출력 노드(74)의 전압을 사전에 Vcc로 함으로써 중간 전압 변환단(92)의 교차 접속 PMOS 트랜지스터를 프리차지 시키도록 기능한다.
입력단(94)은 구동기 입력(72)과 제2 노드(86) 사이에 접속된 NOR 게이트(96), 및 인버터(88)를 가지고 있다. NOR 게이트(96)는 제2 제어신호(CSG)를 수신할 수 있도록 접속된 제2입력을 가지고 있다.
본 발명의 고속 로우-하이 전압 CMOS 구동기 회로는, 출력단이 비동작 상태의 트랜지스터를 턴온시키기 전에 동작 상태의 트랜지스터를 턴오프시키는 독립 제어 신호에 의해 구동된다는 점에서 종래 출력 구동 회로에 비해 우수하다. 이 방식으로, 상기 출력단내의 교차 전류가 최소화되거나 제거된다. 따라서, 상기 구동기 회로는 신호 스윙 동안에 교차 전류를 회피함으로써 전력을 보존한다.
본 명세서에서 설명된 수단은 본 발명을 실시하는 바람직한 형태를 구비하고 있기 때문에. 본 발명은 도시 및 설명된 특정 사항에 한정되지 않는다. 따라서, 본 발명은 균등 원리에 따라 적절히 해석되는 이하의 특허 청구의 범위내의 어떠한 형태 또는 변형을 포함한다.

Claims (19)

  1. 용량성 부하를 구동하는 로우-하이 전압 CMOS 구동기 회로에 있어서,
    제1전압레벨과 제2전압레벨 사이에 접속된 PMOS트랜지스터와 NMOS트랜지스터를 가지고 있는 CMOS 출력단으로서, 상기 제1전압 레벨과 상기 제2전압 레벨 사이에서 스윙하는 출력 신호를 제공하는 CMOS 출력단과; 상기 제1전압 레벨과 상기 제2전압 레벨보다 낮은 제3전압레벨 사이에서 스윙하는 입력신호를 수신하기 위한 입력단으로서, 상기 입력 신호를 기초로 적어도 제1 및 제2 독립 제어 신호를 발생하는 교차 접속래치를 포함하고 있고, 상기 제1제어신호는 상기 CMOS출력단의 하나의 트랜지스터를 동작시키는데 사용되며, 또한 제3제어신호를 발생하는 입력단과; 상기 입력단과 상기 출력단 사이에 접속되어 있는 중간 전압 변환단으로서, 상기 입력단으로부터 상기 제2제어신호를 수신하고, 이 제2제어신호를 이용하여, 상기 입력단이 상기 CMOS 출력단의 상기 하나의 트랜지스터를 동작시키는 시간과 다른 시간에 상기 CMOS 출력단의 다른 트랜지스터를 동작시키는 상기 제2전압 레벨의 동작신호를 발생하는 중간 전압 변환단을 구비하고 있고, 상기 입력단, 상기 출력단 및 상기 중간 전압 변환단은 상기 CMOS 출력단의 교차 전류를 최소화하기 위해 함께 동작하며, 상기 중간 전압 변환단은 상기 입력단으로부터의 상기 제2 및 제3제어 신호에 의해 제어되어 동작하는 한 쌍의 교차 접속 트랜지스터를 포함하고 있는 로우-하이 전압 CMOS 구동기 회로.
  2. 제1항에 있어서, 상기 입력단은 상기 CMOS 출력단의 상기 NMOS 트랜지스터를 동작시킬 수 있도록 접속되어 있고, 상기 중간 전압 변환단의 상기 CMOS 출력단의 상기 PMOS 트랜지스터를 동작 시킬 수 있도록 접속되어 있는 로우-하이 전압 CMOS 구동기 회로.
  3. 제1항에 있어서, 상기 입력단의 교차 접속 래치가 상기 제1 및 제2제어 신호를 발생하기 위한 교차 접속 NOR 게이트 래치를 포함하고 있는 로우-하이 전압 CMOS 구동기 회로.
  4. 제1항에 있어서, 상기 입력단의 교차 접속 래치가 상기 제1 및 제2제어 신호를 발생하기 위한 교차 접속 NAND 게이트 래치를 포함하고 있는 로우-하이 전압 CMOS 구동기 회로.
  5. 제1항에 있어서, 상기 교차 접속 래치는 각각의 입력 및 출력을 가지고 있는 한 쌍의 교차 접속 게이트를 포함하고 있고, 상기 교차 접속 게이트의 입력중 하나의 입력에 접속된 출력을 가지고 있는 인버터를 포함하고 있으며, 상기 인버터의 출력은 상기 제3 제어 신호를 발생하고, 상기 교차 접속 게이트의 출력중 하나의 출력은 상기 제2 제어 신호를 발생하는 로우-하이 전압 CMOS 구동기 회로.
  6. 용량성 부하를 구동하는 로우-하이 전압 CMOS 구동기 회로에 있어서, 제1전압 레벨과 제2전압 레벨 사이에 접속된 PMOS 트랜지스터와 NMOS 트랜지스터를 가지고 있는 CMOS 출력단으로서, 상기 제1전압 레벨과 상기 제2전압 레벨 사이에서 스윙하는 출력 신호를 제공하는 CMOS 출력단과; 상기 제1전압 레벨과 상기 제2전압 레벨보다 낮은 제3전압 레벨 사이에서 스윙하는 입력 신호를 수신하기 위한 입력단으로서, 상기 입력 신호를 기초로 제1 및 제2독립 제어 신호를 발생하는 교차 접속 래치를 포함하고 있고, 상기 제1제어 신호는 상기 CMOS 출력단의 하나의 트랜지스터를 동작시키는데 사용되며, 또한 제3 제어신호를 발생하는 입력단과; 상기 입력단과 상기 출력단 사이에 접속되어 있는 중간 전압 변환단으로서, 상기 입력단으로부터 상기 제2제어 신호를 수신하고, 이 제2제어 신호를 이용하여, 상기 입력단이 상기 CMOS 출력단의 상기 하나의 트랜지스터를 동작시키는 시간과 다른 시간에 상기 CMOS 출력단의 다른 트랜지스터를 동작시키는 상기 제2전압 레벨의 동작 신호를 발생하는 중간 전압 변환단을 구비하고 있고, 상기 입력단, 상기 출력단 및 상기 중간 전압 변환단은 상기 CMOS 출력단의 교차 전류를 최소화하기 위해 함께 동작하며, 상기 중간 전압 변환단은 반대의 출력 상태를 가지고 있는 한 쌍의 교차 접속 트랜지스터와; 상기 입력단으로부터의 상기 제3 및 제2제어신호에 의해 각각 동작 가능하게 제어되며, 상기 출력 상태를 토글시키기 위해 상기 한 쌍의 교차 접속 트랜지스터에 접속되어 있는 제1 및 제2제어 트랜지스터와; 상기 출력 상태들간의 토글 동안에 천이를 용이하게 하기 위해 상기 한 쌍의 교차 접속 트랜지스터를 프리차지시키는 프리차지 수단을 포함하고 있는 로우-하이 전압 CMOS 구동기 회로.
  7. 제1항에 있어서, 상기 중간 전압 변환단은 한 쌍의 교차 접속 PMOS 트랜지스터를 포함하고 있고, 상기 중간 전압 변환단은 상기 CMOS 출력단의 상기 PMOS 트랜지스터를 동작시킬 수 있도록 접속되어 있는 로우-하이 전압 CMOS 구동기 회로.
  8. 용량성 부하를 구동하는 로우-하이 전압 CMOS 구동기 회로에 있어서, 출력을 가지고 있고, 게이트, 및 구동기 출력과 제1전압 레벨 사이에 접속된 소스-드레인 경로를 포함하고 있는 NMOS 트랜지스터를 가지고 있으며, 게이트, 및 제2전압 레벨과 상기 구동기 출력 사이에 접속된 소스-드레인 경로를 포함하고 있는 PMOS 트랜지스터를 가지고 있고, 상기 제2전압 레벨이 상기 제1전압 레벨보다 높은 CMOS 출력단으로서, 상기 제1전압 레벨과 상기 제2전압 레벨 사이에서 스윙하는 출력 신호를 제공하는 CMOS 출력단과; 상기 제1전압 레벨과 상기 제2전압 레벨보다 낮은 제3전압 레벨 사이에서 스윙하는 입력 신호를 수신하는 제1인버터를 가지고 있고, 이 인버터가 또한 출력을 포함하고 있는 입력단으로서, 상기 제1인버터의 출력에 접속된 제1입력, 제2입력 및 출력을 포함하고 있는 제1 NOR 게이트를 가지고 있고, 상기 제1 NOR 게이트의 출력에 접속된 제1입력, 제2입력, 및 상기 출력단의 NMOS 트랜지스터의 게이트와 상기 제1 NOR 게이트의 제2입력에 접속된 출력을 포함하고 있는 제2 NOR 게이트를 가지고 있으며, 상기 제1인버터의 출력에 접속된 입력, 상기 제2 NOR 게이트의 제2입력에 접속된 출력을 포함하고 있는 제2인버터를 더 가지고 있고, 상기 제2 NOR 게이트의 출력은 제1제어 신호를 정의하며, 상기 제1 NOR 게이트의 출력은 제2제어 신호를 정의하고, 상기 제1인버터의 출력은 제3제어 신호를 정의하는 입력단과; 상기 입력단과 상기 출력단의 상기 PMOS 트랜지스터 사이에 접속된 중간 전압 변환단으로서, 상기 입력단으로부터 상기 제2제어 신호를 수신하고, 이 제어 신호를 이용하여, 상기 입력단이 상기 CMOS 출력단의 NMOS 트랜지스터를 동작시키는 시간과 다른 시간에 상기 출력단의 PMOS 트랜지스터를 동작시키는 제2전압 레벨의 동작 신호를 발생하며, 상기 제1인버터의 출력에 접속된 게이트, 및 상기 제1전압 레벨과 제1노드 사이의 소스-드레인 경로를 가진 제 1제어 트랜지스터를 가지고 있고, 상기 제1 NOR 게이트의 출력에 접속된 게이트, 및 상기 제1전압 레벨과 제2노드 사이의 소스-드레인 경로를 가진 제2제어 트랜지스터를 더 가지고 있고, 제2노드에 접속된 게이트, 및 상기 제2전압 레벨과 상기 제1노드 사이의 소스-드레인 경로를 가진 제 1 PMOS 트랜지스터를 더 가지고 있으며, 상기 제1노드에 접속된 게이트, 및 상기 제2전압 레벨과 상기 제2노드 사이의 소스-드레인 경로를 가진 제2 PMOS 트랜지스터를 더 가지고 있고, 상기 제1 NOR 게이트의 출력에 접속된 게이트, 및 상기 제3전압 레벨과 상기 제1노드 사이에 접속된 소스-드레인 경로를 가진 제1 NMOS 프리차지 트랜지스터를 더 가지고 있으며, 상기 제1인버터의 출력에 접속된 게이트, 및 상기 제3전압 레벨과 상기 제2노드 사이의 소스-드레인 경로를 가진 제2 NMOS 프리차지 트랜지스터를 더 가지고 있고, 상기 제2노드가 상기 출력단의 상기 PMOS 트랜지스터의 게이트에 접속된 중간 전압 변환단을 구비하고 있는 로우-하이 전압 CMOS 구동기 회로.
  9. 용량성 부하를 구동하는 로우-하이 전압 CMOS 구동기 회로에 있어서, 출력을 가지고 있고, 게이트, 및 구동기 출력과 제1전압 레벨 사이에 접속된 소스-드레인 경로를 포함하고 있는 NMOS 트랜지스터를 가지고 있으며, 게이트, 및 제2전압 레벨과 상기 구동기 출력 사이에 접속된 소스-드레인 경로를 포함하고 있는 PMOS 트랜지스터를 가지고 있고, 상기 제2전압 레벨이 상기 제1전압 레벨보다 높은 CMOS 출력단으로서, 상기 제1전압 레벨과 상기 제2전압 레벨 사이에서 스윙하는 출력 신호를 제공하는 CMOS 출력단과; 상기 제1전압 레벨과, 상기 제2전압 레벨보다 낮은 제3전압 레벨 사이에서 스윙하는 입력 신호를 수신하는 제1 및 제2인버터를 가지고 있고, 상기 제1인버터는 또한 출력을 포함하고 있으며, 상기 제2인버터는 또한 출력을 포함하고 있는 입력단으로서, 상기 제1인버터의 출력에 접속된 제1입력, 제2입력 및 출력을 포함하고 있는 제1NAND 게이트를 가지고 있고, 상기 제1NAND 게이트의 출력에 접속된 제1입력, 상기 제2인버터의 출력에 접속된 제2입력, 및 상기 제1NAND 게이트의 제2입력에 접속된 출력을 포함하고 있는 제2NAND 게이트를 가지고 있으며, 상기 제1NAND 게이트의 출력에 접속된 입력, 및 출력을 포함하고 있는 제3인버터를 더 가지고 있고, 상기 제2NAND 게이트의 출력에 접속된 입력, 및 상기 출력단의 상기 NMOS 트랜지스터의 게이트에 접속된 출력을 포함하고 있는 제4인버터를 더 가지고 있는 입력단과; 상기 입력단과 상기 출력단의 상기 PMOS 트랜지스터 사이에 접속된 중간 전압 변환단으로서, 상기 제1NAND 게이트의 출력에 접속된 게이트, 및 상기 제1전압 레벨과 제1노드 사이에 소스-드레인 경로를 가진 제 1제어 트랜지스터를 가지고 있고, 상기 제3인버터의 출력에 접속된 게이트, 및 상기 제1전압 레벨과 제2노드 사이에 소스-드레인 경로를 가진 제2제어 트랜지스터를 더 가지고 있고, 제2노드에 접속된 게이트, 및 상기 제2전압 레벨과 상기 제1노드 사이의 소스-드레인 경로를 가진 제1 PMOS 트랜지스터를 더 가지고 있으며, 상기 제1노드에 접속된 게이트, 및 상기 제2전압 레벨과 상기 제2노드 사이의 소스-드레인 경로를 가진 제2 PMOS 트랜지스터를 더 가지고 있는 중간 전압 변환단을 구비하고 있는 로우-하이 전압 CMOS 구동기 회로.
  10. Vcc와 접지 사이에서 스윙하는 저 전압 입력 신호를 Vccp와 접지 사이에서 스윙하는 고 전압 출력 신호로 변환하고, VccpVcc인 용량성 부하 구동용 로우-하이 전압 CMOS 구동기 회로에 있어서, 상기 저전압 입력 신호를 수신하는 구동기 입력과; 상기 고전압 출력 신호를 출력하는 구동기 출력과; 게이트, 및 Vccp와 상기 구동기 출력 사이에 접속된 소스-드레인 경로를 가진 PMOS 트랜지스터, 및 게이트, 및 상기 구동기 출력과 접지 사이에 접속된 소스-드레인 경로를 가진 NMOS 트랜지스터를 가지고 있는 CMOS 출력단과; 상기 구동기 입력에 접속되어, 제1, 제2, 및 제3출력을 가지고 있는 입력단으로서, 3개의 상이한 신호를 발생하여 3개의 출력상에서 출력하고, 상기 제1출력이 상기 출력단의 NMOS 트랜지스터의 게이트에 접속되어 있는 입력단과; 상기 입력단과 상기 출력단사이에 접속되어 있는 중간 전압 변환단을 구비하고 있고, 상기 중간 전압 변환단은 교차 접속된 한 쌍의 제1 및 제2 PMOS 트랜지스터로서, 제1 PMOS 트랜지스터는 게이트, 및 Vccp와 제1 노드 사이에 접속된 소스-드레인 경로를 가지고 있고, 제2 PMOS 트랜지스터는 게이트, 및 Vccp와 출력 노드 사이에 접속된 소스-드레인 경로를 가지고 있으며, 교차 접속 PMOS 트랜지스터 구조를 형성하기 위해 상기 제2 PMOS 트랜지스터의 게이트는 상기 제1 노드에 접속되어 있고 상기 제1 PMOS 트랜지스터의 게이트는 상기 출력 노드에 접속되어 있으며, 상기 출력 노드는 상기 출력단의 PMOS 트랜지스터의 게이트에 접속되어 있는 한 쌍의 제1 및 제2 PMOS 트랜지스터와; 상기 입력단의 제3출력에 접속된 게이트, 및 상기 제1노드와 접지 사이에 접속된 소스-드레인 경로를 가지고 있는 제1 NMOS 제어 트랜지스터와; 상기 입력단의 제2출력에 접속된 게이트, 및 상기 출력 노드와 접지 사이에 접속된 소스-드레인 경로를 가지고 있는 제2 NMOS 제어 트랜지스터를 구비하고 있고, 상기 중간 전압 변환단은 상기 제2 NMOS 트랜지스터에 접속된 게이트, 및 상기 Vcc와 상기 제1노드 사이에 접속된 소스-드레인 경로를 가지고 있는 제1 NMOS 프리차지 트랜지스터와; 상기 제1 NMOS 트랜지스터에 접속된 게이트, 및 상기 Vcc와 상기 출력 노드 사이에 접속된 소스-드레인 경로를 가지고 있는 제2 NMOS 프리차지 트랜지스터를 더 구비하고 있는 로우-하이 전압 CMOS 구동기 회로.
  11. 용량성 부하를 구동하는 CMOS 구동기 회로에 있어서, 제1전압 레벨과 제1전압 레벨 사이에 접속된 PMOS 트랜지스터와 NMOS 트랜지스터를 가지고 있는 CMOS 출력단으로서, 상기 제1전압 레벨과 상기 제2전압 레벨 사이에서 스윙하는 출력 신호를 제공하는 CMOS 출력단과; 상기 제1전압 레벨과, 상기 제2전압 레벨보다 낮은 제3전압 레벨 사이에서 스윙하는 입력 신호를 수신할 수 있도록 접속되어 있는 입력단으로서, 상기 입력 신호를 기초로 적어도 제1 및 제2독립 제어 신호를 발생하고, 이 제1 제어 신호가 상기 CMOS 출력단의 하나의 트랜지스터를 동작시키는데 사용되는 입력단과; 상기 입력단과 상기 출력단 사이에 접속되어 있는 중간 전압 변환단으로서, 상기 입력단으로부터 상기 제2제어 신호를 수신하고, 이 제2제어 신호를 이용하여, 상기 입력단이 상기 CMOS 출력단의 교차 전류를 최소화하기 위해 상기 CMOS 출력단의 상기 하나의 트랜지스터를 동작시키는 시간과 다른 시간에 상기 CMOS 출력단의 다른 트랜지스터를 동작시키는 상기 제2전압 레벨의 동작 신호를 발생하는 중간 전압 변환단을 구비하고 있고, 상기 중간 전압 변환단은 반대의 출력 상태를 가지고 있는 한 쌍의 교차 접속 트랜지스터와; 상기 출력 상태를 토글시키기 위해 상기 한 쌍의 교차 접속 트랜지스터에 접속되어 있는 제1 및 제2 제어 트랜지스터와; 상기 출력 상태들간의 토글 동안에 천이를 용이하게 하기 위해 상기 한 쌍의 교차 접속 트랜지스터를 프리차지시키는 프리차지 수단을 구비하고 있는 CMOS 구동기 회로.
  12. 제11항에 있어서, 상기 입력단은 상기 CMOS 출력단의 NMOS 트랜지스터를 동작시킬 수 있도록 접속되어 있고, 상기 중간 전압 변환단은 상기 CMOS 출력단의 PMOS 트랜지스터를 동작시킬 수 있도록 접속되어 있는 CMOS 구동기 회로.
  13. 제11항에 있어서, 상기 입력단은 상기 제1 및 제2 제어신호를 발생하기 위한 래치를 포함하고 있는 CMOS 구동기 회로.
  14. 제11항에 있어서, 상기 입력단은 상기 제1 및 제2 제어 신호를 발생하기 위한 교차 접속 NOR 게이트 래치를 포함하고 있는 CMOS 구동기 회로.
  15. 제11항에 있어서, 상기 입력단이 상기 제1 및 제2 제어 신호를 발생하기 위한 교차 접속 NAND 게이트 래치를 포함하고 있는 CMOS 구동기 회로.
  16. 제11항에 있어서, 상기 입력단이 상기 제1 및 제2 제어신호를 발생하기 위한 직렬 접속 인버터를 포함하고 있는 CMOS 구동기 회로.
  17. 제11항에 있어서, 상기 입력단이 제3제어 신호를 발생하고, 상기 중간 전압 변환단은 상기 입력단으로부터의 제2 및 제3 제어 신호에 의해 제어되어 동작할 수 있는 한 쌍의 교차 접속 트랜지스터를 포함하고 있는 CMOS 구동기 회로.
  18. 제11항에 있어서, 상기 중간 전압 변환단이 한 쌍의 교차 접속 PMOS 트랜지스터를 포함하고 있고, 상기 중간 전압 변환단은 상기 CMOS 출력단의 PMOS 트랜지스터를 동작시킬 수 있도록 접속되어 있는 CMOS 구동기 회로.
  19. 제11항에 있어서, 상기 CMOS 출력단의 PMOS 트랜지스터가 상기 한 쌍의 교차 접속 PMOS 트랜지스터의 트랜지스터중 하나의 트랜지스터인 CMOS 구동기 회로.
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