JPH09270683A - 相補型クロック発生器 - Google Patents
相補型クロック発生器Info
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- JPH09270683A JPH09270683A JP8013489A JP1348996A JPH09270683A JP H09270683 A JPH09270683 A JP H09270683A JP 8013489 A JP8013489 A JP 8013489A JP 1348996 A JP1348996 A JP 1348996A JP H09270683 A JPH09270683 A JP H09270683A
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- buffer
- output
- voltage
- inverter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 クロック発生器に対称性を付与して正常クロ
ック信号と反転クロック信号間の時間差を最小化するこ
とにより、正常クロック信号と反転クロック信号を同時
に必要とする回路に安定なクロック信号を提供し得る相
補型クロック発生器を提供することである。 【解決手段】 外部クロック信号（ＣＬＫｉｎ）に応じ
て電源電圧及び接地電圧をプルアップ及びプルダウンさ
せてＶCC−ＶTN、ＶSS＋ＶTPレベルの電圧を出力するイ
ンバータ部と、外部クロック信号（ＣＬＫｉｎ）に応じ
て電源電圧及び接地電圧をプルアップ及びプルダウンさ
せてＶCC−ＶTN、ＶSS＋ＶTPレベルの電圧を出力する第
１バッファーと、前記インバータ部と第１バッファーか
らＶCC−ＶTN、ＶSS＋ＶTPレベルの電圧を入力受け、Ｃ
ＭＯＳレベルの信号に復元して出力するレベル変換器
と、前記レベル変換器の出力を反転させ正常クロック信
号（ＣＬＫｏｕｔ）と反転クロック信号（ＣＬＫｏｕｔ
Ｂ）をそれぞれ出力する第２、第３バッファーとを含
む。
ック信号と反転クロック信号間の時間差を最小化するこ
とにより、正常クロック信号と反転クロック信号を同時
に必要とする回路に安定なクロック信号を提供し得る相
補型クロック発生器を提供することである。 【解決手段】 外部クロック信号（ＣＬＫｉｎ）に応じ
て電源電圧及び接地電圧をプルアップ及びプルダウンさ
せてＶCC−ＶTN、ＶSS＋ＶTPレベルの電圧を出力するイ
ンバータ部と、外部クロック信号（ＣＬＫｉｎ）に応じ
て電源電圧及び接地電圧をプルアップ及びプルダウンさ
せてＶCC−ＶTN、ＶSS＋ＶTPレベルの電圧を出力する第
１バッファーと、前記インバータ部と第１バッファーか
らＶCC−ＶTN、ＶSS＋ＶTPレベルの電圧を入力受け、Ｃ
ＭＯＳレベルの信号に復元して出力するレベル変換器
と、前記レベル変換器の出力を反転させ正常クロック信
号（ＣＬＫｏｕｔ）と反転クロック信号（ＣＬＫｏｕｔ
Ｂ）をそれぞれ出力する第２、第３バッファーとを含
む。
Description
【０００１】
【発明の属する技術分野】本発明はクロック発生器に関
するもので、特に正常クロック信号と反転クロック信号
を出力する回路が互いに対称構造を成すようにして、正
常クロック信号と反転クロック信号間で発生される時間
差を最小化し得る相補型クロック発生器に関するもので
ある。
するもので、特に正常クロック信号と反転クロック信号
を出力する回路が互いに対称構造を成すようにして、正
常クロック信号と反転クロック信号間で発生される時間
差を最小化し得る相補型クロック発生器に関するもので
ある。
【０００２】
【従来の技術】従来の相補型クロック発生器は、図２に
示すように、外部クロック信号（ＣＬＫｉｎ）を反転し
て出力するインバータ部１と、外部クロック信号（ＣＬ
Ｋｉｎ）を入力受けて二つのインバータＩ３、Ｉ４で反
転して出力するバッファー２と、前記インバータ部１と
バッファー２の出力を反転してそれぞれ正常クロック信
号（ＣＬＫｏｕｔ）と反転クロック信号（ＣＬＫｏｕｔ
Ｂ）を出力するインバータＩ２、Ｉ３とから構成され
る。
示すように、外部クロック信号（ＣＬＫｉｎ）を反転し
て出力するインバータ部１と、外部クロック信号（ＣＬ
Ｋｉｎ）を入力受けて二つのインバータＩ３、Ｉ４で反
転して出力するバッファー２と、前記インバータ部１と
バッファー２の出力を反転してそれぞれ正常クロック信
号（ＣＬＫｏｕｔ）と反転クロック信号（ＣＬＫｏｕｔ
Ｂ）を出力するインバータＩ２、Ｉ３とから構成され
る。
【０００３】このように構成される従来の相補型クロッ
ク発生器の動作を図２を参照して説明すると次のようで
ある。
ク発生器の動作を図２を参照して説明すると次のようで
ある。
【０００４】先ず、外部からクロック信号（ＣＬＫｉ
ｎ）がインバータ部１とバッファー２に入力されると、
インバータＩ１はクロック信号（ＣＬＫｉｎ）を反転し
てクロック信号を出力し、インバータＩ３、Ｉ４は入力
されたクロック信号（ＣＬＫｉｎ）を順次反転させて正
常クロック信号を出力する。
ｎ）がインバータ部１とバッファー２に入力されると、
インバータＩ１はクロック信号（ＣＬＫｉｎ）を反転し
てクロック信号を出力し、インバータＩ３、Ｉ４は入力
されたクロック信号（ＣＬＫｉｎ）を順次反転させて正
常クロック信号を出力する。
【０００５】次いで、インバータＩ２は前記インバータ
部１から出力される反転クロック信号を入力受け、再び
反転させて正常クロック信号（ＣＬＫｏｕｔ）を出力
し、インバータＩ５は前記バッファー２から出力される
正常クロック信号を再び反転させて反転信号（ＣＬＫｏ
ｕｔＢ）を出力する。
部１から出力される反転クロック信号を入力受け、再び
反転させて正常クロック信号（ＣＬＫｏｕｔ）を出力
し、インバータＩ５は前記バッファー２から出力される
正常クロック信号を再び反転させて反転信号（ＣＬＫｏ
ｕｔＢ）を出力する。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
相補型クロック発生器はインバータ部１が奇数のインバ
ータで、バッファー２が偶数のインバータで構成される
非対称構造を成すため、インバータの数による遅延率差
によって、前記正常クロック信号（ＣＬＫｏｕｔ）と反
転クロック信号（ＣＬＫｏｕｔＢ）間には必然的に時間
差が発生する。
相補型クロック発生器はインバータ部１が奇数のインバ
ータで、バッファー２が偶数のインバータで構成される
非対称構造を成すため、インバータの数による遅延率差
によって、前記正常クロック信号（ＣＬＫｏｕｔ）と反
転クロック信号（ＣＬＫｏｕｔＢ）間には必然的に時間
差が発生する。
【０００７】従って、設計時に前記時間差を補償するた
めに各端の駆動能力を調節するのに細心な配慮が必要で
あり、一旦各端の駆動能力を調節した後にも前記時間差
は行程変数、温度、電圧等の多くの要因の変化により易
しく大きくなってしまう問題点があった。
めに各端の駆動能力を調節するのに細心な配慮が必要で
あり、一旦各端の駆動能力を調節した後にも前記時間差
は行程変数、温度、電圧等の多くの要因の変化により易
しく大きくなってしまう問題点があった。
【０００８】従って、本発明の目的は非対称構造を有す
るクロック発生器に対称性を付与して正常クロック信号
と反転クロック信号間の時間差を最小化することによ
り、正常クロック信号と反転クロック信号を同時に必要
とする回路に安定なクロック信号を提供し得る相補型ク
ロック発生器を提供することにある。
るクロック発生器に対称性を付与して正常クロック信号
と反転クロック信号間の時間差を最小化することによ
り、正常クロック信号と反転クロック信号を同時に必要
とする回路に安定なクロック信号を提供し得る相補型ク
ロック発生器を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、外部から入力されるクロック信号（ＣＬ
Ｋｉｎ）に応じて電源電圧及び接地電圧をプルアップ及
びプルダウンさせてＶCC−ＶTN、ＶSS＋ＶTPレベルの電
圧を出力するインバータ部と、外部から入力されるクロ
ック信号（ＣＬＫｉｎ）に応じて電源電圧及び接地電圧
をプルアップ及びプルダウンさせてＶCC−ＶTN、ＶSS＋
ＶTPレベルの電圧を出力する第１バッファーと、前記イ
ンバータ部と第１バッファーからＶCC−ＶTN、ＶSS＋Ｖ
TPレベルの電圧を入力受け、ＣＭＯＳレベルの信号に復
元して出力するレベル変換器と、前記レベル変換器の出
力を反転させ正常クロック信号（ＣＬＫｏｕｔ）と反転
クロック信号（ＣＬＫｏｕｔＢ）をそれぞれ出力する第
２、第３バッファーとを含むことを特徴とする。
め、本発明は、外部から入力されるクロック信号（ＣＬ
Ｋｉｎ）に応じて電源電圧及び接地電圧をプルアップ及
びプルダウンさせてＶCC−ＶTN、ＶSS＋ＶTPレベルの電
圧を出力するインバータ部と、外部から入力されるクロ
ック信号（ＣＬＫｉｎ）に応じて電源電圧及び接地電圧
をプルアップ及びプルダウンさせてＶCC−ＶTN、ＶSS＋
ＶTPレベルの電圧を出力する第１バッファーと、前記イ
ンバータ部と第１バッファーからＶCC−ＶTN、ＶSS＋Ｖ
TPレベルの電圧を入力受け、ＣＭＯＳレベルの信号に復
元して出力するレベル変換器と、前記レベル変換器の出
力を反転させ正常クロック信号（ＣＬＫｏｕｔ）と反転
クロック信号（ＣＬＫｏｕｔＢ）をそれぞれ出力する第
２、第３バッファーとを含むことを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明を添付図面に基づい
て詳細に説明する。
て詳細に説明する。
【００１１】本発明の技術による相補型クロック発生器
は、図１に示すように、外部クロック信号（ＣＬＫｉ
ｎ）に応じて電源電圧（ＶCC）及び接地電圧（ＶSS）を
プルアップ（Ｐｕｌｌ−ｕｐ）及びプルダウン（Ｐｕｌ
ｌ−ｄｏｗｎ）させてＶCC−ＶTN、ＶSS＋ＶTPレベルの
電圧を出力するインバータ部１０と、前記外部クロック
信号（ＣＬＫｉｎ）に応じて電源電圧（ＶCC）及び接地
電圧（ＶSS）をプルアップ及びプルダウンさせてＶCC−
ＶTN、ＶSS＋ＶTPレベルの電圧を出力するバッファー２
０と、前記インバータ部１０とバッファー２０から出力
されるＶCC−ＶTN、ＶSS＋ＶTPレベルの電圧を入力受
け、ＣＭＯＳレベルの信号に復元して出力するレベル変
換器３０と、前記レベル変換器３０の出力を反転させそ
れぞれ正常クロック信号（ＣＬＫｏｕｔ）と反転クロッ
ク信号（ＣＬＫｏｕｔＢ）を出力するバッファー４０、
５０とから構成される。
は、図１に示すように、外部クロック信号（ＣＬＫｉ
ｎ）に応じて電源電圧（ＶCC）及び接地電圧（ＶSS）を
プルアップ（Ｐｕｌｌ−ｕｐ）及びプルダウン（Ｐｕｌ
ｌ−ｄｏｗｎ）させてＶCC−ＶTN、ＶSS＋ＶTPレベルの
電圧を出力するインバータ部１０と、前記外部クロック
信号（ＣＬＫｉｎ）に応じて電源電圧（ＶCC）及び接地
電圧（ＶSS）をプルアップ及びプルダウンさせてＶCC−
ＶTN、ＶSS＋ＶTPレベルの電圧を出力するバッファー２
０と、前記インバータ部１０とバッファー２０から出力
されるＶCC−ＶTN、ＶSS＋ＶTPレベルの電圧を入力受
け、ＣＭＯＳレベルの信号に復元して出力するレベル変
換器３０と、前記レベル変換器３０の出力を反転させそ
れぞれ正常クロック信号（ＣＬＫｏｕｔ）と反転クロッ
ク信号（ＣＬＫｏｕｔＢ）を出力するバッファー４０、
５０とから構成される。
【００１２】前記インバータ部１０において、電源電圧
（ＶCC）端子がプルアップ用ＮＭＯＳトランジスター１
１とＰＭＯＳトランジスター１２とＮＭＯＳトランジス
ター１３とプルダウン用ＰＭＯＳトランジスター１４を
介して接地電圧（ＶSS）端子に直列され、ＰＭＯＳトラ
ンジスター１２とＮＭＯＳトランジスター１３のゲート
は共通にクロック入力端子（ＣＬＫｉｎ）に連結され、
共通ドレーン接点が出力端子を構成する。
（ＶCC）端子がプルアップ用ＮＭＯＳトランジスター１
１とＰＭＯＳトランジスター１２とＮＭＯＳトランジス
ター１３とプルダウン用ＰＭＯＳトランジスター１４を
介して接地電圧（ＶSS）端子に直列され、ＰＭＯＳトラ
ンジスター１２とＮＭＯＳトランジスター１３のゲート
は共通にクロック入力端子（ＣＬＫｉｎ）に連結され、
共通ドレーン接点が出力端子を構成する。
【００１３】前記バッファー２０は電源電圧（ＶCC）端
子がＮＭＯＳトランジスター２１とプルアップ用ＰＭＯ
Ｓトランジスター２２とプルダウン用ＮＭＯＳトランジ
スター２３とＰＭＯＳトランジスター２４を介して接地
電圧（ＶSS）端子に直列連結され、ＮＭＯＳトランジス
ター２１とＰＭＯＳトランジスター２４のゲートは共通
にクロック入力端子（ＣＬＫｉｎ）に連結され、プルア
ップ用ＰＭＯＳトランジスター２２とプルダウン用ＮＭ
ＯＳトランジスター２３の共通ドレーン接点が出力端子
を構成する。
子がＮＭＯＳトランジスター２１とプルアップ用ＰＭＯ
Ｓトランジスター２２とプルダウン用ＮＭＯＳトランジ
スター２３とＰＭＯＳトランジスター２４を介して接地
電圧（ＶSS）端子に直列連結され、ＮＭＯＳトランジス
ター２１とＰＭＯＳトランジスター２４のゲートは共通
にクロック入力端子（ＣＬＫｉｎ）に連結され、プルア
ップ用ＰＭＯＳトランジスター２２とプルダウン用ＮＭ
ＯＳトランジスター２３の共通ドレーン接点が出力端子
を構成する。
【００１４】そして、レベル変換器３０において、イン
バータＩ６の入力端子とインバータＩ７の出力端子が互
いに共通に連結されインバータ部１０の出力端子に連結
され、インバータＩ６の出力端子とインバータＩ７の入
力端子が互いに共通連結されてバッファー２０の出力端
子に連結される。
バータＩ６の入力端子とインバータＩ７の出力端子が互
いに共通に連結されインバータ部１０の出力端子に連結
され、インバータＩ６の出力端子とインバータＩ７の入
力端子が互いに共通連結されてバッファー２０の出力端
子に連結される。
【００１５】このように構成された本発明の相補型クロ
ック発生器の動作を図１を参照して説明すると次のよう
である。
ック発生器の動作を図１を参照して説明すると次のよう
である。
【００１６】先ず、ハイレベルのクロック信号（ＣＬＫ
ｉｎ）がインバータ部１０とバッファー２０に入力され
ると、インバータ部１０のＮＭＯＳトランジスター１３
とバッファー２０のＮＭＯＳトランジスター２１がター
ンオンされる。
ｉｎ）がインバータ部１０とバッファー２０に入力され
ると、インバータ部１０のＮＭＯＳトランジスター１３
とバッファー２０のＮＭＯＳトランジスター２１がター
ンオンされる。
【００１７】この時、プルアップ用ＮＭＯＳトランジス
ター１１、プルダウン用ＰＭＯＳトランジスター１４、
プルアップ用トランジスター２２及びプルダウン用ＮＭ
ＯＳトランジスター２３はゲートに入力される電源電圧
（ＶCC）と接地電圧（ＶSS）によってターンオン状態に
ある。
ター１１、プルダウン用ＰＭＯＳトランジスター１４、
プルアップ用トランジスター２２及びプルダウン用ＮＭ
ＯＳトランジスター２３はゲートに入力される電源電圧
（ＶCC）と接地電圧（ＶSS）によってターンオン状態に
ある。
【００１８】従って、プルダウン用ＰＭＯＳトランジス
ター１４のドレーンにはＮＭＯＳトランジスター１３が
ターンオンされると接地電圧（ＶSS）が、ターンオフさ
れるとＶSS＋ＶTP電圧が掛かり、プルアップ用ＰＭＯＳ
トランジスター２２のドレーンはソースの電圧と同一で
あるため、前記プルダウン用ＰＭＯＳトランジスター１
４のドレーン電圧（ＶSS＋ＶTP）がインバータ１０の出
力端子に出力され、ＮＭＯＳトランジスター２１のドレ
ーン電圧（ＶCC−Ｖtn）がバッファー２０の出力端子に
出力される。
ター１４のドレーンにはＮＭＯＳトランジスター１３が
ターンオンされると接地電圧（ＶSS）が、ターンオフさ
れるとＶSS＋ＶTP電圧が掛かり、プルアップ用ＰＭＯＳ
トランジスター２２のドレーンはソースの電圧と同一で
あるため、前記プルダウン用ＰＭＯＳトランジスター１
４のドレーン電圧（ＶSS＋ＶTP）がインバータ１０の出
力端子に出力され、ＮＭＯＳトランジスター２１のドレ
ーン電圧（ＶCC−Ｖtn）がバッファー２０の出力端子に
出力される。
【００１９】次いで、レベル変換器３０はインバータ１
０とバッファー２０から出力されるＴＴＬレベルのＶSS
＋ＶTP電圧とＶCC−Ｖtn電圧を入力受け、インバータＩ
６、Ｉ７を用いて前記ＴＴＬレベルの電圧をそれぞれＣ
ＭＯＳレベルの信号に復元して出力する。
０とバッファー２０から出力されるＴＴＬレベルのＶSS
＋ＶTP電圧とＶCC−Ｖtn電圧を入力受け、インバータＩ
６、Ｉ７を用いて前記ＴＴＬレベルの電圧をそれぞれＣ
ＭＯＳレベルの信号に復元して出力する。
【００２０】従って、バッファー４０は前記復元された
ＣＭＯＳレベルの信号を反転させて正常クロック信号
（ＣＬＫｏｕｔ）を出力し、バッファー５０は前記復元
されたＣＭＯＳレベルの信号を反転させて反転クロック
信号（ＣＬＫｏｕｔＢ）を出力することにより、正常ク
ロック信号（ＣＬＫｏｕｔ）と反転クロック信号（ＣＬ
ＫｏｕｔＢ）が時間差なしに同時に出力される。
ＣＭＯＳレベルの信号を反転させて正常クロック信号
（ＣＬＫｏｕｔ）を出力し、バッファー５０は前記復元
されたＣＭＯＳレベルの信号を反転させて反転クロック
信号（ＣＬＫｏｕｔＢ）を出力することにより、正常ク
ロック信号（ＣＬＫｏｕｔ）と反転クロック信号（ＣＬ
ＫｏｕｔＢ）が時間差なしに同時に出力される。
【００２１】反面、ローレベルのクロック信号（ＣＬＫ
ｉｎ）がインバータ部１０とバッファー２０に入力され
ると、インバータ部１０のＰＭＯＳトランジスター１２
とバッファー２０のＰＭＯＳトランジスター２４がター
ンオンされる。
ｉｎ）がインバータ部１０とバッファー２０に入力され
ると、インバータ部１０のＰＭＯＳトランジスター１２
とバッファー２０のＰＭＯＳトランジスター２４がター
ンオンされる。
【００２２】この時、プルアップ用ＮＭＯＳトランジス
ター１１、プルダウン用ＰＭＯＳトランジスター１４、
プルアップ用ＰＭＯＳトランジスター２２及びプルダウ
ン用ＮＭＯＳトランジスター２３はゲートに入力される
電源電圧（ＶCC）と接地電圧（ＶSS）によって常にター
ンオン状態にある。
ター１１、プルダウン用ＰＭＯＳトランジスター１４、
プルアップ用ＰＭＯＳトランジスター２２及びプルダウ
ン用ＮＭＯＳトランジスター２３はゲートに入力される
電源電圧（ＶCC）と接地電圧（ＶSS）によって常にター
ンオン状態にある。
【００２３】従って、プルアップ用ＰＭＯＳトランジス
ター１１のドレーンにかかるＶCC−Ｖtn電圧がＰＭＯＳ
トランジスター１２を介して出力端子に出力され、ＰＭ
ＯＳトランジスター２４のドレーンにかかるＶSS＋ＶTP
電圧がプルダウン用ＮＭＯＳトランジスター２３を介し
て出力端子に出力される。
ター１１のドレーンにかかるＶCC−Ｖtn電圧がＰＭＯＳ
トランジスター１２を介して出力端子に出力され、ＰＭ
ＯＳトランジスター２４のドレーンにかかるＶSS＋ＶTP
電圧がプルダウン用ＮＭＯＳトランジスター２３を介し
て出力端子に出力される。
【００２４】次いで、レベル変換器３０はインバータ１
０とバッファー２０からそれぞれＴＴＬレベルのＶCC−
Ｖtn電圧とＶSS＋ＶTP電圧を入力受け、インバータＩ
６、Ｉ７を用いて前記ＴＴＬレベルの電圧をそれぞれＣ
ＭＯＳレベルの信号に復元して出力する。
０とバッファー２０からそれぞれＴＴＬレベルのＶCC−
Ｖtn電圧とＶSS＋ＶTP電圧を入力受け、インバータＩ
６、Ｉ７を用いて前記ＴＴＬレベルの電圧をそれぞれＣ
ＭＯＳレベルの信号に復元して出力する。
【００２５】従って、バッファー４０は前記復元された
ＣＭＯＳレベルの信号を反転させて反転クロック信号
（ＣＬＫｏｕｔＢ）を出力し、バッファー５０は前記復
元されたＣＭＯＳレベルの信号を反転させて正常クロッ
ク信号（ＣＬＫｏｕｔ）を出力することにより、反転ク
ロック信号（ＣＬＫｏｕｔＢ）と正常クロック信号（Ｃ
ＬＫｏｕｔ）が時間差なしに同時に出力される。
ＣＭＯＳレベルの信号を反転させて反転クロック信号
（ＣＬＫｏｕｔＢ）を出力し、バッファー５０は前記復
元されたＣＭＯＳレベルの信号を反転させて正常クロッ
ク信号（ＣＬＫｏｕｔ）を出力することにより、反転ク
ロック信号（ＣＬＫｏｕｔＢ）と正常クロック信号（Ｃ
ＬＫｏｕｔ）が時間差なしに同時に出力される。
【００２６】
【発明の効果】以上詳細に説明したように、本発明は、
インバータとバッファーが対称構造を有するように構成
し、そのインバータとバッファーから出力されるＴＴＬ
レベルの電圧をレベル変換器でＣＭＯＳレベルの信号に
復元した後、インバータで反転させて出力することによ
り、正常クロック信号と反転クロック信号間の時間差を
最小化でき、回路の対称性により、トランジスターの駆
動能力又は回路の抵抗要素が変化されても共通的影響を
受けるので安定な正常クロック信号と反転クロック信号
を提供し得る効果がある。
インバータとバッファーが対称構造を有するように構成
し、そのインバータとバッファーから出力されるＴＴＬ
レベルの電圧をレベル変換器でＣＭＯＳレベルの信号に
復元した後、インバータで反転させて出力することによ
り、正常クロック信号と反転クロック信号間の時間差を
最小化でき、回路の対称性により、トランジスターの駆
動能力又は回路の抵抗要素が変化されても共通的影響を
受けるので安定な正常クロック信号と反転クロック信号
を提供し得る効果がある。
【図１】本発明の相補型クロック発生器のブロック図で
ある。
ある。
【図２】従来の相補型クロック発生器のブロック図であ
る。
る。
１ インバータ部 ２ バッファー Ｉ１Ｉ２、Ｉ３、Ｉ４、Ｉ５ インバータ １０ インバータ部 １１ プルアップ用ＮＭＯＳトランジスター １２、２４ ＰＭＯＳトランジスター １３、２１ ＮＭＯＳトランジスター １４ プルダウン用ＰＭＯＳトランジスター ２０、４０、５０ バッファー ２２ プルアップ用ＰＭＯＳトランジスター ２３ プルダウン用ＮＭＯＳ重量％ ３０ レベル変換器 Ｉ６、Ｉ７ インバータ
Claims (6)
- 【請求項１】外部クロック信号（ＣＬＫｉｎ）に応じて
電源電圧及び接地電圧をプルアップ及びプルダウンさせ
てＶCC−ＶTN、ＶSS＋ＶTPレベルの電圧を出力するイン
バータ部と、外部クロック信号（ＣＬＫｉｎ）に応じて
電源電圧及び接地電圧をプルアップ及びプルダウンさせ
てＶCC−ＶTN、ＶSS＋ＶTPレベルの電圧を出力する第１
バッファーと、前記インバータ部と第１バッファーから
ＶCC−ＶTN、ＶSS＋ＶTPレベルの電圧を入力受け、ＣＭ
ＯＳレベルの信号に復元して出力するレベル変換器と、
前記レベル変換器の出力を反転させ正常クロック信号
（ＣＬＫｏｕｔ）と反転クロック信号（ＣＬＫｏｕｔ
Ｂ）をそれぞれ出力する第２、第３バッファーとから構
成されることを特徴とする相補型クロック発生器。 - 【請求項２】前記インバータ部は、電源電圧端子がプル
アップ用ＮＭＯＳトランジスターとＰＭＯＳトランジス
ターＮＭＯＳトランジスターとプルダウン用ＰＭＯＳト
ランジスターを介して接地電圧端子に直列連結され、Ｐ
ＭＯＳトランジスターとＮＭＯＳトランジスターのゲー
トは共通にクロック入力端子（ＣＬＫｉｎ）に連結さ
れ、共通ドレーン接点が出力端子で構成されることを特
徴とする請求項１記載の相補型クロック発生器。 - 【請求項３】前記バッファーは電源電圧端子がＮＭＯＳ
トランジスターとプルアップ用ＰＭＯＳトランジスター
とプルダウン用ＮＭＯＳトランジスターとＰＭＯＳトラ
ンジスターを介して接地電圧端子に直列連結され、ＮＭ
ＯＳトランジスターとＰＭＯＳトランジスターのゲート
は共通にクロック入力端子（ＣＬＫｉｎ）に連結され、
プルアップ用ＰＭＯＳトランジスターとプルダウン用Ｎ
ＭＯＳトランジスターの共通ドレーン接点が出力端子で
構成されることを特徴とする請求項１記載の相補型クロ
ック発生器。 - 【請求項４】前記レベル変換器は、インバータ（Ｉ６）
の入力端子とインバータ（Ｉ７）の出力端子が互いに共
通連結されてインバータ部の出力端子に連結され、イン
バータ（Ｉ６）の出力端子（Ｉ７）の入力端子が互いに
共通連結され第１バッファーの出力端子に連結されるこ
とを特徴とする請求項１記載の相補型クロック発生器。 - 【請求項５】前記インバータ部と第１バッファーは互い
に対称性を有することを特徴とする請求項１記載の相補
型クロック発生器。 - 【請求項６】外部クロック信号（ＣＬＫｉｎ）に応じて
電源電圧及び接地電圧をプルアップ及びプルダウンさせ
てＶCC−ＶTN、ＶSS＋ＶTPレベルの電圧を出力するイン
バータ部と、外部クロック信号（ＣＬＫｉｎ）に応じて
電源電圧及び接地電圧をプルアップ及びプルダウンさせ
てＶCC−ＶTN、ＶSS＋ＶTPレベルの電圧を出力する第１
バッファーと、前記インバータ部と第１バッファーから
ＶCC−ＶTN、ＶSS＋ＶTPレベルの電圧を入力受け、正常
クロック信号（ＣＬＫｏｕｔ）と反転クロック信号（Ｃ
ＬＫｏｕｔＢ）を出力する第２、第３バッファーとから
構成されることを特徴とする相補型クロック発生器。
Applications Claiming Priority (3)
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|---|---|---|---|
| KR1019950051428A KR0179780B1 (ko) | 1995-12-18 | 1995-12-18 | 상보형 클럭발생기 |
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|---|---|
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