KR0179780B1 - 상보형 클럭발생기 - Google Patents

상보형 클럭발생기 Download PDF

Info

Publication number
KR0179780B1
KR0179780B1 KR1019950051428A KR19950051428A KR0179780B1 KR 0179780 B1 KR0179780 B1 KR 0179780B1 KR 1019950051428 A KR1019950051428 A KR 1019950051428A KR 19950051428 A KR19950051428 A KR 19950051428A KR 0179780 B1 KR0179780 B1 KR 0179780B1
Authority
KR
South Korea
Prior art keywords
clock signal
transistor
inverter
level
voltage
Prior art date
Application number
KR1019950051428A
Other languages
English (en)
Other versions
KR970055393A (ko
Inventor
손장섭
전용원
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950051428A priority Critical patent/KR0179780B1/ko
Priority to US08/579,476 priority patent/US5751176A/en
Priority to DE19603286A priority patent/DE19603286C2/de
Priority to JP8013489A priority patent/JPH09270683A/ja
Publication of KR970055393A publication Critical patent/KR970055393A/ko
Application granted granted Critical
Publication of KR0179780B1 publication Critical patent/KR0179780B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Landscapes

  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 펄스발생기에 관한 것으로서, 언버터와 버퍼가 대칭구조를 갖도록 구성하여 전원전압 및 접지전압을 풀-업 및 풀-다운시켜 티티엘레벨의 전압을 출력하고, 출력되는 티티엘레벨의 전압을 레벨변환기에서 씨모스레벨의 신호로 복원한 후 인버터를 통하여 출력함으로써, 정상 클럭신호와 반전클럭신호사이의 시간차이를 최소화할 수 있으며, 회로의 대칭성에 의해 트랜지스터의 구동능력이나 회로의 저항요소들이 변화되어도 공통적인 영향을 받게 되어 정상클럭신호와 반전클럭신호를 안정적으로 제공할 수 있를 발생할 수 있는 상보형 클럭발생기에 관한 것이다.

Description

상보형 클럭발생기
제1도는 종래의 상보형 클럭발생기의 블럭도.
제2도는 본 발명의 상보형 클럭발생기의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
10 : 인버터부 11 : 풀-업용 엔모스트랜지스터
12,24 : 피모스트랜지스터 13,21 : 엔모스트랜지스터
14 : 풀-다운용 피모스트랜지스터 20,40,50 : 버퍼
22 : 풀-업용 피모스트랜지스터 23 : 풀-다운용 엔모스트랜지스터
30 : 레벨 변환기 I6,I7 : 인버터
본 발명은 클럭발생기에 관한 것으로서, 특히 정상 클럭신호와 반전 클럭신호를 출력하는 회로가 대칭구조를이루도록 함으로써, 정상 클럭신호와 반전 클럭신호사이에 발생되는 시간차이를 최소화할 수 있는 상보형 클럭발생기에 관한 것이다.
종래의 상보형 클럭발생기는 제1도에 도시된 바와같이. 외부 크럭신호(CLKin)를 반전시켜 출력하는 인버터부(1)와, 클럭신호(CLKin)를 입력받아 2개의 인버터(I3,I4)로 반전시켜 출력하는 버퍼(2)와, 상기 인버터부(1)와 버퍼(2)의 출력을 반전시켜 각각의 정상 클럭신호(CLKout)와 반전 클럭신호(CLKoutB)를 출력하는 인버터(I2),(I5)로 구성된다.
이와같이 구성되는 종래 상보형 클럭발생기의 동작을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 외부 클럭신호((CLKin)가 인버터부(1)와 버퍼(2)로 입력되면, 인버터(I1)는 클럭클럭신호(CLKin)를 반전시켜 반전 클럭신호를 출력하고, 인버터인버터(I3),(I4)는 입력된 클럭신호(CLKin)를 순차 반전시켜 정상 클럭신호를 출력한다.
이어서, 인버터(I2)는 상기 인버터부(1)에서 출력되는 반전 클럭신호를 입력받아, 다시 반전시켜 정상 클럭신호(CLKout)를 출력하고, 인버터(I5)는 상기 버퍼(2)에서 출력되는 정상 클럭신호를 다시 반전시켜 반전 클럭신호((CLKoutB)를 출력한다.
그러나, 종래의 상보형 클럭발생기는 인버터부(1)가 홀수개의 인버터, 버퍼(2)는 짝수개의 인버터로 구성되는 비대칭구조를 이루고 있기때문에, 인버터수에 의한 지연율차이에 따라 상기 정상 클럭신호(CLKout)와 반전 클럭신호(CLKoutB)사이에는 필연적으로 시간차이가 발생한다.
따라서, 설계시에 상기 시간차이를 보상하기 위하여 각 단의 구동능력을 조절하는데 세심한 배려가 필요하며, 일단 각 단의 구동능력을 조절한 후에도 상기 시간차이는 공정변수,온도,전압등의 여러요인들의 변화에 의해 쉽게 커져버리는 문제점이 있었다.
따라서, 본 발명의 목적은 비대칭구조를 갖는 클럭발생기에 대칭성을 부여하여 정상 클럭신호와 반전클럭신호사이의 시간차이를 최소화함으로써, 정상 클럭신호와 반전클럭신호를 동시에 필요로 하는 회로에 안정적인 클럭신호를 제공할 수 있는 상보형 클럭발생기를 구현하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 외부에서 입력되는 클럭신호(CLKin)에 따라 접지전압 및 전원전압을 풀-다운 및 풀-업시켜 VSS+VTP및 VCC-VTM레벨의 전압을 출력하는 인버터부와, 외부에서 입력되는 상기 클럭신호(CLKin)에 따라 전원전압 및 접지전압을 풀-업 및 풀-다운시켜 VCC-VTM및 VSS-VTP및레벨의 전압을 출력하는 제1버퍼와, 상기 인버터부와 제1버퍼에서 VCC-VTM, VSS+VTP레벨의 전압을 입력받아, 씨모스(CMOS)레벨의 신호로 복원하여 출력하는 레벨변환기와, 그 레벨변환기의 출력을 반전시켜 정상 클럭신호(CLKout)와 반전 클럭신호(CLKoutB)를 각각 출력하는 제2,제3버퍼를 포함하는 것을 특징으로 한다.
본 발명의 기술에 의한 상보형 클럭발생기는 제2도에 도시된 바와 같이, 외부 클럭신호(CLKin)에 따라 접지전압(VSS) 및 전원전압(VCC)을 풀-다운(Pull-down) 및 풀-업(Pull-up) 시켜 VSS+VTP및 VCC-VTM레벨의 전압을 출력하는 인버터부(10)와, 상기 외부 클럭신호(CLKin)에 따라 전원전압(VCC) 및 접지전압(VSS)을 풀-업 및 풀-다운시켜 VCC-VTM및 VSS+VTP레벨의 전압을출력하는 버퍼(20)와, 상기 인버터부(10)와 버퍼(20)에서 각각 출력되는 VCC-VTM,VSS+VTP레벨의 전압을 입력받아, 씨모스레벨의 신호로 복원하여 출력하는 레벨변환기(30)와, 그 레벨변환기(30)의 출력을 반전시켜 정상 클럭신호(CLKout)와 반전 클럭신호(CLKoutB)를 출력하는 버퍼(40),(50)로 구성된다.
상기 인버터부(10)는 전원전압(VCC)단자가 풀-업용 엔모스트랜지스터(11), 피모스트랜지스터(12), 엔모스트랜지스터(13), 및 풀-다운용 피모스트랜지스터(14)를 통하여 접지전압(VSS)단자와 직렬로 연결되어, 피모스트랜지스터(12)와 엔모스트랜지스터(13)의 게이트에 공통으로 클럭신호(CLKin)를 인가받게 연결되고, 상기 풀-업용 엔모스트랜지스터(11)의 게이트에는 전원전압(VCC)이 인가되고 상기 풀-다운용 피모스트랜지스터(14)의 게이트에는 접지전압(VSS)이 인가되게 연결되고, 상기 피,엔모스트랜지스터(12),(13)의 공통 드레인접점이 출력단자를 구성한다.
상기 버퍼(20)는 전원전압(VCC)단자가 엔모스트랜지스터(21), 게이트에 접지전압(VSS)을 인가받는 풀-업용 피모스트랜지스터(22), 게이트에 전원전압(VCC)을 인가받는 풀-다운용 엔모스트랜지스터(23) 및 피모스트랜지스터(24)를 통하여 접지전압(VSS)단자와 직렬로 연결되어, 상기 엔모스트랜지스터(21)와 피모스트랜지스터(24)의 게이트에 공통으로 클럭신호(CLKin)가 인가되게 연결되고, 상기 풀-업용 피모스트랜지스터(22)와 풀-다운용 엔모스트랜지스터(23)의 공통 드레인접점이 출력단자를 구성한다.
그리고, 레벨변환기(30)는 인버터(I6)의 입력단자와 인버터(I7)의 출력단자가 서로 공통 연결되어 인버터부(10)의 출력단자와 연결되고, 인버터(I6)의 출력단자와 인버터(I7)의 입력단자가 서로 공통 연결되어 버퍼(20)의 출력단자와 연결된다.
이와같이 구성된 본 발명인 상보형 클럭발생기의 동작을 제2도를 참조하여 설명하면 다음과 같다.
먼저, 하이레벨의 클럭신호(CLKin)가 인버터부(10)와 버퍼(20)로 입력되면, 인버터부(10)의 엔모스트랜지스터(13)는 턴온되고 피모스트랜지스터(12)는 턴오프되며, 버퍼(20)의 엔모스트랜지스터(21)가 턴온되고 피모스트랜지스터(24)가 턴오프된다.
이때, 풀-다운용 피모스트랜지스터(14) 및 풀-업용 피모스트랜지스터(22)는 그의 게이트에 인가되는 접지전압(VSS)에 의해 턴온상태에 있다.
따라서, 풀-다운용 피모스트랜지스터(14)의 소스에는 VSS+ Vtp전압이 걸리게 되고, 이에따라 상기 엔모스트랜지스터(13)가 턴온되면 상기 풀-다운용 피모스트랜지스터(14)의 소스에 나타나는 전압(VSS+ Vtp)이 인버터(10)의 출력단자로 출력되고, 또한 상기 풀-업용 트랜지스터(22)의 드레인에는 그의 소스전압이 나타나고, 이에따라 상기 엔모스트랜지스터(21)가 온되면 그의 드레인전압 (VCC- Vtn)이 버퍼(20)의 출력단자로 출력된다.
이어서, 레벨변환기(30)는 인버터(10)와 버퍼(20)에서 출력되는 티티엘(TTL)레벨의 VSS+ Vtp전압과 VCC- Vtn전압을 입력받아, 인버터(I6),(I7)들을 이용하여 상기 티티엘레벨의 전압을 각각 씨모스레벨의 신호로 복원하여 저전위 및 고전위 신호로 출력한다.
따라서, 버퍼(40)는 상기 복원원 씨모스레벨의 저전위신호를 반전시켜 정상 클럭신호(CLKout)를 고전위로 출력하고, 버퍼(50)는 상기 복원원 씨모스레벨의 고전위신호를 반전시켜 반전 클럭신호(CLKoutb)를 저전위로 출력함으로써, 정상 클럭신호(CLKout)와 반전 클럭신호(CLKoutb)가 시간차이 없이 동시에 출력된다.
반면에, 로우레벨의 클럭신호(CLKin)가 인버터부(10)와 버퍼(20)로 입력되면, 인버터부(10)의 피모스트랜지스터(12)는 턴온되고 엔모스트랜지스터(13)는 턴오프되며, 버퍼(20)의 피모스트랜지스터(24)는 턴온되고 엔모스트랜지스터(21)는 턴오프된다.
이때, 풀-업용 엔모스트랜지스터(11) 및 풀-다운용 엔모스트랜지스터(23)는 그의 게이트에 인가되는 전원전압(VCC)에 의해 턴온상태에 있다.
따라서, 풀-업용 피모스트랜지스터(11)의 소스에 걸리는 VCC- Vtn전압이 피모스트랜지스터(12)를 통하여 출력단자로 출력되며, 피모스트랜지스터(24)의 소스에 걸리는 VSS+ Vtp전압이 풀-다운용 엔모스트랜지스터(23)을 통하여 출력단자로 출력된다.
이어서, 레벨변환기(30)는 인버터(10)와 버퍼(20)에서 각각 티티엘(TTL)레벨의 VCC- Vtn전압과 VSS+ Vtp전압을 입력받아, 인버터(I6),(I7)들을 이용하여 상기 티티엘레벨의 전압을 각각 씨모스레벨의 신호로 복원하여 고전위 및 저전위 신호로 출력한다.
따라서, 버퍼(40)는 상기 복원된 씨모스레벨의 고전위신호를 반전시켜 정상 클럭신호(CLKout)를 저전위로 출력하고, 버퍼(50)는 상기 복원원 씨모스레벨의 저전위신호를 반전시켜 반전 클럭신호(CLKoutB)를 고전위로 출력함으로써, 반전 클럭신호(CLKoutB)와 정상 클럭신호(CLKout)가 시간차이 없이 동시에 출력된다.
상기에서 상세히 설명한 바와같이, 본 발명은 인버터와 버퍼가 대칭구조를 갖도록 구성하여, 그 인버터와 버퍼에서 출력되는 티티엘(TTL)레벨의 전압을 레벨변환기에서 씨모스레벨의 신호로 복원한 후, 인버터들에서 반전시켜 출력함으로써, 정상 클럭신호와 반전클럭신호사이의 시간차이를 최소화할 수 있으며, 회로의 대칭성에 의해 트랜지스터의 구동능력이나 회로의 저항요소들이 변화되어도 공통적인 영향을 받게 되어 안정적인 정상클럭신호와 반전클럭신호를 제공할 수 있는 효과가 있다.

Claims (4)

  1. 외부 클럭신호(CLKin)의 전위에 따라 접지전압 또는 전원전압을 풀-다운 또는 풀-업시켜 VSS+VTP또는 VCC-VTM레벨의 전압을 출력하는 인버터부와, 상기 외부 클럭신호(CLKin)의 전위에 따라 전원전압 및 접지전압을 풀-업 또는 풀-다운시켜 VCC-VTM또는 VSS+VTP레벨의 전압을 출력하는 제1버퍼와, 상기 인버터부와 제1버퍼에서 각기 출력되는 티티엘레벨의 전압을 입력받아, 씨모스레벨의 신호로 복원하여 출력하는 레벨변환기와, 그 레벨변환기의 두 출력을 각기 반전시켜 정상 클럭신호(CLKout) 및 반전 클럭신호(CLKoutB)를 각각 출력하는 제2,제3버퍼로 구성하여 된 것을 특징으로 하는 상보형 클럭발생기.
  2. 제1항에 있어서, 상기 인버터부는 전원전압단자가 풀-업용 엔모스트랜지스터, 피모스트랜지스터, 엔모스트랜지스터 및 풀-다운용 피모스트랜지스터를 통하여 접지전압단자와 직렬로 연결되어, 상기 피모스트랜지스터 및 엔모스트랜지스터의 게이트에 공통으로 클럭신호(CLKin)를 인가되게 연결됨과 아울러 그들의 공통 드레인접점이 출력단자로 되게 구성된 것을 특징으로 하는 상보형 클럭발생기.
  3. 제1항에 있어서, 상기 제1버퍼는 전원전압단자가 엔모스트랜지스터, 풀-업용 피모스트랜지스터, 풀-다운용 엔모스트랜지스터 및 피모스트랜지스터를 통하여 접지전압단자와 직렬로 연결되어, 상기 엔모스트랜지스터 및 피모스트랜지스터의 게이트에 공통으로 클럭신호(CLKin)가 인가되게 연결됨과 아울러 그들의 공통 드레인접점이 출력단자로 되게 구성된 것을 특징으로 하는 상보형 클럭발생기.
  4. 제1항에 있어서, 상기 레벨변환기는 인버터(I6)의 입력단자와 인버터(I7)의 출력단자가 인버터부의 출력단자에 공통 연결되고, 인버터(I6)의 출력단자와 인버터(I7)의 입력단자가 제1버퍼의 출력단자에 공통 연결되어 구성된 것을 특징으로 하는 상보형 클럭발생기.
KR1019950051428A 1995-12-18 1995-12-18 상보형 클럭발생기 KR0179780B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950051428A KR0179780B1 (ko) 1995-12-18 1995-12-18 상보형 클럭발생기
US08/579,476 US5751176A (en) 1995-12-18 1996-01-04 Clock generator for generating complementary clock signals with minimal time differences
DE19603286A DE19603286C2 (de) 1995-12-18 1996-01-30 Komplementär-Taktgenerator
JP8013489A JPH09270683A (ja) 1995-12-18 1996-01-30 相補型クロック発生器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950051428A KR0179780B1 (ko) 1995-12-18 1995-12-18 상보형 클럭발생기

Publications (2)

Publication Number Publication Date
KR970055393A KR970055393A (ko) 1997-07-31
KR0179780B1 true KR0179780B1 (ko) 1999-04-01

Family

ID=19441032

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950051428A KR0179780B1 (ko) 1995-12-18 1995-12-18 상보형 클럭발생기

Country Status (1)

Country Link
KR (1) KR0179780B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100299050B1 (ko) * 1999-06-18 2001-11-01 정명식 상보 게이트-소스 클럭구동회로와 이를 적용한 플립플롭

Also Published As

Publication number Publication date
KR970055393A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
US5723986A (en) Level shifting circuit
CA1257344A (en) Dual domino cmos logic circuit, including complementary vectorization and integration
US5751176A (en) Clock generator for generating complementary clock signals with minimal time differences
KR930009432B1 (ko) 디지탈/아나로그 변환기용 전류소자
US6876352B1 (en) Scanning circuit
KR100278984B1 (ko) 멀티레벨 출력신호를 갖는 멀티플렉서
US5272389A (en) Level shifter circuit
US6292042B1 (en) Phase splitter
JP2549229B2 (ja) デイジタルクロツク信号波形整形回路
US5909134A (en) Clock generator for generating complementary clock signals with minimal time differences
KR0179780B1 (ko) 상보형 클럭발생기
KR100379607B1 (ko) 래치 회로
US6069498A (en) Clock generator for CMOS circuits with dynamic registers
US6456126B1 (en) Frequency doubler with polarity control
US6300801B1 (en) Or gate circuit and state machine using the same
JP3056787U (ja) 相補型クロック発生器
US6630846B2 (en) Modified charge recycling differential logic
JPS5997222A (ja) クロツクパルス発生回路
JP3572700B2 (ja) Ｍｏｓ型スタティックフリップフロップ
US6661257B2 (en) Method for clocking charge recycling differential logic
KR920008245Y1 (ko) 디지탈 노이즈 필터회로
KR930000407B1 (ko) 컴퓨터 리셋트 회로
JPS59161913A (ja) クロツクジエネレ−タ
KR100211078B1 (ko) 하프 래치 회로
US5012497A (en) High speed frequency divider circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20131017

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20141020

Year of fee payment: 17

EXPY Expiration of term