JPS59161913A - クロツクジエネレ−タ - Google Patents
クロツクジエネレ−タInfo
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- JPS59161913A JPS59161913A JP58035840A JP3584083A JPS59161913A JP S59161913 A JPS59161913 A JP S59161913A JP 58035840 A JP58035840 A JP 58035840A JP 3584083 A JP3584083 A JP 3584083A JP S59161913 A JPS59161913 A JP S59161913A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- inverter
- constant current
- signal
- current source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、互いに逆相関係のクロ、りを発生するクロ
ックジェネレータに関し、特にスイッチド・キャパシタ
・フィルタを動作させるクロ、ツクを発生するのに適し
たクロ、クジエネレータに関する。
ックジェネレータに関し、特にスイッチド・キャパシタ
・フィルタを動作させるクロ、ツクを発生するのに適し
たクロ、クジエネレータに関する。
近年、ＲＣアクティブフィルタにおける抵抗素子を、ア
ナログスイッチとキャパシタとで置き換えることによシ
、ＭＯ８集積回路化できるようにされたスイヴチド・キ
ャパシタ・フィルタが使用されるようになって来ている
。
ナログスイッチとキャパシタとで置き換えることによシ
、ＭＯ８集積回路化できるようにされたスイヴチド・キ
ャパシタ・フィルタが使用されるようになって来ている
。
このようなスイッチド・キャパシタ・フィルタにおいて
は、アナログスイッチとしてＭＯＳＦＥＴ（絶縁ゲート
型電界効果トランジスタ）が使用される。しかし、アナ
ログスイッチとし、て、ｐチャンネル形またはｎチャン
ネル形のＭＯＳＦＥＴの一方のみを用いると、電源電圧
と信号のレベルとの関係や基板効果との関係で、スイッ
チが充分にオンされず、信号が伝達されなく々るおそれ
がある。また、ＭＯ８ＦＦｉＴは変化速度の速い信号が
ゲート端子に供給されると、そのゲートとソースまたは
ドレイン間に存在する容量を介して信号線に゛ゲート入
力信号の変化が伝わってノイズがのってしまうというい
わゆるフィードスルー現象ケ生ずることが知られている
。
は、アナログスイッチとしてＭＯＳＦＥＴ（絶縁ゲート
型電界効果トランジスタ）が使用される。しかし、アナ
ログスイッチとし、て、ｐチャンネル形またはｎチャン
ネル形のＭＯＳＦＥＴの一方のみを用いると、電源電圧
と信号のレベルとの関係や基板効果との関係で、スイッ
チが充分にオンされず、信号が伝達されなく々るおそれ
がある。また、ＭＯ８ＦＦｉＴは変化速度の速い信号が
ゲート端子に供給されると、そのゲートとソースまたは
ドレイン間に存在する容量を介して信号線に゛ゲート入
力信号の変化が伝わってノイズがのってしまうというい
わゆるフィードスルー現象ケ生ずることが知られている
。
そのため、一般には、スイッチド・キャパシタ・フィル
タのアナログスイッチとして、信号線上に並列に配設さ
れた一対のｐチャンネル形とｎチャンネル形のＭＯＳＦ
ＥＴとからなるＣＭＯＳアナログスイッチが使用されて
いる。そして、このＣＭＯＳアナログスイッチを構成す
るｐ−ＭＯＳＦＥＴと［１−Ｍ０８ＢｒＫＴの各々のゲ
ートに、互いに逆相関係のグロ、ツクφ、φを供給して
同時にオン、オフ動作づせる。これによって、信号の伝
達が確実にされる。また、ｐ−ＭＯＳＦＥＴとｎ−ＭＯ
ＳＦＥＴにおけるフィードスルーによ多発生されるノイ
ズは、それぞれ正と負であるため、互いに打ち消し合う
。その結果、フィードスルーの影響が相殺されるように
されていた。
タのアナログスイッチとして、信号線上に並列に配設さ
れた一対のｐチャンネル形とｎチャンネル形のＭＯＳＦ
ＥＴとからなるＣＭＯＳアナログスイッチが使用されて
いる。そして、このＣＭＯＳアナログスイッチを構成す
るｐ−ＭＯＳＦＥＴと［１−Ｍ０８ＢｒＫＴの各々のゲ
ートに、互いに逆相関係のグロ、ツクφ、φを供給して
同時にオン、オフ動作づせる。これによって、信号の伝
達が確実にされる。また、ｐ−ＭＯＳＦＥＴとｎ−ＭＯ
ＳＦＥＴにおけるフィードスルーによ多発生されるノイ
ズは、それぞれ正と負であるため、互いに打ち消し合う
。その結果、フィードスルーの影響が相殺されるように
されていた。
第１図は上記ＣＭＯＳアナログスイッチに供給される互
いに逆相関係のクロックφ１ 、φ１全発生するための
クロックジェネレータの従来例を示すものである。なお
、スイッチド・キャパシタ・フィルタでは、キャパシタ
の端子ごとにその端子の接続を切９換えるため、交互に
オン、オフされる一対のＣＭＯＳアナログスイッチが設
けられている。そのため、第１図のりａワクジェネレー
タは、タロツクφ１ 、φ、の他に、オン状態をオーバ
ーラツプさせないようなり口、、りφ２ 、φｚ’を発
生するようにされている。
いに逆相関係のクロックφ１ 、φ１全発生するための
クロックジェネレータの従来例を示すものである。なお
、スイッチド・キャパシタ・フィルタでは、キャパシタ
の端子ごとにその端子の接続を切９換えるため、交互に
オン、オフされる一対のＣＭＯＳアナログスイッチが設
けられている。そのため、第１図のりａワクジェネレー
タは、タロツクφ１ 、φ、の他に、オン状態をオーバ
ーラツプさせないようなり口、、りφ２ 、φｚ’を発
生するようにされている。
しかしながら、第１図のクロックジェネレータにあって
は、クロックφ１．φ２の逆相のタロツクφｌ、φ２を
発生させるために、クロ１．りφｌとφ２を形成するイ
ンバータ３と６の後段のインバータ４と７とからタロワ
クφｌとφ２が取シ出されるようにされている計これに
よって、りａウクφ１とφ２はφ１とφ２に対して、第
２図に示すように、わずかではあるが遅延Ｔを持つよう
になる。そのため、ＣＭＯＳアナログスイッチヲ構成す
るｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴのオン、オフの
タイミングがずれてしまい、フィードスルーによるノイ
ズを完全に打ち消し合わせることができない。その結果
、これらのクロ、ツクによって動作されるスイッチト・
キャパシタ・フィルタにおけるＳ／Ｎ比等の特性が劣化
してしまうという問題点があった。
は、クロックφ１．φ２の逆相のタロツクφｌ、φ２を
発生させるために、クロ１．りφｌとφ２を形成するイ
ンバータ３と６の後段のインバータ４と７とからタロワ
クφｌとφ２が取シ出されるようにされている計これに
よって、りａウクφ１とφ２はφ１とφ２に対して、第
２図に示すように、わずかではあるが遅延Ｔを持つよう
になる。そのため、ＣＭＯＳアナログスイッチヲ構成す
るｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴのオン、オフの
タイミングがずれてしまい、フィードスルーによるノイ
ズを完全に打ち消し合わせることができない。その結果
、これらのクロ、ツクによって動作されるスイッチト・
キャパシタ・フィルタにおけるＳ／Ｎ比等の特性が劣化
してしまうという問題点があった。
しかも、タロツク形成手段としてインバータを用いると
、プロセスのバラツキによって、タロツクφ１とφｌも
しくはφ２とφ２の立上がり、立下が″り速度が異なっ
てしまう。しかして、ＣＭＯＳスイッチを動作させる一
対の信号の立上がり、立下がり速度が異なると、ｐ −
Ｍ ＯＥｌ ９Ａｊｌとｎ−ＭＯＳ側とでフィードスル
ーの量が異なってし擾い、フィードスルーによるノイズ
？完全に相殺させることができなくなるという不都合が
ある。
、プロセスのバラツキによって、タロツクφ１とφｌも
しくはφ２とφ２の立上がり、立下が″り速度が異なっ
てしまう。しかして、ＣＭＯＳスイッチを動作させる一
対の信号の立上がり、立下がり速度が異なると、ｐ −
Ｍ ＯＥｌ ９Ａｊｌとｎ−ＭＯＳ側とでフィードスル
ーの量が異なってし擾い、フィードスルーによるノイズ
？完全に相殺させることができなくなるという不都合が
ある。
そこでこの発明は、信号の立上がり、立下がシ速度が等
しく、かつ遅延がほとんどゼロに近い互いに逆相関係の
タロツクを発生できるようにし、これによって、このク
ロ１．夕によって動作芒れるスイ、、チド・キャパシタ
・フィルタのような１１４０Ｓアナログ回路におけるＳ
／ Ｎ比等の特性を向上できるようにすることを目的
とする。
しく、かつ遅延がほとんどゼロに近い互いに逆相関係の
タロツクを発生できるようにし、これによって、このク
ロ１．夕によって動作芒れるスイ、、チド・キャパシタ
・フィルタのような１１４０Ｓアナログ回路におけるＳ
／ Ｎ比等の特性を向上できるようにすることを目的
とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細壱の記述および添附図面からあきらかになるであ
ろう。
本明細壱の記述および添附図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
’ｋｆｆｉ単に説明すれば、下記のとおシである。
’ｋｆｆｉ単に説明すれば、下記のとおシである。
すなわち、この発明は、各クロ１．．りを形成する終段
の回路を、定’ｆｌＲ源とこの定電流源を介して回路の
電源電圧に接続され相補的にオン、オフされる一対のス
イッチ素子とによって構成して、信号の変化の速度を定
電流源によって一定にしてやることによシ、信号の立上
がシと立下がシの速度が等しく、かつ遅延がほとんどゼ
ロに近い逆相関係のクロヅクを発生できるようにして、
上記目的全達成するものである。
の回路を、定’ｆｌＲ源とこの定電流源を介して回路の
電源電圧に接続され相補的にオン、オフされる一対のス
イッチ素子とによって構成して、信号の変化の速度を定
電流源によって一定にしてやることによシ、信号の立上
がシと立下がシの速度が等しく、かつ遅延がほとんどゼ
ロに近い逆相関係のクロヅクを発生できるようにして、
上記目的全達成するものである。
以下図面を用いてこの発明を説明する。
第３図は本発明に係るクロ、ツタジェネレータの一実施
例を示すものである。
例を示すものである。
この実施例では、基準クロックＯＬＫが一方の入力端子
に供給されるようにされたＮＡＮＤゲート２の出力信号
が、定を流源１１ａ 、１２ａを介して電源電圧■ＤＤ
と■ｓｓにｗ続された０Ｍ０Ｓインバータを構成するｐ
−Ｍ ＯＳ Ｆ ＦＩＴ Ｑ１１！Ｌとｎ−ＭＯ８Ｆ
ＦｉＴＱ２ａのゲート端子に供給され、クロ、ツクφｌ
が形成される。また、ＮＡＮＤゲート２の出力信号がイ
ンバータ３を介して、上記と同様に、定電流源ＩＴｏ
、 １２１） １に介して電源電圧■ＤＤと■ｓｓに接
続された（！ＭＯＳインバータ（Ｑ＋ｂ。
に供給されるようにされたＮＡＮＤゲート２の出力信号
が、定を流源１１ａ 、１２ａを介して電源電圧■ＤＤ
と■ｓｓにｗ続された０Ｍ０Ｓインバータを構成するｐ
−Ｍ ＯＳ Ｆ ＦＩＴ Ｑ１１！Ｌとｎ−ＭＯ８Ｆ
ＦｉＴＱ２ａのゲート端子に供給され、クロ、ツクφｌ
が形成される。また、ＮＡＮＤゲート２の出力信号がイ
ンバータ３を介して、上記と同様に、定電流源ＩＴｏ
、 １２１） １に介して電源電圧■ＤＤと■ｓｓに接
続された（！ＭＯＳインバータ（Ｑ＋ｂ。
Ｑ、ｚｌ））に供給されて、クロ１．、りφｌが形成さ
れるようにされている。
れるようにされている。
さらに、上記りａ ＋）りφ１がインバータ４によって
反転されて、基準クロックＣＬＫを反転するインバータ
１の出カケ一方の入力信号とするＮＡＮＤゲート５の他
方の入力端子に供給されている。
反転されて、基準クロックＣＬＫを反転するインバータ
１の出カケ一方の入力信号とするＮＡＮＤゲート５の他
方の入力端子に供給されている。
そして、このＮＡＮＤゲート５が、定電流源とＣＭＯＳ
インバータとからなる信号形成手段２０ｃに供給されて
クロ、ツクφ２が形成される。壕だ、ＮＡＮＤゲート５
の出力信号がインバータ６を介して信号形成手段２０ｄ
に供給されることによシ、クロックφ２が形成されるよ
うにされている。
インバータとからなる信号形成手段２０ｃに供給されて
クロ、ツクφ２が形成される。壕だ、ＮＡＮＤゲート５
の出力信号がインバータ６を介して信号形成手段２０ｄ
に供給されることによシ、クロックφ２が形成されるよ
うにされている。
上記信号形成手段２０ｃと２０（ｌは、定電流源１１ａ
、 １２ａもしくは１ｉｔ） 、 １２１）と、これ
ｔ介して電源電圧に接続されたＣＭＯＳインバータ（Ｑ
＋ａ 、 Ｑ＋ａもしくはＱｘｂ 、 Ｑｚｂ ’）と
により構成された信号形成手段２０ａおよび２０ｂと同
じ構成にされている。ま、た、定電流源１１ａ〜１２’
ｂは、一定のバイアス電圧をゲートに受けることによっ
て定電流素子とし、て動作するようにされｆＣＭＯ８Ｆ
ＥＴが用いられている。
、 １２ａもしくは１ｉｔ） 、 １２１）と、これ
ｔ介して電源電圧に接続されたＣＭＯＳインバータ（Ｑ
＋ａ 、 Ｑ＋ａもしくはＱｘｂ 、 Ｑｚｂ ’）と
により構成された信号形成手段２０ａおよび２０ｂと同
じ構成にされている。ま、た、定電流源１１ａ〜１２’
ｂは、一定のバイアス電圧をゲートに受けることによっ
て定電流素子とし、て動作するようにされｆＣＭＯ８Ｆ
ＥＴが用いられている。
上記各信号形成手段２０ａ〜２０ｄは、各々入力信号？
反転した信号を出力するので、一種のインバータとみな
すことができる。第４図は、信号形成手段２０ａ〜２０
ｄ ’にインバータとみ々して、回路記号によって第３
図のクロックジェネレータを表現したものである。
反転した信号を出力するので、一種のインバータとみな
すことができる。第４図は、信号形成手段２０ａ〜２０
ｄ ’にインバータとみ々して、回路記号によって第３
図のクロックジェネレータを表現したものである。
第１図と比較すれば分かるように、実施例のクロックジ
ェネレータは、インバータ２０ｂの出力がインバータ４
の出力と同相であシ、インバータ２０ｄの出力がインバ
ータ７の出力と同相であるため、第１図のクロックジェ
ネレータの出力と略同じ第２図に示すよう々２組の逆相
関係のタロツクしかも、実施例の回路においては、各ク
ロヴク？形成する終段のインバータが、第３図に示すよ
うに、一対の定電流源と、これを介して電源電圧に接続
きれたＣＭＯＳインバータとによって構成されている。
ェネレータは、インバータ２０ｂの出力がインバータ４
の出力と同相であシ、インバータ２０ｄの出力がインバ
ータ７の出力と同相であるため、第１図のクロックジェ
ネレータの出力と略同じ第２図に示すよう々２組の逆相
関係のタロツクしかも、実施例の回路においては、各ク
ロヴク？形成する終段のインバータが、第３図に示すよ
うに、一対の定電流源と、これを介して電源電圧に接続
きれたＣＭＯＳインバータとによって構成されている。
そのため、Ｉ：！Ｍ’ＯＳインバータを構成するＭＯ８
ＦＩＩ；Ｔの駆動能力が高く力るように設計してやると
、０ＭＯ８は高速動作するスイ、ッチとして作用し、出
力されるクロックの立上がり立下がυ速度は、定を流源
１１．１２を流れる電流によって決定されるようになる
。
ＦＩＩ；Ｔの駆動能力が高く力るように設計してやると
、０ＭＯ８は高速動作するスイ、ッチとして作用し、出
力されるクロックの立上がり立下がυ速度は、定を流源
１１．１２を流れる電流によって決定されるようになる
。
しかして、定を流源１１．１２に流される電流は、プロ
セスパラメータへの依存が小さいため、別電流淵に流は
れる電流はプロセスのバラツキに影響されることなく一
定にすることができる。また、化月形成手段２０ａ〜２
０ｄの出力信号の立上がシ、立下が多速度は、出力線に
寄生する浮遊容量を定電流源１１に流これる電流でチャ
ーシア、ツブするのに要する時間と、浮遊容量の電荷全
定電流源１２に流される電流でディスチャージするのに
要する時間によって決まる。そのため、充放電の電流が
一定であれば、立上がシ、立下が多速度は一定にされ、
信号の変化の傾きは直線的に力る。
セスパラメータへの依存が小さいため、別電流淵に流は
れる電流はプロセスのバラツキに影響されることなく一
定にすることができる。また、化月形成手段２０ａ〜２
０ｄの出力信号の立上がシ、立下が多速度は、出力線に
寄生する浮遊容量を定電流源１１に流これる電流でチャ
ーシア、ツブするのに要する時間と、浮遊容量の電荷全
定電流源１２に流される電流でディスチャージするのに
要する時間によって決まる。そのため、充放電の電流が
一定であれば、立上がシ、立下が多速度は一定にされ、
信号の変化の傾きは直線的に力る。
しかも、インバータ３と６の駆動能力を高くしてやれば
、インバータ３と６における遅延時間は無視できる程度
になる。そのため、信号形成手段２Ｑａと２０１）から
出力されるクロックφｌとφ１との遅延および信号形成
手段２０ｃと２０ｄから出力されるクロックφ２とφ２
との遅延はほとんどゼロに７！−シ、はぼ完全に逆相関
係の２組のクロックφｌ 、φｌとφ２ 、φ２を得る
ことができる。
、インバータ３と６における遅延時間は無視できる程度
になる。そのため、信号形成手段２Ｑａと２０１）から
出力されるクロックφｌとφ１との遅延および信号形成
手段２０ｃと２０ｄから出力されるクロックφ２とφ２
との遅延はほとんどゼロに７！−シ、はぼ完全に逆相関
係の２組のクロックφｌ 、φｌとφ２ 、φ２を得る
ことができる。
そして、上記信号形成手段２０ａと２０ｃの出力をそれ
ぞれ反転してＮＡＮＤゲート２と５に供給するインバー
タ４と７に適当な遅延を持たせてやれば、クロックφ１
とφ２のハイレベルの期間をオーバーラツプさせないよ
うにすることができる。
ぞれ反転してＮＡＮＤゲート２と５に供給するインバー
タ４と７に適当な遅延を持たせてやれば、クロックφ１
とφ２のハイレベルの期間をオーバーラツプさせないよ
うにすることができる。
しかも、この場合、インバータ４と７は、これを構成す
るｐ−ＭＯ８ＦＦＩＴとｎ−ＭＯ８ＦＫＴの寸法比？適
当に設計してやることによシ、論理シュレヴシ田−ルド
會所望の値にしてやることができる′。そのため、上記
信号形成手段２０ａと２０ｃにおける信号の変化の傾き
ケ一定にできることと相俟って、インバータ４と７にお
ける遅延ｆＡｋ正確に決めてやることができる。
るｐ−ＭＯ８ＦＦＩＴとｎ−ＭＯ８ＦＫＴの寸法比？適
当に設計してやることによシ、論理シュレヴシ田−ルド
會所望の値にしてやることができる′。そのため、上記
信号形成手段２０ａと２０ｃにおける信号の変化の傾き
ケ一定にできることと相俟って、インバータ４と７にお
ける遅延ｆＡｋ正確に決めてやることができる。
以上説明したように、上記実施例のタロツクジェネレー
タにおいては、クロックφ、とφ１およびφ２とφ２の
遅延？はぼゼロにし７、〃）っ立上がり速度と立下がり
速度を等しくしてやることができる。そのため、タロツ
クφｒ、’ｆｉｓ＋φ２，７□の供給を受けて動作され
るＣ！ＭＯＳスイッチは、ｐ−ＭＯＳ側とｎ−ＭＯＳ側
が同時にオン、オフされ、かつフィードスルーの量もｐ
−ＭＯＳ側とｎ−ＭＯＳ側とで等しく々る。その結果、
フィードスルーによるノイズが完全に相殺されるように
なシ、信号線上にノイズがのるおそれはかぐ力み。
タにおいては、クロックφ、とφ１およびφ２とφ２の
遅延？はぼゼロにし７、〃）っ立上がり速度と立下がり
速度を等しくしてやることができる。そのため、タロツ
クφｒ、’ｆｉｓ＋φ２，７□の供給を受けて動作され
るＣ！ＭＯＳスイッチは、ｐ−ＭＯＳ側とｎ−ＭＯＳ側
が同時にオン、オフされ、かつフィードスルーの量もｐ
−ＭＯＳ側とｎ−ＭＯＳ側とで等しく々る。その結果、
フィードスルーによるノイズが完全に相殺されるように
なシ、信号線上にノイズがのるおそれはかぐ力み。
第１８図の従来のクロックジェネレータでは、クロ９．
りφｌとφ１およびφ２とφ２の遅延？なくすために、
インバータ４と７の駆動能カケ上けてやると、φｌとφ
ｌ もしくはφ２とφ２の立上がりと立下が９速度が異
なったり、φ１からφ２あるいはφ２からφ１への遅延
が充分にとれないおそれがある。これに対し、実施例の
クロ、７クジエネレータでは、クロックの変化速度ケ自
由に設計してやることができるため、変化の速度を遅く
させてもフィードスルーによるノイズを相殺させること
ができる。これによって、このようなりロタクの供給を
受けて動作されるスイ、、チド・キャパシタ・フィルタ
等における８／Ｎ比等の特性が向上されるようになる。
りφｌとφ１およびφ２とφ２の遅延？なくすために、
インバータ４と７の駆動能カケ上けてやると、φｌとφ
ｌ もしくはφ２とφ２の立上がりと立下が９速度が異
なったり、φ１からφ２あるいはφ２からφ１への遅延
が充分にとれないおそれがある。これに対し、実施例の
クロ、７クジエネレータでは、クロックの変化速度ケ自
由に設計してやることができるため、変化の速度を遅く
させてもフィードスルーによるノイズを相殺させること
ができる。これによって、このようなりロタクの供給を
受けて動作されるスイ、、チド・キャパシタ・フィルタ
等における８／Ｎ比等の特性が向上されるようになる。
なお、上記実施例では、オーバーラツプしなし２組の逆
相関係のクロックφ＋、９’＋およびφ２゜φ２ヶ形成
するようにされたクロックジェネレータについて説明し
たが、この発明は、互いに逆相関係の一組のり０．９り
φと７のみ？形成するようなりロックジェネレータにも
適用できることはもちろんである。
相関係のクロックφ＋、９’＋およびφ２゜φ２ヶ形成
するようにされたクロックジェネレータについて説明し
たが、この発明は、互いに逆相関係の一組のり０．９り
φと７のみ？形成するようなりロックジェネレータにも
適用できることはもちろんである。
また、上記実施例におけるＮＡＮＤゲート２と５は、こ
れをＮＯＲゲートに置き換えることが可能である。
れをＮＯＲゲートに置き換えることが可能である。
さらに、上記実施例における定電流源１１．１２のうち
一方會省略することによって、クロックの立下がヤ速度
もしくは立上がり速度の一方のみが一定になるようにさ
せることも可能である。
一方會省略することによって、クロックの立下がヤ速度
もしくは立上がり速度の一方のみが一定になるようにさ
せることも可能である。
以上説・′明したようにこの発明は、各りａラフを形成
する終段の回路を、定電流源と、この定電流源を介して
回路の電源電圧に接続され、相補的にオン、オフされる
一対のスイッチ素子とによって構成するようにしたので
、信号の変化の速度が定電流源によって一定にされるこ
とにより信号の立上がシ、立下が９速度が等しく、かつ
遅延がほとんどゼａに近い互いに逆相関係のタロツク全
発生できるようになる。その結果、このようなりロック
によって動作される例えばスイッチド・キャパシタ・フ
ィルタのようにアナログ信号をサンプリングしてホール
ドする回路を含むＭＯＢアナログ回路におけるＳ／Ｎ比
やゲイン−トラッキング特性等の特性が向上されるとい
う効果がある。
する終段の回路を、定電流源と、この定電流源を介して
回路の電源電圧に接続され、相補的にオン、オフされる
一対のスイッチ素子とによって構成するようにしたので
、信号の変化の速度が定電流源によって一定にされるこ
とにより信号の立上がシ、立下が９速度が等しく、かつ
遅延がほとんどゼａに近い互いに逆相関係のタロツク全
発生できるようになる。その結果、このようなりロック
によって動作される例えばスイッチド・キャパシタ・フ
ィルタのようにアナログ信号をサンプリングしてホール
ドする回路を含むＭＯＢアナログ回路におけるＳ／Ｎ比
やゲイン−トラッキング特性等の特性が向上されるとい
う効果がある。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
を、その背月と力ったスイッチド・キャパシターフィル
タ用のクロックジェネレータに適用した場合について説
明したが、この発明は互いに逆相関係の少なくとも一組
のタロツクを必要とするＭＯＥＩアナログ回路一般に適
用できるものである。
を、その背月と力ったスイッチド・キャパシターフィル
タ用のクロックジェネレータに適用した場合について説
明したが、この発明は互いに逆相関係の少なくとも一組
のタロツクを必要とするＭＯＥＩアナログ回路一般に適
用できるものである。
第１図は従来のタロツクジェネレータの一例を示す回路
構成図、 第２図はこれによって発生されるクロックのタイミング
ケ示すタイミングチャート、 第３図は本発明に係るクロックジェネレータの一実施例
を示す回路図、 第４図は同じくこれを回路記号を残って表わした回路構
成図である。 １１ａ 、１２ａ 、ｌｌｂ 、 １２ｂ−＝定電流源
、２０ａ〜２０（１・・・信号形成手段、Ｑ ｌ ａ
＋ Ｑ２ ａ ＋ Ｑｌ ｂ ＋Ｑｚｂ・・・スイヴチ
素子（ＭＯＥＩＦＥＴ）、φ１ 。 φ１ 、・φ２ 、φ２・・・りｏツク信号。 第 １ 図 第 ２ 図
構成図、 第２図はこれによって発生されるクロックのタイミング
ケ示すタイミングチャート、 第３図は本発明に係るクロックジェネレータの一実施例
を示す回路図、 第４図は同じくこれを回路記号を残って表わした回路構
成図である。 １１ａ 、１２ａ 、ｌｌｂ 、 １２ｂ−＝定電流源
、２０ａ〜２０（１・・・信号形成手段、Ｑ ｌ ａ
＋ Ｑ２ ａ ＋ Ｑｌ ｂ ＋Ｑｚｂ・・・スイヴチ
素子（ＭＯＥＩＦＥＴ）、φ１ 。 φ１ 、・φ２ 、φ２・・・りｏツク信号。 第 １ 図 第 ２ 図
Claims (1)
- １、 ゲート回路もしくはインバータを含み、同一の基
準クロヴクに基づいて互いに逆相関係の少なくとも一組
のクロヴク信号を形成するようにされたクロックジェネ
レータにおいて、上記各クロック信号を形成する終段の
回路が、定電流源と、この定電流源を介して回路の電源
電圧に接続され相補的にオン、オフ動作される一対のス
イッチ素子とによシ構底されてなること？特徴とするク
ロックジェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035840A JPS59161913A (ja) | 1983-03-07 | 1983-03-07 | クロツクジエネレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035840A JPS59161913A (ja) | 1983-03-07 | 1983-03-07 | クロツクジエネレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161913A true JPS59161913A (ja) | 1984-09-12 |
Family
ID=12453170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58035840A Pending JPS59161913A (ja) | 1983-03-07 | 1983-03-07 | クロツクジエネレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161913A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818275A (en) * | 1994-02-21 | 1998-10-06 | Texas Instruments Incorporated | Clock signal generating circuit |
| US7903077B2 (en) | 1998-04-23 | 2011-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Image display device |
-
1983
- 1983-03-07 JP JP58035840A patent/JPS59161913A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818275A (en) * | 1994-02-21 | 1998-10-06 | Texas Instruments Incorporated | Clock signal generating circuit |
| US7903077B2 (en) | 1998-04-23 | 2011-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Image display device |
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