JP3003217B2 - 高速分周回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、米国空軍部により認定された契約書第F336
15−Ｃ−1825号の下、政府の援助を得て為されたもので
ある。政府は、本発明に対して所定の権利を保有してい
る。

技術分野 本発明は論理回路、特に改善された速度特性を持つ分
周回路及びカウンタ回路に関する。

発明の背景 上記技術分野において、種々の形式の分周回路が周知
である。分周回路は、一般に、分周作用を行なう信号処
理路及び出力状態をフィードバックするための出力から
入力への信号路を含む。特公昭59−122128号（1984年７
月14日公告）には、分周回路として用いられるダイナミ
ックCMOSカウンタ回路が開示されている。このカウンタ
回路の出力状態は、入力記憶端子の状態を制御するため
にフィードバックされる。分周回路の動作速度は、回路
内の信号伝播遅延により定まる。分周回路の動作可能な
最高周波数は、フィードバック路を通る遅延により大き
く制御される。

このようなフィードバック路に起因する遅延を回避
し、動作速度及び周波数を増大できる改善された分周回
路が要望されている。

本発明の概要 本発明は、所定周波数の信号に応答して動作し、出力
の分周波に信号を形成する分周回路に関する。この分周
回路は、所定周波数の各周期中に１回所定周波数信号に
よりセットされ、分周周波数の各周期中に１回分周周波
数クロック信号によってリセットされる記憶手段を含
む。分周回路の出力は、リセットされている記憶端子に
応答して第１の論理状態にセットされ、記憶端子がセッ
トされている時に所定周波数信号により第２の論理状態
にセットされる。

本発明の一実施例では、第１周波数信号は第１及び第
２部分を有し、分周周波数クロックは、第１周波数信号
の一つ置きの第１部分と合致する第１部分を有する。記
憶端子は、第１周波数信号の第２部分に応答してセット
状態に充電され、分周波クロック信号の第１部分に応答
してリセット状態に放電される。記憶端子が放電状態に
あるときは出力が一の論理状態に充電され、記憶端子が
充電状態にある時は第１周波数信号の第１部分により放
電される。

本発明の一実施例では、サブクロック信号は、異なる
位相の分周波クロック信号を複数個含む。これらの各分
周波クロック信号の内の一は、分周回路の出力信号の位
相を制御するように選択される。

本発明の他の実施例では、分周波クロック周波数は、
所定周波数の1/2である。

本発明の更に他の実施例では、分周回路は、それぞれ
が入力及び出力を有する第１及び第２シフトレジスタを
含み分周出力信号から1/2周波数信号を形成するための
回路を含む。第１状態信号は第１シフトレジスタ内に初
期記憶され、第２状態信号は第２シフトレジスタ内に初
期記憶される。第１シフトレジスタの出力は、第２シフ
トレジスタの入力に接続され、第２シフトレジスタの出
力は第１シフトレジスタの入力に接続されている。分周
回路の分周周波数出力は、シフトレジスタの接続を制御
し、これによって第１及び第２状態信号は、第１段出力
の分周周波数の1/2の周波数で第１シフトレジスタと第
２シフトレジスタとの間に接続される。

他の面から見れば、本発明は、記憶手段、第１周波数
信号を受信するための手段、及び第１周波数の分周波で
ある周波数を持つ少なくとも一のクロック信号を受信す
るための手段、を含む分周回路に関する。分周回路の出
力は、第１及び第２論理状態にセットされる。分周回路
は、更に、第１周波数信号及び少なくとも一の分周周波
数クロック信号に応答して、その出力に分周周波数信号
を発生する手段、を含み、この発明する手段は、第１周
波数信号に応答して記憶手段をセットする手段と、少な
くとも一の分周周波数信号に応答して記憶手段をリセッ
トする手段と、リセットされている記憶手段に応答して
出力を第１論理状態にセットする手段と、セットされて
いる記憶手段及び第１周波数信号双方に応答して出力を
第２論理状態にリセットする手段と、を含む。

本発明は、添付の各図及び特許請求の範囲を参照しつ
つ述べた以下の詳細な説明によって、一層よく理解でき
るであろう。

図面の簡単な説明 図１は、本発明に係る分周回路の第１段を模式的に示
すブロック図； 図２は、本発明の他の実施例を模式的に示すブロック
図； 図３は、図２に示した実施例において使用される伝送
ゲートの模式図； 図４は、図１に示した実施例の作用を示すタイミング
チャート図； 図５は、図２に示した実施例の作用を示すタイミング
チャート図である。

詳細な説明 図１に、本発明に係る分周回路を模式的にブロック図
で示す。回路10は、ＰチャンネルFET（電界効果トラン
ジスタ）12及び14、ｎチャンネルFET16,18,20,22,24,26
及び52、インバータ29、キャパシタC1（破線で示した）
及びクロック信号発生器60を含む。各トランジスタはゲ
ート、ドレイン及びソースを有し、これらは通常金属−
酸化物−半導体（MOS）電界効果トランジスタ（FET）か
ら成る。好適な実施例では、各トランジスタは、液晶デ
ィスプレイのガラスに形成された薄膜MOSFETから成る。
回路10は、高速動作が可能であり、回路10の入力端子28
へ供給された所定周波数の信号により出力端子30に入力
信号の1/2周波数の出力信号が発生する。

トランジスタ12及び26のゲートは、入力端子28及びク
ロック信号発生器60の第１出力端子CKTに接続されてい
る。トランジスタ16のゲート及びインバータ29の入力
は、制御信号D1及び端子36に接続されている。トランジ
スタ22のゲートは第１クロック端子38に接続されてお
り、第１クロック端子38はクロック信号発生器60の出力
CK1へ接続されている。トランジスタ24のゲートは第２
クロック端子40へ接続され、第２クロック端子40はクロ
ック信号発生器60の出力CK2へ接続されている。トラン
ジスタ52のゲートは、端子54及び初期化セット信号SET
に接続されている。トランジスタ12及び14のソースは、
端子32及び出力電圧＋VDDを持つ電源に接続されてい
る。トランジスタ22,24及び26のソースは、端子34及び
電圧Vref（通常は接地）を有する基準電源に接続されて
いる。トランジスタ12,16及び18のドレインは、トラン
ジスタ14及び20のゲート、コンデンサC1の第１端子、及
び端子42に接続されている。ストレージ又は記憶手段と
呼ばれるコンデンサC1は、端子42及びこれに接続された
トランジスタを伴う寄生コンデンサである。コンデンサ
C1の第２端子は、端子34に接続されている。トランジス
タ16のソースは、トランジスタ22のドレイン及び端子44
に接続されている。インバータ29の出力は、トランジス
タ18のゲート、トランジスタ52のドレイン及び端子46に
接続されている。トランジスタ18のソースは、トランジ
スタ24のドレイン、及び端子48に接続されている。トラ
ンジスタ14及び20のドレイン、及びトランジスタ52のソ
ースは、出力端子30に接続されている。トランジスタ20
のソースは、トランジスタ26のドレイン及び端子50に接
続されている。

図４において、図１の回路10の種々の端子の時間Ｔ
（ナノ秒）に対する電圧Ｖ（ボルト）波形が示されてい
る。これら波形は、必ずしもそうである必要はないが、
図では全て同じ振幅で示されており、またそれぞれがほ
ぼ同じハイ及びローの論理レベルを持つ。まず、初期セ
ット信号SET（図４には示されていない）が通常状態の
「０」から「１」へパルスされ、その後「０」に戻る。
この時、CKT、CK1及びCK2は全て「０′ｓ」である。制
御信号D1は、「１」または「０」である。もしD1＝
「１」であるならば、出力端子30は最初「０」にセット
される。逆に、もしD1＝「０」であるならば、出力端子
30は最初「１」にセットされる。波形401は、クロック
信号発生器60内で発生し、入力端子28へ供給された入力
クロック信号CKTを示している。波形405及び410は、そ
れぞれ端子38及び40へ供給されるクロック信号CK1及びC
K2を示す。波形415及び420は、端子36へ供給される制御
信号D1がゼロ（「０」）電圧レベルである時の、端子42
及び出力端子30における信号をそれぞれ示す。波形425
及び430は、端子36へ供給される信号が１（「１」、ハ
イ）電圧レベルである時の、端子42及び出力端子30にお
ける信号をそれぞれ示す。

図１の分周回路10は、入力端子28へ供給される端子CK
T上のクロック信号に応答して出力端子30における波形4
20または波形430に示された信号を生成する。端子CKT上
の信号は、所定周波数を持つ信号（例えば方形波）であ
る。CKTが方形波である場合には、回路10は２で分周す
るタイプのカウンタとして作用する。波形420及び430
は、端子CKTに供給される入力信号の周波数の1/2の周波
数をもつ位相の異なる方形波である。端子CK1及びCK2に
おけるクロック信号は、波形405及び410に示された電圧
パルスである。これらの電圧パルスは、端子CKT上の信
号の分周波（例:1/2周波数）において発生する。種々の
パルス発生回路は、クロック信号発生器60として使用す
ることができる。

図示上の目的から、波形415及び420における時刻Ｔ＝
t₀に示されるように、出力端子30が「１」で端子42が
「０」に設定され、そして端子36は「０」に固定されて
いると仮定する。Ｎチャンネルトランジスタ16が、端子
36からそのゲート端子へ供給される「０」信号によりデ
ィスエーブルされる。Ｎチャンネルトランジスタ18は、
インバータ29の出力からそのゲートに与えられる「１」
に応答してイネーブルされる。入力クロックCKT（波形4
01）は時刻Ｔ＝t₀とt₁との間では「０」である。

時刻Ｔ＝t₀とt₁との間のインターバルでは、Ｐチャン
ネルトランジスタ12は、入力端子28からそのゲートに供
給される「０」に応答してイネーブルされる。クロック
信号CK1及びCK2（波形405及び410）が時刻Ｔ＝t₀とt₁と
の間では「０′ｓ」であるから、トランジスタ22及び24
はディスエーブルされる。イネーブルされたトランジス
タ12は、波形415に示すように、端子42を「１」（即ち
＋VDD）へ導通させ充電（プルアップ）する。トランジ
スタ26は、入力端子28からそのゲートへ供給される
「０」によりディスエーブルされ、これによって出力端
子30は「１」のままとなる。端子42に対応する寄生コン
デンサC1（破線のコンデンサとして図示）は、電荷を保
持し、論理条件ストアとして機能し、記憶手段と呼ばれ
る。

時刻Ｔ＝t₁とt₂との間では、端子CKT（波形401）上の
信号の「１」がｎチャンネルトランジスタ26をイネーブ
ルし、出力端子30（波形420）が「０」に放電する。ト
ランジスタ16は、そのゲートに供給される「０」によっ
てディスエーブルされる。トランジスタ24のゲートに供
給されるクロック信号CK2（波形410）は、時刻Ｔ＝t₁と
t₂との間では「０」であるので、トランジスタ24はディ
スエーブルされる。端子42（波形415）は、トランジス
タ24が「１」信号CK2によりイネーブルされたとき、時
刻Ｔ＝t₁とt₂との間で時刻Ｔ＝t₃まで「１」のままであ
る。時刻Ｔ＝t₃とt₄の間では、ｎチャンネルトランジス
タ18のゲートは、インバータ29の出力の「１」であり、
ｎチャンネルトランジスタ24のゲートは、端子CK2にお
けるクロック信号の「１」である。トランジスタ18及び
24は、これによって双方ともイネーブルされ、また端子
42はこれらのトランジスタにより「０」に放電する。Ｐ
チャンネルトランジスタ14は、そのゲート（端子42）に
供給される「０」によってイネーブルされる。出力端子
30（波形420）は、トランジスタ14により時刻Ｔ＝t₃経
過後まもなく＋VDDの「１」レベルに充電される。

時刻Ｔ＝t₄とt₅との間のインターバルにおいて、入力
信号CKTは「０」となる。トランジスタ12がイネーブル
され、そしてトランジスタ24が端子CK2上で「０」によ
ってディスエーブルされる。そして、トランジスタ12を
流れる電流が端子42を、時刻Ｔ＝t₄（波形415）後に
「１」へと充電する。出力端子30は、入力端子28（波形
401）からそのゲートに供給された「１」によってトラ
ンジスタ26がイネーブルされるまで「１」のままであ
り、トランジスタ20は端子42において「１」によりイネ
ーブルされる。Ｔ＝t₅とt₆との間において、出力端子30
はトランジスタ20及び26により放電される。Ｔ＝t₀とt₆
との間における上記作用は、その後の時間インターバル
でも繰り返される。この結果、出力端子30における信号
は分周波、例えば信号CKTの所定周波数の1/2周波数で発
生する。

もし制御端子36が「１」に設定されたならば、トラン
ジスタ16がイネーブルされるが、トランジスタ18がイン
バータ29の出力からそのゲートに供給される「０」によ
ってディスエーブルされる。端子38に現れるクロック信
号CK1（波形405）は、その後端子42の放電を制御する。
制御端子36が「１」である回路10の作用が波形425及び4
30で示されている。図示上の目的から、波形425に示す
ように端子42が時刻Ｔ＝t₀で「１」であり、また波形43
0で示すように時刻Ｔ＝t₀で出力端子30が「０」である
と仮定する。

端子42は、時刻Ｔ＝t₁とt₂との間でトランジスタ22の
ゲートで端子CK1（波形405）に供給されるクロック信号
の「１」及びトランジスタ16のゲートの「１」制御信号
によって、トランジスタ16及び22を介して放電する。

時刻Ｔ＝t₁とt₂との間で、端子42上の「０」がトラン
ジスタ14をイネーブルし、トランジスタ20をディスエー
ブルする。トランジスタ14を流れる電流は、出力端子30
（波形430）を「１」へ充電する。端子42は、時刻Ｔ＝t
₂とt₃との間において、入力端子28における信号CKTの
「０」に応答して、トランジスタ12を流れる電流により
「１」へ充電される。時刻Ｔ＝t₃とt₄との間のインター
バルで、トランジスタ20は端子42からそのゲートに供給
された信号「１」（波形425）によりイネーブルされ、
トランジスタ26は端子28における入力信号CKTの「１」
（波形425）によりイネーブル（導通又はバイアス）さ
れる。出力端子30（波形430）は、直列接続されたトラ
ンジスタ20及び26によって、時刻Ｔ＝t₃の直後に「０」
へ放電される。

端子CK1へ供給されるクロック信号は、Ｔ＝t₅とt₆と
の間（波形405）で再び「１」となり、トランジスタ22
はオンして端子42がトランジスタ16及び22によって
「０」へ放電される。端子42の「０」は、トランジスタ
14をイネーブルし、Ｔ＝t₅とt₆との間でトランジスタ20
をディスエーブルする。出力端子30は、トランジスタ14
の電流源より「１」へ充電される。図４に明らかなよう
に、出力端子30における信号は、入力端子へ供給される
信号の所定周波数の1/2の周波数である。CKTが方形波で
ある場合、回路10は２で分周するタイプのカウンタとし
て作用する。制御信号Ｄは、出力端子30における信号位
相を定める。制御信号Ｄが「０」の時に波形420及び制
御信号Ｄが「１」である時の波形430は、互いに逆位相
である。

上述した特公昭59−122128号に記載の従来技術の分周
回路とは異なり、本発明の分周回路10は記憶端子42を放
電するためのフィードバック通路を使用しない。その代
わりに、クロック信号CK1及びCK2が、フィードバック通
路を使用することなく、出力端子30の状態に関する必要
な情報を供給する。１クロックサイクル内で出力端子30
を「１」から「０」へ切り替えるためには、入力端子28
の信号が「０」の時にトランジスタ12を介して端子42を
チャージし、その後入力端子28の信号が「１」になった
後にトランジスタ20及び26を介して出力端子30を放電す
るだけでよい。出力端子30を「０」から「１」へ切り替
えるには、クロックCK1またはCK2及び入力端子28の信号
が26を介して出力端子30を放電するだけでよい。出力端
子30を「０」から「１」へ切り替えるには、クロックCK
1またはCK2及び入力端子28の信号が「１′ｓ」の時にト
ランジスタ16及び22または18及び24によって放電するだ
けでよい。そして、周知の分周回路で起こるような、出
力端子30からトランジスタ22または24のゲートへのフィ
ードバック通路遅延が回避されるという利点がある。こ
の結果、作用周波数が大幅に増大可能になるという利点
が得られる。

図２に、本発明に係る他の分周回路100を示す。好適
な実施例において、回路100は、図１の回路10が２段分
周回路の第１段とすると、その第２段として作用する。
従って、回路10の出力端子30が回路100の入力端子に接
続されている。回路100は、シフトレジスタ132及び134
（共に個別の破線四角にて示されている）及びインバー
タ102,104,106,116及び172を含む。シフトレジスタ132
は、伝送ゲート118及び120（TG118及び120としても示し
た）、インバータ108及び110及びｎチャンネル電界効果
トランジスタ（FETs）160,162及び168を含む。シフトレ
ジスタ134は、伝送ゲート122及び124（TG122及び124と
しても示した）、インバータ112及び114及びｎチャンネ
ルFETs164,166及び170を含む。各インバータは、入力及
び出力を含む。各トランジスタは、ゲート、ドレイン、
及びソースを有する。各伝送ゲートは、第１及び第２入
力出力、クロック入力及び反転クロック入力を有する。
各トランジスタはゲート、ドレイン及びソースを有し、
通常は金属−酸化物−半導体（MOS）電界効果トランジ
スタ（FET）、即ちMOSFETから成る。好適な実施例にお
いて、各トランジスタは、液晶ディスプレイのガラス上
に形成された薄膜MOSFETである。伝送ゲートTGの典型的
実施例が図３に示され、これを以下に説明する。

図１の回路10の出力端子30は、図２の回路100のイン
バータ102及び106の入力に接続されている。インバータ
102の出力は、インバータ104の入力及び端子133に接続
されている。インバータ104の出力は、伝送ゲート120及
び124のクロック入力、伝送ゲート118及び122の反転ク
ロック入力、トランジスタ168及び170のゲート、及び端
子131に接続されている。

シフトレジスタ132において、伝送ゲート118の出力
は、インバータ108の入力、トランジスタ168のソース、
及び端子136へ接続されている。インバータ108の出力
は、伝送ゲート120の入力及び端子138へ接続されてい
る。伝送ゲート120の出力は、インバータ110の入力、ト
ランジスタ162のソース、及び端子140へ接続されてい
る。インバータ110の出力は、シフトレジスタ134の伝送
ゲート122の入力、そしてシフトレジスタ132の出力及び
シフトレジスタ134の入力として機能する端子142にそれ
ぞれ接続されている。伝送ゲート122の出力は、インバ
ータ112の入力、トランジスタ170のソース、及び端子14
4にそれぞれ接続されている。インバータ112の出力は、
伝送ゲート124の入力及び端子146にそれぞれ接続されて
いる。伝送ゲート124の出力は、インバータ114の入力、
トランジスタ166のソース、及び端子148へそれぞれ接続
されている。インバータ114の出力は、シフトレジスタ1
34の出力、シフトレジスタ132の伝送ゲート118の入力、
そして端子150にそれぞれ接続されている。インバータ1
16の出力は、回路100の出力端子及び端子152へそれぞれ
接続されている。

トランジスタ162及び164のドレインは、制御信号D2、
インバータ172の入力、及び端子180にそれぞれ接続され
ている。トランジスタ160及び166のドレインは、インバ
ータ172の出力及び端子176に接続されている。トランジ
スタ160,162,164及び166のゲートは、セット端54及び初
期セット信号SETに接続されている。トランジスタ160の
ソースは、トランジスタ168のドレイン及び端子167に接
続されている。トランジスタ168のソースは、端子136に
接続されている。トランジスタ162のソースは、端子140
に接続されている。トランジスタ164のソースは、トラ
ンジスタ170のドレイン及び端子169に接続されている。
トランジスタ170のソースは、端子144に接続されてい
る。トランジスタ166のソースは、端子148に接続されて
いる。

図５は、図２の回路100の種々の時間に対する電圧波
形を示す。図示した全ての波形は、作用上必須の条件で
はないが本質的に同じ振幅であり、且つ各々が同じ
「１」及び「０」の論理レベルをもつ。波形501は、時
刻Ｔ（ナノ秒）に対する端子131（インバータ104の出
力）の電圧Ｖ（ボルト）を示す。波形505は、時刻Ｔ
（マイクロ秒）に対する端子130（インバータ106の出
力）の電圧Ｖ（ボルト）を示す。各端子136,138,140,14
2,144,146,148,150及び152における回路100の波形510,5
15,520,525,530,535,540,545,及び550は、各波形に対す
る時刻Ｔ（ナノ秒）に対する電圧Ｖ（ボルト）を示す。

インバータ104の出力（端子131）からのクロック信号
は、伝送ゲート118及び122内のＰチャンネルトランジス
タ（図３のみに示した）のゲート及び伝送ゲート120及
び124内におけるｎチャンネルトランジスタ（図３のみ
に示した）のゲートに供給される。インバータ106の出
力端子130からの反転クロック信号（即ち、端子131上の
クロック信号）は、伝送ゲート118及び122内におけるｎ
チャンネルトランジスタ（図３のみに示した）のゲート
及び伝送ゲート120及び124内におけるＰチャンネルトラ
ンジスタ（図３のみに示した）のゲートに供給される。
この結果、インバータ104からの出力（端子131）のクロ
ック信号が「１」でありインバータ106の出力（端子13
0）からの反転クロック信号が「０」であるインターバ
ル、例えば時刻Ｔ＝t₀とt₁との間においては、伝送ゲー
ト118及び122は開放（本質的に開回路または高インピー
ダンス）され、伝送ゲート120及び124は閉止（本質的に
短絡又は低インピーダンス）される。また、インバータ
104からのクロック信号が「０」でインバータ106からの
反転クロック信号が「１」であるとき、例えば時刻Ｔ＝
t₁とt₂との間では、伝送ゲート118および122が閉止さ
れ、伝送ゲート120及び124が開放される。

シフトレジスタ132及び134の初期状態は、端子180に
供給される制御信号D2により決定される。上述のよう
に、図１の回路10に対しては、制御信号D1は端子30で回
路10の出力信号の位相を設定する。信号D2が「１」であ
るとき、初期状態即ちシフトレジスタ132及び134の端子
142及び150の電圧は、それぞれ「０」及び「１」にセッ
トされる。もし制御信号D2が「０」であるならば、シフ
トレジスタ132及び134の初期状態は、それぞれ「１」及
び「０」に設定される。

制御信号D2が「１」であり、端子54に供給される初期
設定信号SETが「１」であると仮定する。トランジスタ1
62及び164のドレインは「１′ｓ」であり、トランジス
タ160及び166のドレインはインバータ172の出力（端子1
76）から「０」を受信する。トランジスタ160,162,164
及び166は、そのゲートにおいて信号SETからの「１」に
よってイネーブルされる。初期セット信号SET（図５で
は不図示）は、通常はトランジスタ160,162,164及び166
を選択的にイネーブル及びその後ディスエーブルするた
めに用いられる比較的持続時間の短いパルスである。ト
ランジスタ160及び166のソース（それぞれ端子167及び1
48）は「０′ｓ」であり、トランジスタ162及び164のソ
ース（それぞれ端子140及び169）は、「１′ｓ」であ
る。トランジスタ168及び170は、インバータ104の出力
（端子131）が「１」である時にイネーブルされる。

制御信号D2＝「１」で、インバータ104の出力のクロ
ック信号が「０」でインバータ106の出力のクロック信
号が「１」で、TG's118及び122が閉止されているとき
は、TG's120及び124が開放され、トランジスタ168及び1
70がディスエーブルされる。従って、端子140が「１」
となる。トランジスタ168及び170のゲートの「０」は、
双方のトランジスタをディスエーブルする。従って、端
子142が「０」となり、これが閉止TG122によって端子14
4へ伝送される。インバータ112は端子144の「０」を反
転し、端子146に「１」を発生する。TG124は、この時開
放されているので、イネーブルされたトランジスタ166
は端子148で「０」を発生する。インバータ114はその入
力で「０」を反転し、端子150で「１」を発生する。イ
ンバータ116は、その入力で「０」を反転し、端子150で
「１」を発生する。端子150の「１」はTG118を通過し、
端子136を「１」にする。インバータ108は、その入力の
「１」を反転し、端子138で「０」を発生する。

インバータ104の出力のクロック信号が「１」であり
インバータ106の出力のクロック信号が「０」であると
きの各インターバル中に制御信号D2＝「１」であると、
TG118及び112が開放され、TG120及び124が閉止される。
トランジスタ168及び170がイネーブルされる。このよう
にして、端子136が「０」にセットされ、端子144が
「１」にセットされる。端子136の「０」はインバータ1
08により反転されて、端子138上の「１」となる。端子1
38上の「１」はTG120を介して伝送され、これによって
端子140は「１」にセットされる。インバータ110はその
入力の「１」を反転して、端子142に「０」を発生す
る。端子144上の「１」は、インバータ112により反転さ
れ、端子146上で「０」になり、これが閉止されたTG124
を介して伝送されて端子148が「０」にセットされる。
トランジスタ166は端子148を「０」にセットし、これに
よって該端子148は「０」レベルで保持されることとな
る。インバータ114は、その入力の「０」を反転し、端
子150に「１」を発生する。インバータ116はその入力の
「１」を反転し、端子152に「０」を発生させる。

今、制御信号D2（端子180）が「０」であり、端子54
に供給される初期セット信号SETが「１」であると想定
する。インバータ172の出力（端子176）が「１」である
ので、トラジスタ160及び166のドレインは「１」にな
る。トランジスタ162及び164のドレインは「０」であ
る。トランジスタ160,162,164及び166は、「１」信号SE
Tによりイネーブルされる。トランジスタ162及び164の
ソースは「０」であり、トランジスタ160及び166のソー
スは「１」である。そのゲートに供給されるインバータ
104からのクロック信号が「１」であるとき、トランジ
スタ168及び170がイネーブルされる。従って、端子131
が「１」にセットされると、端子136及び148が「１」に
セットされ、端子140及び144が「０」にセットされる。

D2＝「０」であって、インバータ104の出力のクロッ
ク信号が「０」であってインバータ106の出力のクロッ
ク信号が「１」である時の各インターバル中において、
TGs118及び122が閉止されてTGs120及び124が開放され
る。トランジスタ168及び170はディスエーブルされ、こ
れによって端子136及び144はそれぞれ端子167及び169か
ら効果的に分離される。端子140は「０」にセットさ
れ、端子148は「１」にセットされる。端子148の「１」
はインバータ114により反転され、端子150で「０」とな
る。端子150の「０」はインバータ116により反転され、
端子152で「１」となる。これはまた、TG118を介して伝
送され、端子136を「０」にセットする。端子136の
「０」は、インバータ108により反転され、端子138で
「１」になる。

D2＝「０」であって、インバータ104の出力のクロッ
ク信号が「１」でインバータ106の出力のクロック信号
が「０」であるとき、TG118及び122が開放されてTG120
及び124が閉止される。トランジスタ168及び170がイネ
ーブルされ、これにより端子136及び144がそれぞれ
「１」及び「０」にセットされる。またトランジスタ16
2及び166もイネーブルされ、これによって端子140及び1
48がそれぞれ「０」及び「１」にセットされる。インバ
ータ108は端子136上の「１」を反転し、端子138に
「０」を発生する。閉止されたTG120は端子138上の
「０」を端子140へ伝送する。インバータ110は、端子14
0の「０」を反転して端子142に「１」を発生する。イン
バータ112は端子144の「０」を反転し、端子146に
「１」を発生する。閉止TG124は端子146の「１」を端子
148に伝送する。インバータ114は端子148の「１」を反
転して端子150に「０」を発生する。インバータ116は端
子150の「０」を反転して端子152に「１」を発生する。

図示上の目的から、制御信号D2が「０」であり端子14
2が「１」にセットされ、端子150が「０」にセットされ
ていると仮定する。時刻Ｔ＝t₀とt₁との間において、イ
ンバータ104の出力（端子131）におけるクロック信号
（波形501）は「１」であり、インバータ106の出力（端
子130）におけるクロック信号（波形505）は「０」であ
る。波形510に示されたインバータ108の入力は「１」で
あり、波形515に示されたインバータ108の出力は「０」
である。伝送ゲート120は閉止されている。波形520に示
されたインバータ110の入力は、従って「０」であり、
波形525に示されたその出力は「１」である。伝送ゲー
ト122は開放されており、これによって波形530に示され
たインバータ112の入力は「０」であり、波形535に示さ
れたインバータ112の出力は「１」である。伝送ゲート1
24は閉止されているので、波形540に示されたインバー
タ114への入力もまた「１」となり、波形545に示された
その出力は「０」となる。波形550により示されるよう
に、インバータ116の出力（端子152）は「１」である。

Ｔ＝t₁とt₂との間において、伝送ゲート118及び122は
閉止されており、伝送ゲート120及び124はインバータ10
4からの「０」クロック信号（波形501）及びインバータ
106からの「１」クロック信号（波形505）に応答して開
放される。伝送ゲート118は、シフトレジスタ134のイン
バータ114の出力の「０」（波形545）をシフトレジスタ
132のインバータ108の入力（波形510）に接続し、伝送
ゲート122は、シフトレジスタ132中のインバータ110の
出力の「１」（波形525）をシフトレジスタ134中のイン
バータ112の入力（波形530）に接続する。

時刻Ｔ＝t₂からt₃の間に、伝送ゲート118及び122は開
放され、伝送ゲート120及び124は閉止される。伝送ゲー
ト120はインバータ108の「１」出力（波形515）をイン
バータ110の入力（波形520）に接続し、伝送ゲート124
はインバータ112の出力（波形535）からの「０」をイン
バータ114の入力（波形540）に接続する。時刻Ｔ＝t₃と
t₄の間に、伝送ゲート118及び122は閉止され、伝送ゲー
ト120及び124は開放され、これによってインバータ114
の出力からの「１」（波形545）がインバータ108の入力
に供給され、インバータ110の「０」出力（波形525）が
インバータ112の入力（波形530）に転送される。

時刻Ｔ＝t₄において、インバータ104のクロック出力
（端子131）が「１」になり、インバータ106のクロック
出力（端子130）が「０」になる。伝送ゲート120及び12
2は閉止され、伝送ゲート118及び122は開放され、これ
によってインバータ108の「０」出力（波形515）はイン
バータ110の入力波形520に転送され、インバータ112の
「１」出力（波形535）はインバータ114の入力（波形54
0）に転送される。時刻Ｔ＝t₀からt₄のインターバルに
おいて分周回路の端子30における図１の回路10の出力信
号の２サイクルが発生する。同じインターバルにおい
て、インバータ116における図２の回路100の出力（波形
550）は、時刻Ｔ＝t₀とt₂との間では「１」であり、時
刻Ｔ＝t₂とt₄との間では「０」であり、時刻Ｔ＝t₄では
再び「１」となる。この結果、回路100はその入力周波
数を端子30で２分割するよう作用する。前述した作用
は、時刻Ｔ＝t₄とt₈との間、及び時刻Ｔ＝t₈及びt₁₂と
の間で繰り返される。

図１の回路10に関して述べたように、従来の周知周波
数カウンタは、付加遅延を引き起こす素子を含むフィー
ドバック通路を必要としていた。図２の回路100では、
入力信号が直列接続されたシフトレジスタ132及び134を
クロックするために使用され、これによってフィードバ
ック通路に素子は不要となる。このようなフィードバッ
ク通路素子を除去することによって、作用周波数が大幅
に増大する。第２段100の開始は、シフトレジスタ段
を、図１の回路10へ供給される制御信号の選択された位
相に対応した２つの初期状態のうちの一方にリセットす
ることによって達成される。

図３は、図２の回路100の伝送ゲート118,120,122及び
124に使用することができる伝送ゲート200を模式的に示
す。伝送ゲート200は、Ｐチャンネル電界効果トランジ
スタ202及びｎチャンネル電界効果トランジスタ204を含
む。これらの各トランジスタは、ゲート、ドレイン及び
ソースを有する。トランジスタ202のソースはトランジ
スタ204のドレイン及び第１入力／出力端子206へ接続さ
れる。トランジスタ202のドレインは、トランジスタ204
のソース及び第２入力／出力端子208に接続される。ト
ランジスタ202のゲートは端子210に接続され、トランジ
スタ204のゲートは端子212に接続されている。端子212
は直接クロック入力とすることができ、端子210は反転
クロック入力とすることができ、端子206は入力とする
ことができ、端子208を出力とすることができる。

次に作用について説明する。端子210及び212に供給さ
れるクロック信号は、相補方形波信号である。クロック
インバータ端子210は論理１（「１」）を受信し、クロ
ック端子212は論理０（「０」）を受信する。クロック
端子210が受信するとき、クロック端子212は「１」を受
信する。トランジスタ202及び204は、トランジスタ202
のゲートへ供給されたクロック信号が「０」であり、ト
ランジスタ204のゲートに供給されたクロック信号が
「１」である時にイネーブルされる。このようにして両
トランジスタ202及び204がイネーブルされるので、端子
210上の「０」と端子212上の「１」に応答して端子206
と208との間に双方向電流路が形成される。端子210上の
「１」と端子212上の「０」は、トランジスタ202及び20
4をディスエーブルし、これによって端子206と208との
間に開（高インピーダンス）回路を形成する。

以上述べた特定の実施例は、本発明の技術思想と範囲
を示すために掲げられたに過ぎない。本発明の原理に従
って、当業者であれば種々の改良変更が可能である。例
えば、分周波クロック信号CK1及びCK2を、時刻Ｔ＝t₀か
らt₄のインターバルにおいての周波数の1/2以外の周波
数に設定可能である。図１及び図２の回路で使用した各
素子に薄膜トランジスタを用いることができる。更に、
図２の回路100のトランジスタ160,162,164,166,168及び
170、そしてインバータ172は、所望の機能を実行する伝
送ゲート等種々の回路で代替できる。更にまた、トラン
ジスタ52は、所望の機能を実行する伝送ゲート等種々の
回路で代替できる。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−195323（ＪＰ，Ａ) 特開 昭64−30325（ＪＰ，Ａ) 特開 昭52−156539（ＪＰ，Ａ) 特開 昭57−178414（ＪＰ，Ａ) 特開 昭60−233934（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】電荷記憶手段と、 第１周波数信号を受信するための手段と、 該第１周波数の分周波である周波数を持つ少なくとも一
   のクロック信号を受信するための手段と、 第１及び第２論理状態にセットされる出力と、 該第１周波数信号及び該少なくとも一の分周波クロック
   信号に応答して該出力に分周周波数信号を発生するため
   の手段と、を含み、該発生するための手段は、 該第１周波数信号に応答して、該電荷記憶手段に蓄積さ
   れた電荷を変化させ該電荷記憶手段をセット状態にする
   ための手段、 該少なくとも一の分周周波数信号に応答して、該電荷記
   憶手段に格納された電荷を変化させ該電荷記憶手段をリ
   セット状態にするための手段、 リセット状態にある該電荷記憶手段に応答して該出力を
   該第１論理状態にセットするための手段、 セット状態にある該電荷記憶手段及び該第１周波数信号
   の双方に応答して該出力を該第２論理状態へリセットす
   るための手段、を含む分周回路。
2. 【請求項２】電荷記憶手段と、 第１周波数信号を受信するための手段と、 該第１周波数の分周波である周波数を持つ少なくとも一
   のクロック信号を受信するための手段と、 第１及び第２論理状態に選択的にセットされる出力と、 該第１周波数信号及び該少なくとも一の分周周波数クロ
   ック信号に応答して該出力に分周周波数信号を発生する
   ための手段と、を含む第１段を備え、該発生するための
   手段は、 該第１周波数信号に応答して、該電荷記憶手段に格納さ
   れた電荷を変化させ該電荷記憶手段をセット状態にする
   ための手段、 該少なくとも一の分周周波数信号に応答して、該電荷記
   憶手段に格納された電荷を変化させ該電荷記憶手段をリ
   セット状態にするための手段、 リセット状態にある該電荷記憶手段に応答して該出力を
   該第１論理状態にセットするための手段、 セット状態にある該電荷記憶手段及び該第１周波数信号
   の双方に応答して該出力を該第２論理状態へリセットす
   るための手段、を含む分周回路。
3. 【請求項３】それぞれが入力及び出力を有する第１、第
   ２、第３、第４、第５、及び第６のインバータと、 それぞれが第１及び第２入力／出力、第１制御端子及び
   第２制御端子を有する第１、第２、第３、及び第４伝送
   ゲートと、 該第１インバータの入力、該第１及び第３伝送ゲートの
   第２制御端子、並びに該第２及び第４伝送ゲートの第１
   制御端子へそれぞれ接続された回路入力端子と、を含
   み、 該第１インバータの出力は、該第１及び第３伝送ゲート
   の第１制御端子と、該第２及び第４伝送ゲートの第２制
   御端子とに接続され、 該第１伝送ゲートの第２入力／出力は、該第２インバー
   タの入力に接続され、 該第２インバータの出力は、該第２伝送ゲートの第１入
   力／出力に接続され、 該第２伝送ゲートの第２入力／出力は、該第３インバー
   タの入力に接続され、 該第３インバータの出力は、該第３伝送ゲートの第１入
   力／出力に接続され、 該第３伝送ゲートの第２入力／出力は、該第４インバー
   タの入力に接続され、 該第４のインバータの出力は、該第４伝送ゲートの第１
   入力／出力に接続され、 該第４伝送ゲートの第２入力／出力は、該第５インバー
   タの入力に接続され、 該第５インバータの出力は、該第６インバータの入力及
   び該第１伝送ゲートの第１の入力／出力に接続され、 該第６インバータの出力は、回路出力端子に接続され、 該各伝送ゲートの第２入力／出力に接続され、その出力
   信号レベルを選択的にセットするためのセット手段と、 を備えた回路。
4. 【請求項４】それぞれが制御端子と第１及び第２出力端
   子とを有する第１導電型の第１及び第２トランジスタ
   と、 それぞれが制御端子と第１及び第２出力端子とを有する
   第２導電型の第３、第４、第５、第６、第７、及び第８
   トランジスタと、 入力及び出力を有するインバータと、 該第１及び第８トランジスタの制御端子に接続された第
   １回路入力端子と、 該第３トランジスタの制御端子に接続された第２回路入
   力端子と、 該第４トランジスタの制御端子に接続された第３回路入
   力端子と、 該第６トランジスタの制御端子に接続された第４回路入
   力端子と、 該第２及び第７トランジスタの第１出力端子に接続され
   た回路出力端子と、 を含み、 該インバータの出力は、該第５トランジスタの制御端子
   に接続され、 該第１、第３、及び第５トランジスタの第１出力端子
   は、該第２及び第７トランジスタの制御端子に接続さ
   れ、 該第３トランジスタの第２出力端子は、該第４トランジ
   スタの第１出力端子に接続され、 該第５トランジスタの第２出力端子は、該第６トランジ
   スタの第１出力端子に接続され、 該第７トランジスタの第２出力端子は、該第８トランジ
   スタの第１出力端子へ接続されている、回路。
5. 【請求項５】第１段と第２段とを含み、 該第１段は、 それぞれが制御端子と第１及び第２出力端子とを有する
   第１導電型の第１及び第２トランジスタと、 それぞれが制御端子と第１及び第２出力端子とを有する
   第２導電型の第３、第４、第５、第６、第７、及び第８
   トランジスタと、 入力及び出力を有するインバータと、 該第１及び第８トランジスタの制御端子に接続された第
   １回路入力端子と、 該第３トランジスタの制御端子に接続された第２回路入
   力端子と、 該第４トランジスタの制御端子に接続された第３回路入
   力端子と、 該第６トランジスタの制御端子に接続された第４回路入
   力端子と、 該第２及び第７トランジスタの第１出力端子に接続され
   た第１段回路出力端子と、を含み、 該インバータの出力は、該第５トランジスタの制御端子
   に接続され、 該第１、第３、及び第５トランジスタの第１出力端子
   は、該第２及び第７トランジスタの制御端子に接続さ
   れ、 該第３トランジスタの第２出力端子は、該第４トランジ
   スタの第１出力端子に接続され、 該第５トランジスタの第２出力端子は、該第６トランジ
   スタの第１出力端子に接続され、 該第７トランジスタの第２出力端子は、該第８トランジ
   スタの第１出力端子へ接続され、 該第２段は、 それぞれが入力及び出力を有する第１、第２、第３、第
   ４、第５、及び第６のインバータと、 それぞれが第１及び第２入力／出力、第１制御端子、及
   び第２制御端子と、を有する第１、第２、第３、及び第
   ４伝送ゲートと、 該第１インバータの入力、該第１及び第３伝送ゲートの
   第２制御端子、並びに該第２及び第４伝送ゲートの第１
   制御端子へそれぞれ接続された第２段回路入力端子と、
   を含み、 該第１インバータの出力は、該第１及び第３伝送ゲート
   の第１制御端子と、該第２及び第４伝送ゲートの第２制
   御端子と、にそれぞれ接続され、 該第１伝送ゲートの第２入力／出力は、該第２インバー
   タの入力に接続され、 該第２インバータの出力は、該第２伝送ゲートの第１入
   力／出力に接続され、 該第２伝送ゲートの第２入力／出力は、該第３インバー
   タの入力に接続され、 該第３インバータの出力は、該第３伝送ゲートの入力／
   出力に接続され、 該第３伝送ゲートの第２入力／出力は、該第４インバー
   タの入力に接続され、 該第４のインバータの出力は、該第４伝送ゲートの第１
   入力／出力に接続され、 該第４伝送ゲートの第２入力／出力は、該第５インバー
   タの入力に接続され、 該第５インバータの出力は、該第６インバータの入力及
   び該第１伝送ゲートの第１の入力／出力にそれぞれ接続
   され、 該第６インバータの出力は、回路出力端子に接続され、 該各伝送ゲートの第２入力／出力に接続され、その出力
   信号レベルを選択的にセットするためのセット手段と、 を備えた回路。
6. 【請求項６】第１段と第２段とを含み、 該第１段は、 電荷記憶手段と、 第１周波数信号を受信するための手段と、 該第１周波数の分周波である周波数を持つ少なくとも一
   のクロック信号を受信するための手段と、 第１及び第２論理状態に選択的にセットされる当該第１
   段の出力と、 該第１周波数信号及び該少なくとも一の分周周波数クロ
   ック信号に応答して、当該第１段の出力に分周周波数信
   号を発生するための手段と、を含み、該発生するための
   手段は、 該第１周波数信号に応答して、該電荷記憶手段に格納さ
   れた電荷を変化させ該電荷記憶手段をセット状態にする
   ための手段、 該少なくとも一の分周周波数信号に応答して、該電荷記
   憶手段に格納された電荷を変化させ該電荷記憶手段をリ
   セット状態にするための手段、 リセット状態にある該電荷記憶手段に応答して該出力を
   該第１論理状態にセットするための手段、 セット状態にある該電荷記憶手段及び該第１周波数信号
   の双方に応答して該出力を該第２論理状態へリセットす
   るための手段、 を含み、 該第２段は、 それぞれが入力及び出力を有する第１及び第２シフトレ
   ジスタと、 該第１シフトレジスタの制御端子は該第１段の出力端子
   に接続され、 該第１シフトレジスタの出力を該第２シフトレジスタの
   入力に接続し、且つ該第２シフトレジスタの出力を該第
   １シフトレジスタの入力に接続するための手段と、 該第１シフトレジスタ内に第１状態信号と、該第２シフ
   トレジスタ内に第２状態信号とを初期記憶するための手
   段と、 該第１段の出力に応答し、該第１段出力の分周周波数の
   1/2の周波数で該第１シフトレジスタから該第１状態信
   号を該第２シフトレジスタへシフトすると共に、該第２
   シフトレジスタから該第２状態信号を該第１シフトレジ
   スタへシフトするための手段と、 を含む回路。