KR940018718A - 다상 클럭 발생 회로 - Google Patents

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Abstract

단상 클럭 및 제2지연 회로의 출력 신호는 제1NAND게이트 및 제1NOR게이트엥 입력된다. 제1NAND게이트의 출력신호는 제1클럭구동기의 제1PMOS트랜지스터의 게이트에 입력된다. 제1NOR게이트의 출력신호는 제1클럭구동기의 제1NMOS트랜지스터의 게이트에 입력된다. 한편, 인버터로부터 출력된 반전클릭 및 제1지연회로의 클럭 신호는 제2NAND회로 및 제2NOR회로에 입력된다. 제2NAND게이트의 출력 신호는 제2클럭구동기의 제2PMOS트랜지스터의 게이트에 입력된다. 제2NOR게이트의 출력 신호는 제2클럭구동기의 제2NMOS트랜지스터의 게이트에 입력된다.

Description

다상 클럭 발생 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 다상 클럭 발생 회로의 제1실시예에 따른 2상 클럭 발생 회로의 회로도, 제5도는 제4도에 도시한 2상 클럭 발생 회로의 동작을 설명하는 타이밍 차트, 제6도는 본 발명의 다상 클럭 발생 회로의 제2실시예에 따른 2상 클럭 발생 회로의 회로도.

Claims (20)

  1. 제1전원 전압 단자; 제2전원 전압 단자; 사익 제1전원 정압 단자에 접속된 소스를 갖는 P-채널 전계 효과 트랜지스터, 상기 제2전원 전압 단자에 접속된 소스 및 상기 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 N-채널 전계 효과 트랜지스터를 포함하는 클럭 구동기; 및 상기 P-채널 전계 효과 트랜지스터와 상기 N-채널 전계 효과 트랜지스터모두가 온 상태로 동시에 되지 않도록 서로 선택적이고 독립적으로 상기 P-채널 전계 효과 트랜지스터 및 상기 N-채널 전계 효과 트랜지스터를 턴 온시키기 위한 클럭 구동기 구동 수단을 포함하는 것을 특징으로 하는 다상 클럭 발생 회로.
  2. 제1항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  3. 제1전원 전압 단자; 제2전원 전압 단자; 반전 클럭을 발생시키기 위해 단상 클럭의 극성을 반전시키기 위한 반전 수단;제1논리 AND 수단; 제1논리 OR 수단; 제2논리 AND 수단; 제2논리 OR 수단; 상기 제1논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 제1 P-채널 전계 효과 트랜지스터, 및 상기 제1논리 OR 수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압단자에 접속된 소스 및 상기 제1 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 제1 N-채널 전계 효과 트랜지스터를 포함하는 제1클럭 구동기; 상기 제2논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 제2 P-채널 전계 효과 트랜지스터, 및 상기제2논리 OR 수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 제2 P-채널 전계 효과트랜지스터의 드레인에 접속된 드레인을 갖는 제2 N-채널 전계 효과 트랜지스터를 포함하는 제2클럭 구동기; 상기 제1논리 OR 수단의 출력 신호를 소정의 제1지연 시간 만큼 지연시키기 위한 제1지연 수단; 및 상기 제2논리 OR 수단의 출력 신호를 소정의 제2지연 시간 만큼 지연시키기 위한 제2지연 수단을 포함하고, 상기 단상 클럭 및 상기 제2지연 수단의 출력신호가 상기 제1논리 AND 수단 및 상기 제1논리 OR 수단에 입력되고, 상기 반전 수단으로 부터 출력되는 반전 클럭 및 상기 제1지연 수단의 출력신호가 상기 제2논리 AND 수단 및 상기 제2논리 OR 수단에 입력되는 것을 특징으로 하는 다상 클럭 발생 회로.
  4. 제3항에 있어서, 상기 제2전원 단자가 접지되는 것을 특징으로 하는 다상 발생 회로.
  5. 제1전원 전압 단자; 제2전원 전압 단자; 반전 클럭을 발생시키기 위해 단상 클럭의 극성을 반전시키기 위한 반전 수단;제1논리 AND 수단; 제1논리 OR 수단; 제2논리 AND 수단; 제2논리 OR 수단; 상기 제1논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속하는 소스를 갖는 제1 P-채널 전계 효과 트랜지스터, 및 상기 제1논리 OR 수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 제1 P-채널 전계 효과 트랜지스터의드레인에 접속된 드레인을 갖는 제1 N-채널 전계 효과 트랜지스터를 포함하는 제1클럭 구동기; 상기 제2논리 AND 수단의출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 제2 P-채널 전계 효과 트랜지스터, 및 상기 제2논리 OR 수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 제2 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 제2 N-채널 전계 효과 트랜지스터를 포함하는 제2클럭 구동기; 상기 제1논리 AND 수단의 출력 신호를 소정의 제1지연 시간 만큼 지연시키기 위한 제1지연 수단; 및 상기 제2논리 AND 수단의출력 신호를 소정의 제2지연 시간 만큼 지연시키기 위한 제2지연 수단을 포함하고, 상기 단상 클럭 및 상기 제2지연 수단의 출력 신호가 상기 제1논리 AND 수단 및 상기 제1논리 OR 수단에 입력되고, 상기 반전과 수단으로 부터 출력되는 반전클럭 및 상기 제1지연 수단의 출력 신호가 상기 제2논리 AND 수단과 상기 제2논리 OR 수단에 입력되는 것을 특징으로 하는 다상 클럭 발생 회로.
  6. 제5항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  7. 제1전원 전압 단자; 제2전원 전압 단자; 반전 클럭을 발생시키기 위해 단상 클럭의 극성을 반전시키기 위한 반전 수단,제1논리 AND 수단; 제1논리 OR 수단; 제2논리 AND 수단; 제2논리 OR 수단; 상기 제1논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 제1 P-채널 전계 효과 트랜지스터, 및 상기 제1논리 OR 수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 제1 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 제1 N-채널 전계 효과 트랜지스터를 포함하는 제1클럭 구동기; 상기 제2논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 제2 P-채널 전계 효과 트랜지스터, 및 상기제2논리 OR 수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 제2 P-채널 전계 효과트랜지스터의 드레인에 접속된 드레인을 갖는 제2 N-채널 전계 효과 트랜지스터를 포함하는 제2클럭 구동기; 상기 제1논리 OR 수단의 출력 신호를 소정의 제1지연 시간 만큼 지연시키기 위한 제1가변 지연 수단; 및 상기 제2논리 OR 수단의 출력 신호를 소정의 제2지연 시간 만큼 지연시키기 위한 제2가변 지연 수단을 포함하고, 상기 단상 클럭 및 상기 제2가변지연 수단의 출력 신호가 상기 제1논리 AND 수단 및 상기 제1논리 OR 수단에 입력되고, 상기 반전 수단으로 출력되는 반전 클럭 및 상기 제1가변 지연 수단의 출력 신호가 상기 제2논리 AND 수단과 상기 제2논리 OR 수단에 입력되는 것을 특징으로 하는 다상 클럭의 발생 회로.
  8. 제7항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  9. 제7항에 있어서, 상기 제1가변 지연 수단의 상기 제1지연 시간 및 상기 제2가변 지연 수단의 상기 제2지연 시간을 세트시키기 위한 지연 시간 세트 수단을 더 포함하는 것을 특징으로 하는 다상 클럭 발생 회로.
  10. 제9항에 있어서, 상기 제2전원 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  11. 제1전원 전압 단자; 제2전원 전압 단자; 반전 클럭을 발생시키기 위해 단상 클럭의 극성을 반전시키기 위한 반전 수단;제1논리 AND 수단; 제1논리 OR 수단; 제2논리 AND 수단; 제2논리 OR 수단; 상기 제1논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 제1 P-채널 전계 효과 트랜지스터, 및 상기 제1논리 OR수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 제1 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 제1 N-채널 전계 효과 트랜지스터를 포함하는 제1클럭 구동기; 상기 제2논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 제2 P-채널 전계 효과 트랜지스터, 및 상기제2논리 OR 수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 제2 P-채널 전계 효과트랜지스터의 드레인에 접속된 드레인을 갖는 제2 N-채널 전계 효과 트랜지스터를 포함하는 제2클럭 구동기; 상기 제1논리 AND 수단의 출력 신호를 제1지연 시간 만큼 지연시키기 위한 제1가변 지연 수단; 및 상기 제2논리 AND 수단의 출력 신호를 제2지연 시간 만큼 지연시키기 위한 제2가변지연 수단을 포함하고, 상기 단상 클럭 및 상기 제2가변 지연 수단의 출력 신호가 상기 제1논리 AND 수단 및 상기 제1논리 OR 수단에 입력되고, 상기 반전 수단으로 부터 출력되는 반전 클럭 및상기 제1가변지연 수단의 출력 신호가 상기 제2논리 AND 수단과 상기 제2논리 OR 수단에 입력되는 것을 특징으로 하는다상 클럭 발생 회로.
  12. 제11항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  13. 제11항에 있어서, 상기 제1가변 지연 수단의 제1지연 시간 및 상기 제2가변 지연 수단의 제2지연 시간을 세트시키기 위한지연 시간 세트 수단을 더 포함하는 것을 특징으로 하는 다상 클럭의 발생 회로.
  14. 제13항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  15. 제1전원 전압 단자; 제2전원 전압 단자; 다수의 분주 신호를 발생시키기 위해 단상 클럭 주파수를 분할하기 위한 분주 수단; 및 제1논리 AND 수단, 제2논리 AND 수단, 논리 OR 수단, 상기 논리 OR 수단의 출력 신호를 소정의 지연 시간 만큼지연시키기 위한 지연 수단, 상기 제1논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된소스를 갖는 P-채널 전계 효과 트랜지스터를 갖고, 상기 제1논리 OR 수단의 출력 신호 입력되는 게이트 상기 제2전원 전압 단자에 접속된 소스 및 상기 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 N-채널 전계 효과 트랜지스터를 갖고 있는 클럭 구동기를 각각 포함하는 다수의 출력 수단을 포함하고, 상기 분주 수단이 임의의 복수로 분주된신호가 임의의 다른 분주된 신호의 하이 레벨 주기와 중첩하지 않는 하이 레벨 주기를 갖도록 다수의 분주된 신호를 발생시키고, 상기 분주 수단에 의해 발생된 다수의 분주 신호 중 한 신호 및 상기 다수의 출력 수단 중 한 수단을 제외한 다수의 출력 수단을 구성하는 상기 지연 수단의 출력 신호가 상기 다수의 출력 수단 중 한 수단을 구성하는 상기 제1논리AND 수단에 입력되며, 상기 다수의 출력 수단 중 한 수단을 제외한 다수의 출력 수단을 구성하는 상기 지연 수단의 출력신호가 상기 다수의 출력 수단 중 한 수단을 구성하는 제2논리 AND 수단에 입력되고, 상기 분주 수단에 의해 발생된 다수의 분주된 신호중 한 신호, 및 상기 제2논리 AND 수단의 출력 신호가 상기 다수의 출력 수단 중 한 수단을 구성하는 논리OR 수단에 입력되는 것을 특징으로 하는 다상 클럭 발생 회로.
  16. 제15항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  17. 제1전원 전압 단자; 제2전원 전압 단자; 다수의 분주 신호를 발생시키기 위해 단상 클럭 주파수를 분할하기 위한 분주 수단; 및 제1논리 AND 수단, 제2논리 AND 수단, 논리 OR 수단, 상기 논리 OR 수단의 출력 신호를 지연시키기 위한 가변 지연 수단, 상기 제1논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 P-채널 전계 효과 트랜지스터를 갖고, 상기 제1논리 OR 수단의 출력 신호 입력되는 게이트, 상기 제2전원 전압 단자에 접속된소스 및 상기 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 N-채널 전계 효과 트랜지스터를 갖고 있는클럭 구동기를 각각 포함하는 다수의 출력 수단을 포함하고, 상기 분주 수단이 임의의 복수로 분주된 신호가 임의의 다른분주된 신호의 하이 레벨 주기와 중첩하지 않는 하이 레벨 주기를 갖도록 다수의 분주된 신호를 발생시키고, 상기 분주수단에 의해 발생된 다수의 분주 신호 중 한 신호 및 상기 다수의 출력 수단 중 한 수단을 제외한 다수의 출력 수단을 구성하는 상기 가변 지연 수단의 출력신호가 상기 다수의 출력 수단중 한 수단을 구성하는 상기 제1논리 AND 수단에 입력되며, 상기 다수의 출력 수단 중 한 수단을 제외한 다수의 출력수단을 구성하는 상기 가변 지연 수단의 출력신호가 상기 다수의 출력 수단중 한 수단을 구성하는 제2논리 AND 수단에 입력되고, 상기 분주 수단에 의해 발생된 다수의 분주된 신호중 한 신호, 및 상기 제2논리 AND 수단의 출력 신호가 상기 다수의 출력 수단 중 한 수단을 구성하는 논리 OR 수단에입력되는 것을 특징으로 하는 다상 클럭 발생 회로.
  18. 제17항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  19. 제17항에 있어서, 상기 다수의 출력 수단을 구성하는 상기 가변 지연 수단의 지연 시간을 세트시키기 위한 지연 수단 세트 수단을 더 포함하는 것을 특징으로 하는 다상 클럭 발생 회로.
  20. 제19항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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