JPS6012818A - 多相クロツク発生回路 - Google Patents
多相クロツク発生回路Info
- Publication number
- JPS6012818A JPS6012818A JP58118299A JP11829983A JPS6012818A JP S6012818 A JPS6012818 A JP S6012818A JP 58118299 A JP58118299 A JP 58118299A JP 11829983 A JP11829983 A JP 11829983A JP S6012818 A JPS6012818 A JP S6012818A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output signal
- gate circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
- H03K5/15033—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of bistable devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、多相クロック発生回路に関するもので、例
えば、アナログ信号を伝達するマルチプレクサの切り換
え制御回路に有効な技術に関するものである。
えば、アナログ信号を伝達するマルチプレクサの切り換
え制御回路に有効な技術に関するものである。
２以上のアナログ信号を切り換えるマルチプレクサのよ
うなアナログスイッチ回路においては、その切り換え時
に２重接続が行われると、信号レベルが変化してしまう
という問題が生じる。特に、信号を電荷の形で伝達する
スイッチドキャパシタ等においては、２重接続によって
重荷の移動が生じるので重大な問題となる。
うなアナログスイッチ回路においては、その切り換え時
に２重接続が行われると、信号レベルが変化してしまう
という問題が生じる。特に、信号を電荷の形で伝達する
スイッチドキャパシタ等においては、２重接続によって
重荷の移動が生じるので重大な問題となる。
そこで、切り換え制御信号としてノンオーバーラツプの
クロックを用いる必要がある。
クロックを用いる必要がある。
この発明の目的は、簡単な構成によりノンオーバーラン
プを保旺した多相クロック発生回路を提供することにあ
る。
プを保旺した多相クロック発生回路を提供することにあ
る。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を而単に説明すれば、下記の通りである。
を而単に説明すれば、下記の通りである。
すなわち、２つのゲート回路により構成されたラッチ回
路の正帰還ループに他のランチ回路のリセットを優先さ
せる経路を設けることによって、その入力パルスにより
他のランチ回路をリセットしてから得るべき出力パルス
を形成することによって、ノンオーバーラツプを保証し
た多相クロックを形成するものである。
路の正帰還ループに他のランチ回路のリセットを優先さ
せる経路を設けることによって、その入力パルスにより
他のランチ回路をリセットしてから得るべき出力パルス
を形成することによって、ノンオーバーラツプを保証し
た多相クロックを形成するものである。
第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、特に制限されないが、公知の
半導体築積回路の製造技術によってシリコンのような半
導体基板上において形成される。特に制限されないが、
同図では、４相りロック発生回路を例にして示している
。
る。同図の各回路素子は、特に制限されないが、公知の
半導体築積回路の製造技術によってシリコンのような半
導体基板上において形成される。特に制限されないが、
同図では、４相りロック発生回路を例にして示している
。
２つのノアゲート回路Ｇｌ、Ｇ２〜Ｇ？、Ｇ８がそれぞ
れ次のようなラッチ形態に接続される。
れ次のようなラッチ形態に接続される。
すなわち、１つの入力信号へが一方の入力端子に供給さ
れたノアゲート回路Ｇ１の出力信号は、他のラッチ回路
を構成するノアゲート回路Ｇ４．Ｇ６及びＧ８に供給さ
れる。上記ノアゲート回路Ｇ１とラッチ形態のノアゲー
ト回路Ｇ２の入力には、他の３つの上記同様にそれぞれ
入力信号Ｂ−Ｄを受けるノアゲート回路Ｇ３．Ｇ５及び
Ｇ７の出力信号をそれぞれ受けるインバータＩＶ２．Ｉ
Ｖ３及びＩＶ４の出力信号が供給される。そして、その
出力信号は、一方において上記ノアゲート回路Ｇ１の他
方の入力端子に供給され、他方において出力信号φ１と
して送出される。このようにノアゲート回路Ｇ１の出力
信号は、他の回路を通してノアゲート回路Ｇ２に入力さ
れ、ノアゲート回路Ｇ２の出力がノアゲート回路Ｇ１に
入力されることによってラッチ形態とされる。
れたノアゲート回路Ｇ１の出力信号は、他のラッチ回路
を構成するノアゲート回路Ｇ４．Ｇ６及びＧ８に供給さ
れる。上記ノアゲート回路Ｇ１とラッチ形態のノアゲー
ト回路Ｇ２の入力には、他の３つの上記同様にそれぞれ
入力信号Ｂ−Ｄを受けるノアゲート回路Ｇ３．Ｇ５及び
Ｇ７の出力信号をそれぞれ受けるインバータＩＶ２．Ｉ
Ｖ３及びＩＶ４の出力信号が供給される。そして、その
出力信号は、一方において上記ノアゲート回路Ｇ１の他
方の入力端子に供給され、他方において出力信号φ１と
して送出される。このようにノアゲート回路Ｇ１の出力
信号は、他の回路を通してノアゲート回路Ｇ２に入力さ
れ、ノアゲート回路Ｇ２の出力がノアゲート回路Ｇ１に
入力されることによってラッチ形態とされる。
残り３組のノアゲート回路Ｇ３．Ｇ４〜Ｇ？。
Ｇ８も上記類似の回路構成とされる。
この実施例回路の動作を第２図のタイミング図に従って
説明する。
説明する。
今、ノアゲート回路Ｇ２からの出力信号φ１のみがハイ
レベル（論理“１”）となり、残り３つの出力信号φ２
〜φ４がロウレベル（ｉｉ９１ｍ“０”）のとき、入力
信号Ｂをハイレベルにすると、ノアゲート回路Ｇ３の出
力信号がロウレベルになる。
レベル（論理“１”）となり、残り３つの出力信号φ２
〜φ４がロウレベル（ｉｉ９１ｍ“０”）のとき、入力
信号Ｂをハイレベルにすると、ノアゲート回路Ｇ３の出
力信号がロウレベルになる。
この信号は、インバータＩ Ｖ ２を通してハイレベル
にされ、他の組のノアゲー［回路Ｇ２．Ｇ６及びＧ８に
供給される。したがって、これらのゲート回Ｗ６Ｇ２．
Ｇ６．Ｇ８の出力信号は、他の人力信号の信号レベルに
かかわらず、それぞれロウレベルにされる。これにより
、このｉ５Ｊではノアゲート回路Ｇ２の出力信号ψ１が
ロウレベルに変化する。このノアゲート回Ｆ１６Ｇ２の
出力信号のロウレベルにより、ノアゲート回路Ｇ１の入
力信号がともにロウレベルになるため、その出力信号が
ハイレベルになる。そして、インバータＩＶＩを通して
ロウレベルの信号がノアゲー［・回路Ｇ４の入力に伝え
られる。このとき、このノアゲート回路Ｇ４の他のラッ
チ回路からの信号もロウレベルになっている。したがっ
て、−上記出力信号φｌがロウレベルになってからノア
ゲートＧｌ、インバータＩＶＩの伝播遅延時間Δｔだけ
遅れてノアゲート回路Ｇ４の出力信号（φ２）がハイレ
ベルになる。
にされ、他の組のノアゲー［回路Ｇ２．Ｇ６及びＧ８に
供給される。したがって、これらのゲート回Ｗ６Ｇ２．
Ｇ６．Ｇ８の出力信号は、他の人力信号の信号レベルに
かかわらず、それぞれロウレベルにされる。これにより
、このｉ５Ｊではノアゲート回路Ｇ２の出力信号ψ１が
ロウレベルに変化する。このノアゲート回Ｆ１６Ｇ２の
出力信号のロウレベルにより、ノアゲート回路Ｇ１の入
力信号がともにロウレベルになるため、その出力信号が
ハイレベルになる。そして、インバータＩＶＩを通して
ロウレベルの信号がノアゲー［・回路Ｇ４の入力に伝え
られる。このとき、このノアゲート回路Ｇ４の他のラッ
チ回路からの信号もロウレベルになっている。したがっ
て、−上記出力信号φｌがロウレベルになってからノア
ゲートＧｌ、インバータＩＶＩの伝播遅延時間Δｔだけ
遅れてノアゲート回路Ｇ４の出力信号（φ２）がハイレ
ベルになる。
以下、同様に入力信号Ｃをハイレベルにすると、まず上
記出力信号φ２がロウレベルになってから上記同様な遅
延時間遅れてその出力信号φ３がハイレベルになる。こ
の切り換え順序は任意であり、例えば、入力信号Ａをハ
イレベルにすると同様にして出力信号φｌがハイレベル
に切り替わる。
記出力信号φ２がロウレベルになってから上記同様な遅
延時間遅れてその出力信号φ３がハイレベルになる。こ
の切り換え順序は任意であり、例えば、入力信号Ａをハ
イレベルにすると同様にして出力信号φｌがハイレベル
に切り替わる。
第３図には、この発明の応用例が示されている。
同図には、４人力ｌ出力のアナログマルチプレクサが示
されている。特に制限されないが、アナログ電圧Ｖ ａ
−Ｖ ｄを伝達するＭＯＳＦＥＴ （絶縁ゲート形電
界効果トランジスタ）Ｑｌ−Ｇ４が設けられ、それぞれ
のゲートに上記第２図に示した多相クロック発生回路で
形成した出力信号φ１〜φ４が供給される。上記ＭＯ３
ＦＥＴＱＩ〜Ｑ４の他端は共通化されて演算増幅回路Ｏ
Ｐで構成されたボルテージフォロワ回路を介して出力さ
れる。
されている。特に制限されないが、アナログ電圧Ｖ ａ
−Ｖ ｄを伝達するＭＯＳＦＥＴ （絶縁ゲート形電
界効果トランジスタ）Ｑｌ−Ｇ４が設けられ、それぞれ
のゲートに上記第２図に示した多相クロック発生回路で
形成した出力信号φ１〜φ４が供給される。上記ＭＯ３
ＦＥＴＱＩ〜Ｑ４の他端は共通化されて演算増幅回路Ｏ
Ｐで構成されたボルテージフォロワ回路を介して出力さ
れる。
上記多相クロック発生回路で形成した出力信号φ１〜φ
４は、常に上記遅延時間Δｔの時間間隔を持って切り換
えられるので、オーバーラツプが生じない。したがって
、例えば、入力信号Ｖａからｖｂに切り換えわるとき、
ＭＯ３ＦＥＴＱＩがオフ状態になってからＭＯ３ＦＥＴ
Ｑ２がオン状態になるので、入力アナログ電圧Ｖａとｖ
ｂとが相互に干渉することによって不所望なノイズが発
生ずることがない。また、上記アナログ電圧がキャパシ
タに蓄積された電荷の形で形成されるものにあっては、
そのレベルが破壊されることもない。
４は、常に上記遅延時間Δｔの時間間隔を持って切り換
えられるので、オーバーラツプが生じない。したがって
、例えば、入力信号Ｖａからｖｂに切り換えわるとき、
ＭＯ３ＦＥＴＱＩがオフ状態になってからＭＯ３ＦＥＴ
Ｑ２がオン状態になるので、入力アナログ電圧Ｖａとｖ
ｂとが相互に干渉することによって不所望なノイズが発
生ずることがない。また、上記アナログ電圧がキャパシ
タに蓄積された電荷の形で形成されるものにあっては、
そのレベルが破壊されることもない。
このようにこの実施例のマルチ゛７°Ｌ・りづは、切り
換え時での１１号の相］Ｉ７．干渉を防Ｊ、Ｉ−で、％
ろちので２））る。
換え時での１１号の相］Ｉ７．干渉を防Ｊ、Ｉ−で、％
ろちので２））る。
１１）ラッチ形態のゲート回路の帰ｉ■ループに他のラ
ッチ回路を組み込むことによ５ノて、そのセット入力に
より他のランチ回路をリセットしてそのセント動作を行
わせることによって、比較的簡単な構成によりノンオー
バーラツプの各相クロック信号を形成することができる
という効果が得られる。
ッチ回路を組み込むことによ５ノて、そのセット入力に
より他のランチ回路をリセットしてそのセント動作を行
わせることによって、比較的簡単な構成によりノンオー
バーラツプの各相クロック信号を形成することができる
という効果が得られる。
（２）ラッチ形態のゲート回路の帰還ループに他のラッ
チ回路を組み込むものであるので、出力クロック数が多
くなっても回路がそれほど複雑にならないという効果が
得られる。
チ回路を組み込むものであるので、出力クロック数が多
くなっても回路がそれほど複雑にならないという効果が
得られる。
（３）上記ノンオーバーランプの多相タロツク信号をア
ナログマルチプレクサに利用した場合には、アナログス
イッチの切り換え時におけるアナログ信号の相互干渉を
防止できるという効果が（ｑられる。
ナログマルチプレクサに利用した場合には、アナログス
イッチの切り換え時におけるアナログ信号の相互干渉を
防止できるという効果が（ｑられる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ロウレベルを
論理“１″とする負論理を採る場合には、上記ノアゲー
ト回路に代え、ナンド（ＮＡＮＤ）ゲート回路を用いれ
ばよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ロウレベルを
論理“１″とする負論理を採る場合には、上記ノアゲー
ト回路に代え、ナンド（ＮＡＮＤ）ゲート回路を用いれ
ばよい。
また、上記ノアゲート回路とインバータは、オアゲート
回路に置き換えられるものである。このように、ラッチ
回路を構成するゲート回路は、種々の実施形態を採るこ
とができるものである。さ、らに、各ゲート回路は、ｌ
チップの半導体集積回路装置に形成される必要はなく、
ゲート回路が形成された複数の半導体集積回路装置によ
り構成さるものであってもよい。
回路に置き換えられるものである。このように、ラッチ
回路を構成するゲート回路は、種々の実施形態を採るこ
とができるものである。さ、らに、各ゲート回路は、ｌ
チップの半導体集積回路装置に形成される必要はなく、
ゲート回路が形成された複数の半導体集積回路装置によ
り構成さるものであってもよい。
以上の説明では主として本願発明者によってなされた発
明をそのＩＬｆｆｉとなった利用分野であるアナログマ
ルチプレクサの切り換え信号を形成する多相クロンク宛
止回路に適用した場合についで説明したが、これに１竣
定されるものではな（、ノンオーバーラツプの２以上の
クワツク（パルス）信号を形成する回路として広く利用
できるものである。
明をそのＩＬｆｆｉとなった利用分野であるアナログマ
ルチプレクサの切り換え信号を形成する多相クロンク宛
止回路に適用した場合についで説明したが、これに１竣
定されるものではな（、ノンオーバーラツプの２以上の
クワツク（パルス）信号を形成する回路として広く利用
できるものである。
第１！Ｉ！Ｕは、この発明の一実施例を示す回Ｆ！ｆ！
−図、第２図は、その動作を説明するためのタイミング
図、 第３図は、この発明が適用されたアナログマルチプレク
サの一実施例を示ず回ｉ／８図である。
−図、第２図は、その動作を説明するためのタイミング
図、 第３図は、この発明が適用されたアナログマルチプレク
サの一実施例を示ず回ｉ／８図である。
Claims (1)
- 【特許請求の範囲】 １、一方の入力端子に入力クロック信号を受ける第１の
ゲート回路と、他の入力クロックを受ける同様な第１の
ゲート回路の出力信号を受けて上記入力クロックを受け
る第１のゲート回路の他方の入力に正帰還させるランチ
形態とされる第２のゲート回路とを含み、上記第２のケ
ート回路の出力から出力信号を得るものとしたことを特
徴とする多相クロック発生回路。 ２、上記第１．第２のゲート回路が３組以上により構成
されるものであることを特徴とする特許請求の範囲第１
項記載の多相クロック発生回路。 ３、上記多相クロック出力信号は、アナログ信号を伝え
るマルチプレク・すを切り換える制御信号であることを
特徴とする特許請求のｆＩｉ囲第１又は第２項記載の多
相クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118299A JPS6012818A (ja) | 1983-07-01 | 1983-07-01 | 多相クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118299A JPS6012818A (ja) | 1983-07-01 | 1983-07-01 | 多相クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6012818A true JPS6012818A (ja) | 1985-01-23 |
Family
ID=14733234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118299A Pending JPS6012818A (ja) | 1983-07-01 | 1983-07-01 | 多相クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6012818A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01219082A (ja) * | 1988-02-26 | 1989-09-01 | Miyawaki Gureizu Kogyo Kk | 斑点模様を有する陶器瓦の製造方法 |
| EP0606912A2 (en) * | 1993-01-13 | 1994-07-20 | Nec Corporation | Polyphase clock generation circuit |
-
1983
- 1983-07-01 JP JP58118299A patent/JPS6012818A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01219082A (ja) * | 1988-02-26 | 1989-09-01 | Miyawaki Gureizu Kogyo Kk | 斑点模様を有する陶器瓦の製造方法 |
| JPH0574554B2 (ja) * | 1988-02-26 | 1993-10-18 | Myawaki Gureizu Kogyo Kk | |
| EP0606912A2 (en) * | 1993-01-13 | 1994-07-20 | Nec Corporation | Polyphase clock generation circuit |
| EP0606912A3 (en) * | 1993-01-13 | 1994-11-30 | Nec Corp | Circuit for generating a multi-phase clock. |
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