JPS639770B2 - - Google Patents
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- JPS639770B2 JPS639770B2 JP14766681A JP14766681A JPS639770B2 JP S639770 B2 JPS639770 B2 JP S639770B2 JP 14766681 A JP14766681 A JP 14766681A JP 14766681 A JP14766681 A JP 14766681A JP S639770 B2 JPS639770 B2 JP S639770B2
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- JP
- Japan
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- transistor
- collector
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- level
- shifts
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- 238000006880 cross-coupling reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は従来よりも少ないゲート数で単位ステ
ージを構成することが出来、しかも高速動作も可
能なバイナリーカウンタを提供するものである。
ージを構成することが出来、しかも高速動作も可
能なバイナリーカウンタを提供するものである。
従来より多用されているカウンタ（分周器も含
む）はよく知られている様に、その基本的な論理
構成が６個のNANDゲートもしくは６個のNOR
ゲートの相互接続によるエツジトリガータイプの
Ｔフリツプフロツプ回路によつて単位ステージが
構成されているが、この種のカウンタがあらゆる
デイジタルシステム、特にデイジタルLSIの中心
的な存在になつているため、近年、カウンタの単
位ステージを構成するＴフリツプフロツプ回路の
ゲート数を削減しようとする試みが盛んに行なわ
れている。特にI2L・ICではアナログ回路とデイ
ジタル回路の混載が可能であるため、カメラやウ
オツチあるいはマイクロモータの制御回路などの
分野への応用がめざましく、従来は６〜８素子
（単なる２分の１分周を行なうだけの場合と、リ
セツト機能を付加する場合とで素子数が異なる。）
によつて構成されていた単位ステージを４素子に
まで削減させた事例も発表させた。
む）はよく知られている様に、その基本的な論理
構成が６個のNANDゲートもしくは６個のNOR
ゲートの相互接続によるエツジトリガータイプの
Ｔフリツプフロツプ回路によつて単位ステージが
構成されているが、この種のカウンタがあらゆる
デイジタルシステム、特にデイジタルLSIの中心
的な存在になつているため、近年、カウンタの単
位ステージを構成するＴフリツプフロツプ回路の
ゲート数を削減しようとする試みが盛んに行なわ
れている。特にI2L・ICではアナログ回路とデイ
ジタル回路の混載が可能であるため、カメラやウ
オツチあるいはマイクロモータの制御回路などの
分野への応用がめざましく、従来は６〜８素子
（単なる２分の１分周を行なうだけの場合と、リ
セツト機能を付加する場合とで素子数が異なる。）
によつて構成されていた単位ステージを４素子に
まで削減させた事例も発表させた。
これらの事例は、IEEE JOURNAL OF
SOLID−STATE CIRCUITS、Vol.SO−11、No.
６（1976）のP.P.847−851のP.A.TUCCI and L.
K.RUSSEL：“An I2L Watch Chip With
Direct LED Drive”や同IEEE誌のVol.SC−14、
No.３（1979）のP.P.657−660のU.
ABLASSHEIER；“Camparison of Various
Binary Dividers in I2L”において紹介されてい
る。
SOLID−STATE CIRCUITS、Vol.SO−11、No.
６（1976）のP.P.847−851のP.A.TUCCI and L.
K.RUSSEL：“An I2L Watch Chip With
Direct LED Drive”や同IEEE誌のVol.SC−14、
No.３（1979）のP.P.657−660のU.
ABLASSHEIER；“Camparison of Various
Binary Dividers in I2L”において紹介されてい
る。
しかしながら、これらの４素子フリツプフロツ
プ回路は出力信号として反転出力が得られなかつ
たり、従来とは異なる特別な構造にする必要があ
つた。
プ回路は出力信号として反転出力が得られなかつ
たり、従来とは異なる特別な構造にする必要があ
つた。
また、後者の文献にも示されている様に、これ
らの４素子フリツプフロツプ回路はその特殊な構
成のため、使用限界周波数が著しく低下してしま
うと言う問題があつた。
らの４素子フリツプフロツプ回路はその特殊な構
成のため、使用限界周波数が著しく低下してしま
うと言う問題があつた。
本発明は、その基本回路が５個の一致ゲートに
よつて構成された単位ステージを有するカウンタ
を提供し、上述の様な問題を解消するものであ
る。
よつて構成された単位ステージを有するカウンタ
を提供し、上述の様な問題を解消するものであ
る。
以下、本発明を図示の実施例に基づいて説明す
る。
る。
第１図は本発明の一実施例である４ビツトバイ
ナリーカウンタの論理構成図であり、端子0は
クロツク信号が印加される入力端子、端子Q0，
Q1，Q2，Q3はそれぞれ１ビツト目、２ビツト目、
３ビツト目、４ビツト目のカウント出力端子であ
る。
ナリーカウンタの論理構成図であり、端子0は
クロツク信号が印加される入力端子、端子Q0，
Q1，Q2，Q3はそれぞれ１ビツト目、２ビツト目、
３ビツト目、４ビツト目のカウント出力端子であ
る。
第１図では、NANDゲート１，２，３，４，
５，６によつて１ビツト目の単位ステージ１００
が構成されており、前記単位ステージ１００は本
発明を適用した２ビツト目の単位ステージ２００
にトリガ信号を供給するための単位ステージであ
り、通常のＴフリツプフロツプ回路の出力側に微
分パルス発生回路を付加したのと同じ機能を有し
ている。
５，６によつて１ビツト目の単位ステージ１００
が構成されており、前記単位ステージ１００は本
発明を適用した２ビツト目の単位ステージ２００
にトリガ信号を供給するための単位ステージであ
り、通常のＴフリツプフロツプ回路の出力側に微
分パルス発生回路を付加したのと同じ機能を有し
ている。
前記単位ステージ２００において、各々の第１
の入力端子７ａ，８ａと出力端子７ｂ，８ｂがク
ロスカツプリング接続されたNANDゲート７お
よびNANDゲート８によつて第１のゲート対２
０１が構成され、各々の第１の入力端子９ａ，１
０ａと出力端子９ｂ，１０ｂがクロスカツプリン
グ接続されたNANDゲートおよびNANDゲート
１０によつて第２のゲート対２０２が構成されて
いる。
の入力端子７ａ，８ａと出力端子７ｂ，８ｂがク
ロスカツプリング接続されたNANDゲート７お
よびNANDゲート８によつて第１のゲート対２
０１が構成され、各々の第１の入力端子９ａ，１
０ａと出力端子９ｂ，１０ｂがクロスカツプリン
グ接続されたNANDゲートおよびNANDゲート
１０によつて第２のゲート対２０２が構成されて
いる。
前記NANDゲート９の第２の入力端子９ｃは
前記NANDゲート７の出力端子７ｂに接続され、
前記NANDゲート１０の第２の入力端子１０ｃ
は前記NANDゲート８の出力端子８ｂに接続さ
れ、前記NANDゲート７，８の第２の入力端子
７ｃ，８ｃはそれぞれ前記NANDゲート１０，
９の出力端子１０ｂ，９ｂに接続されている。前
記NANDゲート７，８の第３の入力端子７ｄお
よび８ｄは共通接続されてNANDゲート１１の
出力端子１１ｂに接続され、前記NANDゲート
１１の第１の入力端子１１ａは前段の単位ステー
ジ１００を構成するNANDゲート３の出力端子
３ｂに接続され、前記NANDゲート１１の第２、
第３の入力端子１１ｃ，１１ｄはそれぞれ前記
NANDゲート７，８の出力端子７ｂ，８ｂに接
続されている。
前記NANDゲート７の出力端子７ｂに接続され、
前記NANDゲート１０の第２の入力端子１０ｃ
は前記NANDゲート８の出力端子８ｂに接続さ
れ、前記NANDゲート７，８の第２の入力端子
７ｃ，８ｃはそれぞれ前記NANDゲート１０，
９の出力端子１０ｂ，９ｂに接続されている。前
記NANDゲート７，８の第３の入力端子７ｄお
よび８ｄは共通接続されてNANDゲート１１の
出力端子１１ｂに接続され、前記NANDゲート
１１の第１の入力端子１１ａは前段の単位ステー
ジ１００を構成するNANDゲート３の出力端子
３ｂに接続され、前記NANDゲート１１の第２、
第３の入力端子１１ｃ，１１ｄはそれぞれ前記
NANDゲート７，８の出力端子７ｂ，８ｂに接
続されている。
また、前記NANDゲート７の出力端子７ｂに
は次段の単位ステージ３００を構成するNAND
ゲート１６の入力端子１６ａが接続されている。
は次段の単位ステージ３００を構成するNAND
ゲート１６の入力端子１６ａが接続されている。
なお、前記単位ステージ３００はNANDゲー
ト１２，１３，１４，１５，１６によつて前記単
位ステージと同じ様に構成され、４ビツト目の単
位ステージ４００も同様である。
ト１２，１３，１４，１５，１６によつて前記単
位ステージと同じ様に構成され、４ビツト目の単
位ステージ４００も同様である。
さて、第１図に示した回路は特にI2Lにおいて
実施すると素子数の低減の効果が大きいので、単
位ステージ１００および２００をI2Lトランジス
タによつて構成した回路結線図に基づいて動作の
概要を説明する。
実施すると素子数の低減の効果が大きいので、単
位ステージ１００および２００をI2Lトランジス
タによつて構成した回路結線図に基づいて動作の
概要を説明する。
まず、第２図は第１図の単位ステージ１００の
論理構成をI2L回路で実現した回路結線図である。
第２図において、トランジスタ１０１のベースは
クロツクパルス入力端子0に接続され、同第１
コレクタ１ａはトランジスタ１０２のベースに接
続され、同第２コレクタ１ｂはトランジスタ１０
３のベースに接続され、同第３コレクタ１ｃはト
ランジスタ１０６のベースに接続されている。前
記トランジスタ１０２の第１コレクタ２ａはトリ
ガ信号出力端子0に接続され、同第２コレクタ
２ｂは前記トランジスタ１０３のベースに接続さ
れ、同第３コレクタ２ｃはトランジスタ１０７の
ベースに接続され、同第４コレクタ２ｄはトラン
ジスタ１０４のベースに接続され、前記トランジ
スタ１０３の第１コレクタ３ａは前記トランジス
タ１０２のベースに接続され、同第２コレクタ３
ｂは前記トランジスタ１０７のベースに接続さ
れ、同第３コレクタ３ｃはトランジスタ１０５の
ベースに接続されている。
論理構成をI2L回路で実現した回路結線図である。
第２図において、トランジスタ１０１のベースは
クロツクパルス入力端子0に接続され、同第１
コレクタ１ａはトランジスタ１０２のベースに接
続され、同第２コレクタ１ｂはトランジスタ１０
３のベースに接続され、同第３コレクタ１ｃはト
ランジスタ１０６のベースに接続されている。前
記トランジスタ１０２の第１コレクタ２ａはトリ
ガ信号出力端子0に接続され、同第２コレクタ
２ｂは前記トランジスタ１０３のベースに接続さ
れ、同第３コレクタ２ｃはトランジスタ１０７の
ベースに接続され、同第４コレクタ２ｄはトラン
ジスタ１０４のベースに接続され、前記トランジ
スタ１０３の第１コレクタ３ａは前記トランジス
タ１０２のベースに接続され、同第２コレクタ３
ｂは前記トランジスタ１０７のベースに接続さ
れ、同第３コレクタ３ｃはトランジスタ１０５の
ベースに接続されている。
また、前記トランジスタ１０４の第１コレクタ
４ａは前記トランジスタ１０５のベースに接続さ
れ、同第２コレクタ４ｂは１ビツト目の出力端子
Q0に接続され、同第３コレクタ４ｃは前記トラ
ンジスタ１０３のベースに接続されている。前記
トランジスタ１０５の第１コレクタ５ａは前記ト
ランジスタ１０４のベースに接続され、同第２コ
レクタ５ｂは１ビツト目の反転出力端子0に接
続され、同第３コレクタ５ｃは前記トランジスタ
１０２のベースに接続されている。
４ａは前記トランジスタ１０５のベースに接続さ
れ、同第２コレクタ４ｂは１ビツト目の出力端子
Q0に接続され、同第３コレクタ４ｃは前記トラ
ンジスタ１０３のベースに接続されている。前記
トランジスタ１０５の第１コレクタ５ａは前記ト
ランジスタ１０４のベースに接続され、同第２コ
レクタ５ｂは１ビツト目の反転出力端子0に接
続され、同第３コレクタ５ｃは前記トランジスタ
１０２のベースに接続されている。
さらに、前記トランジスタ１０６の第１コレク
タ６ａは前記トランジスタ１０７のベースに接続
され、同第２コレクタ６ｂは前記トランジスタ１
０３のベースに接続され、同第３コレクタ６ｃは
前記トランジスタ１０２のベースに接続され、前
記トランジスタ１０７の第１コレクタ７ａは前記
トランジスタ１０６のベースに接続されている。
タ６ａは前記トランジスタ１０７のベースに接続
され、同第２コレクタ６ｂは前記トランジスタ１
０３のベースに接続され、同第３コレクタ６ｃは
前記トランジスタ１０２のベースに接続され、前
記トランジスタ１０７の第１コレクタ７ａは前記
トランジスタ１０６のベースに接続されている。
さて、第３図は第２図における各部の信号波形
を示したもので、各トランジスタの第２、第３、
第４コレクタの信号波形はそれぞれ第１、第２、
第３コレクタの信号波形に対して、ゲート間の信
号伝達遅れの２分の１に相当する分だけの遅れを
有しているものと仮定している。なお、図中のイ
は１ゲートあたりの遅れ時間、ロは１コレクタあ
たりの遅れ時間を示している。
を示したもので、各トランジスタの第２、第３、
第４コレクタの信号波形はそれぞれ第１、第２、
第３コレクタの信号波形に対して、ゲート間の信
号伝達遅れの２分の１に相当する分だけの遅れを
有しているものと仮定している。なお、図中のイ
は１ゲートあたりの遅れ時間、ロは１コレクタあ
たりの遅れ時間を示している。
第３図のａはクロツクパルス入力端子0の入
力パルス波形であり、また、第３図のｂ，ｃ，
ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊ，ｋ，ｌ，ｍ，ｎ，
ｏ，ｐ，ｑ，ｒ，ｓ，ｔ，ｕは、それぞれトラン
ジスタ１０１の第１〜第３コレクタ１ａ〜１ｃ、
トランジスタ１０２の第１〜第４コレクタ２ａ〜
２ｄ、トランジスタ１０３の第１〜第３コレクタ
３ａ〜３ｃ、トランジスタ１０４の第１〜第３コ
レクタ４ａ〜４ｃ、トランジスタ１０５の第１〜
第３コレクタ５ａ〜５ｃ、トランジスタ１０６の
第１〜第３コレクタ６ａ〜６ｃ、トランジスタ１
０７の第１コレクタ７ａの信号波形を示したもの
で、実際の回路では、例えば前記トランジスタ１
０１の第１コレクタ１ａは前記トランジスタ１０
３，１０５，１０６のコレクタ３ａ，５ｃ，６ｃ
と共通接続されているので、第３図に示した信号
波形とは異なつた波形が現われるが、第３図では
動作の説明をわかり易くするために、各コレクタ
を他のコレクタと分離した場合のそれぞれのコレ
クタ波形を示している。
力パルス波形であり、また、第３図のｂ，ｃ，
ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊ，ｋ，ｌ，ｍ，ｎ，
ｏ，ｐ，ｑ，ｒ，ｓ，ｔ，ｕは、それぞれトラン
ジスタ１０１の第１〜第３コレクタ１ａ〜１ｃ、
トランジスタ１０２の第１〜第４コレクタ２ａ〜
２ｄ、トランジスタ１０３の第１〜第３コレクタ
３ａ〜３ｃ、トランジスタ１０４の第１〜第３コ
レクタ４ａ〜４ｃ、トランジスタ１０５の第１〜
第３コレクタ５ａ〜５ｃ、トランジスタ１０６の
第１〜第３コレクタ６ａ〜６ｃ、トランジスタ１
０７の第１コレクタ７ａの信号波形を示したもの
で、実際の回路では、例えば前記トランジスタ１
０１の第１コレクタ１ａは前記トランジスタ１０
３，１０５，１０６のコレクタ３ａ，５ｃ，６ｃ
と共通接続されているので、第３図に示した信号
波形とは異なつた波形が現われるが、第３図では
動作の説明をわかり易くするために、各コレクタ
を他のコレクタと分離した場合のそれぞれのコレ
クタ波形を示している。
さて、第２図のトランジスタ１０１，１０４，
１０７の出力レベルが“０”で、トランジスタ１
０２，１０３，１０５，１０６の出力レベルが
“１”になつているもとで、時刻t1において前記
トランジスタ１０１のベースのレベルが第３図ａ
に示す様に“１”から“０”に移行したとする
と、続いて前記トランジスタ１０１の第１コレク
タ１ａのレベルが“１”に移行し、さらに同第２
コレクタ１ｂ、同第３コレクタ１ｃのレベルが
次々と“１”に移行する。
１０７の出力レベルが“０”で、トランジスタ１
０２，１０３，１０５，１０６の出力レベルが
“１”になつているもとで、時刻t1において前記
トランジスタ１０１のベースのレベルが第３図ａ
に示す様に“１”から“０”に移行したとする
と、続いて前記トランジスタ１０１の第１コレク
タ１ａのレベルが“１”に移行し、さらに同第２
コレクタ１ｂ、同第３コレクタ１ｃのレベルが
次々と“１”に移行する。
前記トランジスタ１０１の第１コレクタ１ａの
レベルが“１”に移行すると、あらかじめトラン
ジスタ１０３の第１コレクタ３ａ、トランジスタ
１０５の第３コレクタ５ｃ、トランジスタ１０６
の第３コレクタ６ｃのレベルがいずれも“１”に
なつているので、トランジスタ１０２の第１コレ
クタ２ａのレベルが“０”に移行し、さらに同第
２コレクタ２ｂ、同第３コレクタ２ｃ、同第４コ
レクタ２ｄが次々と“０”に移行する。
レベルが“１”に移行すると、あらかじめトラン
ジスタ１０３の第１コレクタ３ａ、トランジスタ
１０５の第３コレクタ５ｃ、トランジスタ１０６
の第３コレクタ６ｃのレベルがいずれも“１”に
なつているので、トランジスタ１０２の第１コレ
クタ２ａのレベルが“０”に移行し、さらに同第
２コレクタ２ｂ、同第３コレクタ２ｃ、同第４コ
レクタ２ｄが次々と“０”に移行する。
前記トランジスタ１０２の第３コレクタ２ｃの
レベルが“０”に移行するとトランジスタ１０７
の第１コレクタ７ａの出力レベルが“１”に移行
し、この時点で前記トランジスタ１０１の第３コ
レクタ１ｃのレベルが“１”になつているので、
トランジスタ１０６の第１コレクタ６ａのレベル
が“０”に移行し、さらに同第２コレクタ６ｂ、
同第３コレクタ６ｃのレベルが次々と“０”に移
行する。
レベルが“０”に移行するとトランジスタ１０７
の第１コレクタ７ａの出力レベルが“１”に移行
し、この時点で前記トランジスタ１０１の第３コ
レクタ１ｃのレベルが“１”になつているので、
トランジスタ１０６の第１コレクタ６ａのレベル
が“０”に移行し、さらに同第２コレクタ６ｂ、
同第３コレクタ６ｃのレベルが次々と“０”に移
行する。
前記トランジスタ１０６の第３コレクタ６ｃの
レベルが“０”に移行すると前記トランジスタ１
０２の第１コレクタ２ａのレベルは“１”に戻
り、同第２コレクタ２ｂ、同第３コレクタ２ｃ、
同第４コレクタ２ｄのレベルも次々と“１”に戻
る。
レベルが“０”に移行すると前記トランジスタ１
０２の第１コレクタ２ａのレベルは“１”に戻
り、同第２コレクタ２ｂ、同第３コレクタ２ｃ、
同第４コレクタ２ｄのレベルも次々と“１”に戻
る。
一方、前記トランジスタ１０２の第４コレクタ
２ｄのレベルが“１”に戻る以前に“１”から
“０”に移行した時点で、トランジスタ１０４の
第１コレクタ４ａのレベルが“１”に移行し、続
いて同第２コレクタ４ｂ、同第３コレクタ４ｃの
レベルも“１”に移行する。
２ｄのレベルが“１”に戻る以前に“１”から
“０”に移行した時点で、トランジスタ１０４の
第１コレクタ４ａのレベルが“１”に移行し、続
いて同第２コレクタ４ｂ、同第３コレクタ４ｃの
レベルも“１”に移行する。
前記トランジスタ１０４の第１コレクタ４ａの
レベルが“１”に移行すると、あらかじめトラン
ジスタ１０３の第３コレクタ３ｃのレベルが
“１”になつているので、トランジスタ１０５の
第１コレクタ５ａのレベルが“０”に移行し、同
第２コレクタ５ｂ、同第３コレクタ５ｃのレベル
が次々と“０”に移行する。
レベルが“１”に移行すると、あらかじめトラン
ジスタ１０３の第３コレクタ３ｃのレベルが
“１”になつているので、トランジスタ１０５の
第１コレクタ５ａのレベルが“０”に移行し、同
第２コレクタ５ｂ、同第３コレクタ５ｃのレベル
が次々と“０”に移行する。
時刻t2において、前記トランジスタ１０１のベ
ースのレベルが“１”に移行すると、前記トラン
ジスタ１０１の第１コレクタ１ａのレベルが
“０”に移行し、続いて同第２コレクタ１ｂ、同
第３コレクタ１ｃのレベルも次々と“０”に移行
する。
ースのレベルが“１”に移行すると、前記トラン
ジスタ１０１の第１コレクタ１ａのレベルが
“０”に移行し、続いて同第２コレクタ１ｂ、同
第３コレクタ１ｃのレベルも次々と“０”に移行
する。
前記トランジスタ１０１の第３コレクタ１ｃの
レベルが“０”に移行すると、トランジスタ１０
６の第１コレクタ６ａ、第２コレクタ６ｂ、第３
コレクタ６ｃのレベルが続々と“１”に移行し、
前記トランジスタ１０６の第１コレクタ６ａのレ
ベルの“１”への移行によつてトランジスタ１０
７の第１コレクタ７ａのレベルは“０”に移行し
て、時刻t3におけるクロツクパルスのリーデイン
グエツジの到来に備える。
レベルが“０”に移行すると、トランジスタ１０
６の第１コレクタ６ａ、第２コレクタ６ｂ、第３
コレクタ６ｃのレベルが続々と“１”に移行し、
前記トランジスタ１０６の第１コレクタ６ａのレ
ベルの“１”への移行によつてトランジスタ１０
７の第１コレクタ７ａのレベルは“０”に移行し
て、時刻t3におけるクロツクパルスのリーデイン
グエツジの到来に備える。
時刻t3において、トランジスタ１０１のベース
のレベルが“０”に移行すると、同第１〜第３コ
レクタのレベルは“１”に移行する。
のレベルが“０”に移行すると、同第１〜第３コ
レクタのレベルは“１”に移行する。
前記トランジスタ１０１の第２コレクタ１ｂの
レベルが“１”に移行すると、あらかじめトラン
ジスタ１０２の第２コレクタ２ｂ、トランジスタ
１０４の第３コレクタ４ｃ、トランジスタ１０６
の第２コレクタ６ｂのレベルがいずれも“１”に
なつているので、トランジスタ１０３の第１コレ
クタ３ａのレベルが“０”に移行し、続いて同第
２コレクタ３ｂ、同第３コレクタ３ｃのレベルも
“０”に移行する。
レベルが“１”に移行すると、あらかじめトラン
ジスタ１０２の第２コレクタ２ｂ、トランジスタ
１０４の第３コレクタ４ｃ、トランジスタ１０６
の第２コレクタ６ｂのレベルがいずれも“１”に
なつているので、トランジスタ１０３の第１コレ
クタ３ａのレベルが“０”に移行し、続いて同第
２コレクタ３ｂ、同第３コレクタ３ｃのレベルも
“０”に移行する。
前記トランジスタ１０３の第２コレクタ３ｂの
出力レベルの“０”への移行によつてトランジス
タ１０７の第１コレクタ７ａのレベルが“１”に
移行し、一方、前記トランジスタ１０３の第３コ
レクタ３ｃの出力レベルの“０”への移行によつ
てトランジスタ１０５の第１コレクタ５ａのレベ
ルが“１”に移行する。
出力レベルの“０”への移行によつてトランジス
タ１０７の第１コレクタ７ａのレベルが“１”に
移行し、一方、前記トランジスタ１０３の第３コ
レクタ３ｃの出力レベルの“０”への移行によつ
てトランジスタ１０５の第１コレクタ５ａのレベ
ルが“１”に移行する。
前記トランジスタ１０７の第１コレクタ７ａの
レベルが“１”に移行すると、トランジスタ１０
６の第１コレクタ６ａのレベルが“０”に移行
し、さらに同第２コレクタ６ｂ、同第３コレクタ
６ｃのレベルも“０”に移行し、前記トランジス
タ１０６の第２コレクタ６ｂのレベルの“０”へ
の移行によつて前記トランジスタ１０３の第１コ
レクタ３ａのレベルは“１”に戻る。
レベルが“１”に移行すると、トランジスタ１０
６の第１コレクタ６ａのレベルが“０”に移行
し、さらに同第２コレクタ６ｂ、同第３コレクタ
６ｃのレベルも“０”に移行し、前記トランジス
タ１０６の第２コレクタ６ｂのレベルの“０”へ
の移行によつて前記トランジスタ１０３の第１コ
レクタ３ａのレベルは“１”に戻る。
なお、この間に前記トランジスタ１０５の第１
コレクタ５ａのレベルの“１”への移行によつて
トランジスタ１０４の出力レベルは“０”に移行
する。
コレクタ５ａのレベルの“１”への移行によつて
トランジスタ１０４の出力レベルは“０”に移行
する。
時刻t4において、トランジスタ１０１のベース
のレベルが“１”に移行すると、時刻t2のときと
同様に、前記トランジスタ１０１の出力レベルが
“０”に移行し、その結果、トランジスタ１０６
の出力レベルが“１”に移行し、さらにトランジ
スタ１０７の出力レベルが“０”に移行する。
のレベルが“１”に移行すると、時刻t2のときと
同様に、前記トランジスタ１０１の出力レベルが
“０”に移行し、その結果、トランジスタ１０６
の出力レベルが“１”に移行し、さらにトランジ
スタ１０７の出力レベルが“０”に移行する。
以下、同様にして前記トランジスタ１０１のベ
ースのレベルが変化する毎に、換言すればクロツ
クパルス入力端子0のレベルが変化する毎に各
トランジスタの出力レベルは変化を繰り返し、第
２図における入力端子0のレベルが第３図ａに
示す如く変化したとき、ドライブ用出力端子0、
１ビツト目の出力端子Q0、１ビツト目の反転出
力端子0には、それぞれ第３図ｅ，ｍ，ｐに示
す様な信号波形が現われる。
ースのレベルが変化する毎に、換言すればクロツ
クパルス入力端子0のレベルが変化する毎に各
トランジスタの出力レベルは変化を繰り返し、第
２図における入力端子0のレベルが第３図ａに
示す如く変化したとき、ドライブ用出力端子0、
１ビツト目の出力端子Q0、１ビツト目の反転出
力端子0には、それぞれ第３図ｅ，ｍ，ｐに示
す様な信号波形が現われる。
つまり、第２図の回路は普通のＴフリツプフロ
ツプ回路に微分パルス発生回路の機能を付加した
回路であると見なすことが出来る。
ツプ回路に微分パルス発生回路の機能を付加した
回路であると見なすことが出来る。
さて、第４図は第１図の単位ステージ２００お
よび３００の論理構成をI2L回路で実現した回路
結線図であり、第４図において、トランジスタ１
１０の第１コレクタ１０ａはトランジスタ１１１
のベースに接続され、同第２コレクタ１０ｂはト
ランジスタ１１２のベースに接続されている。前
記トランジスタ１１１の第１コレクタ１１ａは前
記トランジスタ１１０のベースに接続され、同第
２コレクタ１１ｂはダウンカウンカウントのため
のドライブ用出力端子1dに接続され、同第３コ
レクタ１１ｃはトランジスタ１１３のベースに接
続され、同第４コレクタ１１ｄは前記トランジス
タ１１２のベースに接続されている。
よび３００の論理構成をI2L回路で実現した回路
結線図であり、第４図において、トランジスタ１
１０の第１コレクタ１０ａはトランジスタ１１１
のベースに接続され、同第２コレクタ１０ｂはト
ランジスタ１１２のベースに接続されている。前
記トランジスタ１１１の第１コレクタ１１ａは前
記トランジスタ１１０のベースに接続され、同第
２コレクタ１１ｂはダウンカウンカウントのため
のドライブ用出力端子1dに接続され、同第３コ
レクタ１１ｃはトランジスタ１１３のベースに接
続され、同第４コレクタ１１ｄは前記トランジス
タ１１２のベースに接続されている。
また、前記トランジスタ１１２の第１コレクタ
１２ａは前記トランジスタ１１０のベースに接続
され、同第２コレクタ１２ｂはアツプカウントの
ためのドライブ用出力端子P1uに接続され、同第
３コレクタ１２ｃはトランジスタ１１４のベース
に接続され、同第４コレクタ１２ｄは前記トラン
ジスタ１１１のベースに接続されている。前記ト
ランジスタ１１３の第１コレクタ１３ａは２ビツ
ト目の出力端子Q1に接続され、同第２コレクタ
１３ｂは前記トランジスタ１１４のベースに接続
され、同第３コレクタ１３ｃは前記トランジスタ
１１２のベースに接続されている。前記トランジ
スタ１１４の第１コレクタ１４ａは２ビツト目の
反転出力端子1に接続され、同第２コレクタ１
４ｂは前記トランジスタ１１３のベースに接続さ
れ、同第３コレクタ１４ｃは前記トランジスタ１
１１のベースに接続されている。
１２ａは前記トランジスタ１１０のベースに接続
され、同第２コレクタ１２ｂはアツプカウントの
ためのドライブ用出力端子P1uに接続され、同第
３コレクタ１２ｃはトランジスタ１１４のベース
に接続され、同第４コレクタ１２ｄは前記トラン
ジスタ１１１のベースに接続されている。前記ト
ランジスタ１１３の第１コレクタ１３ａは２ビツ
ト目の出力端子Q1に接続され、同第２コレクタ
１３ｂは前記トランジスタ１１４のベースに接続
され、同第３コレクタ１３ｃは前記トランジスタ
１１２のベースに接続されている。前記トランジ
スタ１１４の第１コレクタ１４ａは２ビツト目の
反転出力端子1に接続され、同第２コレクタ１
４ｂは前記トランジスタ１１３のベースに接続さ
れ、同第３コレクタ１４ｃは前記トランジスタ１
１１のベースに接続されている。
３ビツト目の単位ステージ３００はトラスジス
タ１２０，１２１，１２２，１２３，１２４によ
つて単位ステージ２００と同じ構成がとられ、前
記トランジスタ１１０，１２０のベースは、それ
ぞれトリガ信号入力端子1，2に接続され、２
ビツト目のドライブ用出力端子1dが前記入力端
子2に接続されている。
タ１２０，１２１，１２２，１２３，１２４によ
つて単位ステージ２００と同じ構成がとられ、前
記トランジスタ１１０，１２０のベースは、それ
ぞれトリガ信号入力端子1，2に接続され、２
ビツト目のドライブ用出力端子1dが前記入力端
子2に接続されている。
また、前記入力端子1は第２図の回路のドラ
イブ用出力端子0に接続されている。
イブ用出力端子0に接続されている。
第５図ａは第４図におけるクロツクパルス入力
端子1の入力パルス波形であり、また、第５図
ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊ，ｋ，ｌ，
ｍ，ｎ，ｏ，ｐ，ｑは、それぞれトランジスタ１
１０の第１、第２コレクタ１０ａ，１０ｂ、トラ
ンジスタ１１１の第１〜第４コレクタ１１ａ〜１
１ｄ、トランジスタ１１２の第１〜第４コレクタ
１２ａ〜１２ｄ、トランジスタ１１３の第１〜第
３コレクタ１３ａ〜１３ｃ、トランジスタ１１４
の第１〜第３コレクタ１４ａ〜１４ｃの信号波形
を示したものである。
端子1の入力パルス波形であり、また、第５図
ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊ，ｋ，ｌ，
ｍ，ｎ，ｏ，ｐ，ｑは、それぞれトランジスタ１
１０の第１、第２コレクタ１０ａ，１０ｂ、トラ
ンジスタ１１１の第１〜第４コレクタ１１ａ〜１
１ｄ、トランジスタ１１２の第１〜第４コレクタ
１２ａ〜１２ｄ、トランジスタ１１３の第１〜第
３コレクタ１３ａ〜１３ｃ、トランジスタ１１４
の第１〜第３コレクタ１４ａ〜１４ｃの信号波形
を示したものである。
さて、第４図のトランジスタ１１０，１１３の
出力レベルが“０”で、トランジスタ１１１，１
１２，１１４の出力レベルが“１”になつている
もとで、時刻t11において前記トランジスタ１１
０のベースのレベルが第５図ａに示す様に“１”
から“０”に移行したとすると、続いて前記トラ
ンジスタ１１０の第１コレクタ１０ａのレベルが
“１”に移行し、さらに同第２コレクタ１０ｂの
レベルが“１”に移行する。
出力レベルが“０”で、トランジスタ１１１，１
１２，１１４の出力レベルが“１”になつている
もとで、時刻t11において前記トランジスタ１１
０のベースのレベルが第５図ａに示す様に“１”
から“０”に移行したとすると、続いて前記トラ
ンジスタ１１０の第１コレクタ１０ａのレベルが
“１”に移行し、さらに同第２コレクタ１０ｂの
レベルが“１”に移行する。
前記トランジスタ１１０の第１コレクタ１０ａ
のレベルが“１”に移行すると、あらかじめトラ
ンジスタ１１２の第４コレクタ１２ｄ、トランジ
スタ１１４の第３コレクタ１４ｃのレベルがとも
に“１”になつているので、トランジスタ１１１
の第１コレクタ１１ａのレベルが“０”に移行
し、さらに同第２コレクタ１１ｂ、同第３コレク
タ１１ｃ、同第４コレクタ１１ｄのレベルが次々
と“０”に移行する。
のレベルが“１”に移行すると、あらかじめトラ
ンジスタ１１２の第４コレクタ１２ｄ、トランジ
スタ１１４の第３コレクタ１４ｃのレベルがとも
に“１”になつているので、トランジスタ１１１
の第１コレクタ１１ａのレベルが“０”に移行
し、さらに同第２コレクタ１１ｂ、同第３コレク
タ１１ｃ、同第４コレクタ１１ｄのレベルが次々
と“０”に移行する。
前記トランジスタ１１１の第３コレクタ１１ｃ
のレベルが“０”に移行すると、続いてトランジ
スタ１１３の第１コレクタ１３ａのレベルが
“１”に移行し、さらに同第２コレクタ１３ｂ、
同第３コレクタ１３ｃのレベルが次々と“１”に
移行する。
のレベルが“０”に移行すると、続いてトランジ
スタ１１３の第１コレクタ１３ａのレベルが
“１”に移行し、さらに同第２コレクタ１３ｂ、
同第３コレクタ１３ｃのレベルが次々と“１”に
移行する。
前記トランジスタ１１３の第２コレクタ１３ｂ
のレベルが“１”に移行すると、あらかじめトラ
ンジスタ１１２の第３コレクタ１２ｃのレベルが
“１”になつているので、トランジスタ１１４の
第１コレクタ１４ａのレベルが“０”に移行し、
さらに同第２コレクタ１４ｂ、同第３コレクタ１
４ｃのレベルが次々と“０”に移行する。
のレベルが“１”に移行すると、あらかじめトラ
ンジスタ１１２の第３コレクタ１２ｃのレベルが
“１”になつているので、トランジスタ１１４の
第１コレクタ１４ａのレベルが“０”に移行し、
さらに同第２コレクタ１４ｂ、同第３コレクタ１
４ｃのレベルが次々と“０”に移行する。
前記トランジスタ１１４の第３コレクタ１４ｃ
のレベルが“０”に移行すると、前記トランジス
タ１１１の第１コレクタ１１ａのレベルが“１”
に戻り、さらに同第２コレクタ１１ｂ、同第３コ
レクタ１１ｃ、同第４コレクタ１１ｄのレベルも
次々と“１”に戻る。
のレベルが“０”に移行すると、前記トランジス
タ１１１の第１コレクタ１１ａのレベルが“１”
に戻り、さらに同第２コレクタ１１ｂ、同第３コ
レクタ１１ｃ、同第４コレクタ１１ｄのレベルも
次々と“１”に戻る。
時刻t12において、トランジスタ１１０のベー
スのレベルが“０”に移行すると、続いて前記ト
ランジスタ１１０の第１コレクタ１０ａのレベル
が“１”に移行し、さらに同第２コレクタ１０ｂ
のレベルが“１”に移行する。
スのレベルが“０”に移行すると、続いて前記ト
ランジスタ１１０の第１コレクタ１０ａのレベル
が“１”に移行し、さらに同第２コレクタ１０ｂ
のレベルが“１”に移行する。
前記トランジスタ１１０の第２コレクタ１０ｂ
のレベルが“１”に移行すると、トランジスタ１
１２の第１コレクタ１２ａのレベルが“０”に移
行し、さらに同第２コレクタ１２ｂ、同第３コレ
クタ１２ｃ、同第４コレクタ１２ｂのレベルが
次々と“０”に移行する。
のレベルが“１”に移行すると、トランジスタ１
１２の第１コレクタ１２ａのレベルが“０”に移
行し、さらに同第２コレクタ１２ｂ、同第３コレ
クタ１２ｃ、同第４コレクタ１２ｂのレベルが
次々と“０”に移行する。
前記トランジスタ１１２の第３コレクタ１２ｃ
のレベルが“０”に移行すると、続いてトランジ
スタ１１４の第１コレクタ１４ａのレベルが
“１”に移行し、さらに同第２コレクタ１４ｂ、
同第３コレクタ１４ｃのレベルが“１”に移行す
る。
のレベルが“０”に移行すると、続いてトランジ
スタ１１４の第１コレクタ１４ａのレベルが
“１”に移行し、さらに同第２コレクタ１４ｂ、
同第３コレクタ１４ｃのレベルが“１”に移行す
る。
前記トランジスタ１１４の第２コレクタ１４ｂ
のレベルが“１”に移行すると、トランジスタ１
１３の第１コレクタ１３ａのレベルが“０”に移
行し、さらに同第２コレクタ１３ｂ、同第３コレ
クタ１３ｃのレベルが次々と“０”に移行する。
のレベルが“１”に移行すると、トランジスタ１
１３の第１コレクタ１３ａのレベルが“０”に移
行し、さらに同第２コレクタ１３ｂ、同第３コレ
クタ１３ｃのレベルが次々と“０”に移行する。
前記トランジスタ１１３の第３コレクタ１３ｃ
のレベルが“０”に移行すると、前記トランジス
タ１１２の第１コレクタ１２ａのレベルが“１”
に戻り、さらに同第２コレクタ１２ｂ、同第３コ
レクタ１２ｃ、同第４コレクタ１２ｄのレベルも
次々と“１”に戻る。
のレベルが“０”に移行すると、前記トランジス
タ１１２の第１コレクタ１２ａのレベルが“１”
に戻り、さらに同第２コレクタ１２ｂ、同第３コ
レクタ１２ｃ、同第４コレクタ１２ｄのレベルも
次々と“１”に戻る。
以後、同じ様な過程を経て入力端子1に印加
されるトリガ信号のリーデイングエツジが到来す
る毎に各トランジスタの出力レベルは次々と変化
し、結局、第４図の回路の入力端子1に第５図
ａに示される信号が印加されたとき、ドライブ用
出力端子1d，1u、ビツト出力端子Q1，1には
それぞれ第５図ｅ，ｉ，ｌ，ｏに示す様な信号波
形が現われる。
されるトリガ信号のリーデイングエツジが到来す
る毎に各トランジスタの出力レベルは次々と変化
し、結局、第４図の回路の入力端子1に第５図
ａに示される信号が印加されたとき、ドライブ用
出力端子1d，1u、ビツト出力端子Q1，1には
それぞれ第５図ｅ，ｉ，ｌ，ｏに示す様な信号波
形が現われる。
前記出力端子1dに現われる出力信号は次段の
トリガ信号として用いられるので第４図の回路は
ダウンカウンタを構成していることになる。
トリガ信号として用いられるので第４図の回路は
ダウンカウンタを構成していることになる。
ところで、第５図の信号波形からも明らかな様
に、本発明のバイナリーカウンタは各ステージで
発生される微分パルスを次段のドライブ信号とし
て利用しているが、前段を構成するトランジスタ
の動作速度が後段を構成するトランジスタの動作
速度よりも速かつたり、（特にI2Lではシステムの
消費電力を低減させるために意識的にこの様な状
態に設定される。すなわち、カウンタのMSBに
近くなる程、クロツク周波数が低くなるので、同
期式のカウンタでない限り、MSBに近いビツト
ではLSBに近いビツトに比べて構成トランジス
タの動作速度が遅くても良いことになり、MSB
に近くなる程、インジエクシヨン電流を少なくす
ることが出来る。）、途中で減衰したりして入力信
号のパルス幅が狭くなつたとしても、それが初段
のトランジスタをドライブしきれなくなる程狭く
ならない限り、次段には充分に幅が広げられたト
リガ信号を供給することが出来る。
に、本発明のバイナリーカウンタは各ステージで
発生される微分パルスを次段のドライブ信号とし
て利用しているが、前段を構成するトランジスタ
の動作速度が後段を構成するトランジスタの動作
速度よりも速かつたり、（特にI2Lではシステムの
消費電力を低減させるために意識的にこの様な状
態に設定される。すなわち、カウンタのMSBに
近くなる程、クロツク周波数が低くなるので、同
期式のカウンタでない限り、MSBに近いビツト
ではLSBに近いビツトに比べて構成トランジス
タの動作速度が遅くても良いことになり、MSB
に近くなる程、インジエクシヨン電流を少なくす
ることが出来る。）、途中で減衰したりして入力信
号のパルス幅が狭くなつたとしても、それが初段
のトランジスタをドライブしきれなくなる程狭く
ならない限り、次段には充分に幅が広げられたト
リガ信号を供給することが出来る。
この様子を第５図について説明すると、次段へ
のトリガ信号となる第５図ｅの信号波形のリーデ
イングエツジの位置は第５図ａに示す入力信号の
リーデイングエツジの位置に依存するが、トレイ
リングエツジの位置は第５図ａの入力信号のトレ
イリングエツジの位置には依存せずに単位ステー
ジ内のトランジスタの遅延時間に依存する。
のトリガ信号となる第５図ｅの信号波形のリーデ
イングエツジの位置は第５図ａに示す入力信号の
リーデイングエツジの位置に依存するが、トレイ
リングエツジの位置は第５図ａの入力信号のトレ
イリングエツジの位置には依存せずに単位ステー
ジ内のトランジスタの遅延時間に依存する。
つまり、時刻t13において、第５図ａに示す入
力信号のリーデイングエツジが到来して、その直
後の時刻t14においてトレイリングエツジが到来
したとしても、次段には充分に幅の広いドライブ
用出力信号を供給することが出来る。
力信号のリーデイングエツジが到来して、その直
後の時刻t14においてトレイリングエツジが到来
したとしても、次段には充分に幅の広いドライブ
用出力信号を供給することが出来る。
この効果は第１図において、NANDゲート１
１の入力端子１１ｃ，１１ｄにそれぞれ、
NANDゲート７，８の出力を印加したことによ
つて生じたものである。
１の入力端子１１ｃ，１１ｄにそれぞれ、
NANDゲート７，８の出力を印加したことによ
つて生じたものである。
なお、第１図、第４図に示した本発明の実施例
では単なるリプルカウンタを構成しているが、必
要に応じて各ステージからリセツト用あるいはプ
リセツト用の端子を取り出すことも出来る。
では単なるリプルカウンタを構成しているが、必
要に応じて各ステージからリセツト用あるいはプ
リセツト用の端子を取り出すことも出来る。
例えば、第４図に示されたカウンタにリセツト
機能をもたせるには、リセツト信号分配用の別の
トランジスタを設け、該トランジスタの第１コレ
クタをトランジスタ１１４のベースに接続し、同
第２コレクタをトランジスタ１２４のベースに接
続し、さらに同第３、第４コレクタを単位ステー
ジ４００および５００（図示せず）の出力トラン
ジスタのベースに接続すれば良い。
機能をもたせるには、リセツト信号分配用の別の
トランジスタを設け、該トランジスタの第１コレ
クタをトランジスタ１１４のベースに接続し、同
第２コレクタをトランジスタ１２４のベースに接
続し、さらに同第３、第４コレクタを単位ステー
ジ４００および５００（図示せず）の出力トラン
ジスタのベースに接続すれば良い。
また、第１図の論理構成図では、すべて
NANDゲートが用いられているが、これらは
NORゲートなどの他の一致ゲートによつても実
用出来ることはいうまでもない。
NANDゲートが用いられているが、これらは
NORゲートなどの他の一致ゲートによつても実
用出来ることはいうまでもない。
以上の様に本発明のバイナリーカウンタは、
各々の第１の入力端子と出力端子がクロスカツプ
リング接続された第１および第２の一致ゲートに
よる第１の一致ゲート対（第１図における２０１
に相当）と、各々の第１の入力端子と出力端子が
クロスカツプリング接続された第３および第４の
一致ゲートによる第２の一致ゲート対（２０２に
相当）を備え、前記第３の一致ゲートの第２の入
力端子に前記第１の一致ゲートの出力信号を与
え、前記第４の一致ゲートの第２の入力端子に前
記第２の一致ゲートの出力信号を与え、前記第１
および第２の一致ゲートの第２の入力端子にそれ
ぞれ前記第２の一致ゲート対の出力信号を与える
ごとくし、かつ前記第１および第２の一致ゲート
の第３の入力端子を共通接続して第５の一致ゲー
トの出力端子に接続し、該第５の一致ゲートの第
１の入力端子に前段からのトリガ信号を与えるご
とくし、同第２、第３の入力端子をそれぞれ前記
第１、第２の一致ゲートの出力端子に接続して、
前記第１、第２、第３、第４、第５の一致ゲート
によつて単位ステージを構成するとともに、前記
第１の一致ゲート対の出力信号（前記第１の一致
ゲートの出力信号もしくは前記第２の一致ゲート
の出力信号に相当）を次段の単位ステージにトリ
ガ信号として供給するように構成したもので、従
来よりも少ない論理ゲート数で単位ステージを構
成することが出来、その結果、ICのチツプサイ
ズの縮少や消費電力の節限が可能になるなど、大
なる効果を奏するものである。
各々の第１の入力端子と出力端子がクロスカツプ
リング接続された第１および第２の一致ゲートに
よる第１の一致ゲート対（第１図における２０１
に相当）と、各々の第１の入力端子と出力端子が
クロスカツプリング接続された第３および第４の
一致ゲートによる第２の一致ゲート対（２０２に
相当）を備え、前記第３の一致ゲートの第２の入
力端子に前記第１の一致ゲートの出力信号を与
え、前記第４の一致ゲートの第２の入力端子に前
記第２の一致ゲートの出力信号を与え、前記第１
および第２の一致ゲートの第２の入力端子にそれ
ぞれ前記第２の一致ゲート対の出力信号を与える
ごとくし、かつ前記第１および第２の一致ゲート
の第３の入力端子を共通接続して第５の一致ゲー
トの出力端子に接続し、該第５の一致ゲートの第
１の入力端子に前段からのトリガ信号を与えるご
とくし、同第２、第３の入力端子をそれぞれ前記
第１、第２の一致ゲートの出力端子に接続して、
前記第１、第２、第３、第４、第５の一致ゲート
によつて単位ステージを構成するとともに、前記
第１の一致ゲート対の出力信号（前記第１の一致
ゲートの出力信号もしくは前記第２の一致ゲート
の出力信号に相当）を次段の単位ステージにトリ
ガ信号として供給するように構成したもので、従
来よりも少ない論理ゲート数で単位ステージを構
成することが出来、その結果、ICのチツプサイ
ズの縮少や消費電力の節限が可能になるなど、大
なる効果を奏するものである。
第１図は本発明の一実施例に係るバイナリーカ
ウンタの論理構成図、第２図は第１図における単
位ステージ１００をI2L回路で構成した回路結線
図、第３図は第２図における各部の信号波形図、
第４図は第１図における単位ステージ２００，３
００をI2L回路で構成した回路結線図、第５図は
第４図における各部の信号波形図である。 １〜１５……NANDゲート、１００，２００，
３００，４００……単位ステージ、２０１，２０
２……ゲート対。
ウンタの論理構成図、第２図は第１図における単
位ステージ１００をI2L回路で構成した回路結線
図、第３図は第２図における各部の信号波形図、
第４図は第１図における単位ステージ２００，３
００をI2L回路で構成した回路結線図、第５図は
第４図における各部の信号波形図である。 １〜１５……NANDゲート、１００，２００，
３００，４００……単位ステージ、２０１，２０
２……ゲート対。
Claims (1)
- 【特許請求の範囲】 １ 各々の第１の入力端子と出力端子がクロスカ
ツプリング接続された第１および第２の一致ゲー
トによる第１の一致ゲート対と、各々の第１の入
力端子と出力端子がクロスカツプリング接続され
た第３および第４の一致ゲートによる第２の一致
ゲート対を備え、前記第３の一致ゲートの第２の
入力端子に前記第１の一致ゲートの出力信号を与
え、前記第４の一致ゲートの第２の入力端子に前
記第２の一致ゲートの出力信号を与え、前記第１
および第２の一致ゲートの第２の入力端子にそれ
ぞれ前記第２の一致ゲート対の出力信号を与える
ごとくし、かつ前記第１および第２の一致ゲート
の第３の入力端子を共通接続して第５の一致ゲー
トの出力端子に接続し、該第５の一致ゲートの第
１の入力端子に前段からのトリガ信号を与えるご
とくし、同第２、第３の入力端子をそれぞれ前記
第１、第２の一致ゲートの出力端子に接続して、
前記第１、第２、第３、第４、第５の一致ゲート
によつて単位ステージを構成するとともに、前記
第１の一致ゲート対の出力信号を次段の単位ステ
ージにトリガ信号として供給するように構成した
ことを特徴とするバイナリーカウンタ。 ２ 特許請求の範囲第１項の記載において、前記
第１の一致ゲートの第２の入力端子を前記第４の
一致ゲートの出力端子に接続し、前記第２の一致
ゲートの第２の入力端子を前記第３の一致ゲート
の出力端子に接続するようにしたことを特徴とす
るバイナリーカウンタ。 ３ 特許請求の範囲第１項の記載において、前記
第１、第２、第３、第４、第５の一致ゲートをそ
れぞれ第１、第２、第３、第４、第５のI2Lトラ
ンジスタによつて構成し、前記第５のトランジス
タの第１コレクタを前記第１のトランジスタのベ
ースに接続し、同第２コレクタを前記第２のトラ
ンジスタのベースに接続し、前記第１のトランジ
スタの第１コレクタを前記第５のトランジスタの
ベースに接続し、同第３コレクタを前記第３のト
ランジスタのベースに接続し、同第４コレクタを
前記第２のトランジスタのベースに接続し、前記
第２のトランジスタの第１コレクタを前記第５の
トランジスタのベースに接続し、同第３コレクタ
を前記第４のトランジスタのベースに接続し、同
第４コレクタを前記第１のトランジスタのベース
に接続し、前記第３のトランジスタの第２コレク
タを前記第４のトランジスタのベースに接続し、
同第３コレクタを前記第２のトランジスタのベー
スに接続し、前記第４のトランジスタの第２コレ
クタを前記第３のトランジスタのベースに接続
し、同第３コレクタを前記第１のトランジスタの
ベースに接続し、前記第５のトランジスタのベー
スに前段からのトリガ信号を供給するとともに、
前記第１あるいは第２のトランジスタの第２コレ
クタの出力を次段へのトリガ信号として供給する
ごとく構成したことを特徴とするバイナリーカウ
ンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14766681A JPS5848536A (ja) | 1981-09-17 | 1981-09-17 | バイナリ−カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14766681A JPS5848536A (ja) | 1981-09-17 | 1981-09-17 | バイナリ−カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848536A JPS5848536A (ja) | 1983-03-22 |
| JPS639770B2 true JPS639770B2 (ja) | 1988-03-02 |
Family
ID=15435520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14766681A Granted JPS5848536A (ja) | 1981-09-17 | 1981-09-17 | バイナリ−カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848536A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| HUT69718A (en) * | 1993-04-01 | 1995-09-28 | Alkaloida Vegyeszeti Gyar | Pharmaceutical compositions containing triazolil(thio)quinoline derivatives |
| JP2005088751A (ja) | 2003-09-17 | 2005-04-07 | Delta Kogyo Co Ltd | 車両用スライドアジャスタ |
-
1981
- 1981-09-17 JP JP14766681A patent/JPS5848536A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5848536A (ja) | 1983-03-22 |
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