JPS6323686B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は誤動作防止機能を備えた計数回路に
関する。

計数回路を構成する基本論理回路には種々ある
が、その一つに第１図に示したものがある（特願
昭51−150198号（特開昭53−73955号公報）参
照）。これは第１〜第４のゲートG₁〜G₄からな
り、Ｄ型フリツプフロツプと同様の動作を高速で
行うという特徴を有する。特にこの回路は、ゲー
トにI²L（Integrated Injection Logic）と称され
る論理素子を用いることでその特徴が生かされ
る。第１図に示したゲート記号はI²L用のもので
あり、その等価回路は第２図のように表わされ
る。即ち、インバータ用トランジスタT₂と、こ
のトランジスタT₂のベースにコレクタを、エミ
ツタにベースをそれぞれ接続したこれと相補型の
インジエクタ用トランジスタT₁とから構成され
る。

第１図の論理回路を例えば第３図のように５個
縦続接続してループを形成すると10進計数回路を
構成することができる。なお、第３図ではゲート
G₆₁，G₆₂からなるラツチ回路を設けて出力波形
整形を行つている。この回路は第４図ａに示すク
ロツクパルスCPおよびこれと逆相のクロツクパ
ルスにより動作し、同図ｂに示すような10進
出力を出す。

ところで、この計数回路で10進計数動作が正常
に行われるためには、初期状態において、例えば
CPが“１”のとき各論理回路中の第３のゲート
G₁₃，G₂₃，G₃₃，G₄₃，G₅₃の出力が全て“０”で
ある必要がある。例えばこれらのゲートG₁₃，
G₂₃，G₃₃，G₄₃，G₅₃の出力の状態が（０、１、
０、０、１）であつたとして、クロツクパルスを
印加して動作させると計数出力は第４図ｃのよう
に不規則なものとなつてしまう。

このような誤動作を防止するためには、通常の
フリツプフロツプを用いた計数回路で多く行われ
ているように、各段にリセツト入力端子を設け、
初期化を行うようにすればよい。しかしながら、
各段にリセツト入力端子を設けることは配線数が
大幅に増加することを意味し、この種の計数回路
を集積化する場合、集積度の低下をもたらす。

この発明は上記の点に鑑みてなされたもので、
非常に簡単な構成の初期化手段を備え、従つて高
集積化を妨げることなく安定な計数動作を行い得
るようにした計数回路を提供するものである。

この発明では、前述したようなＮ個の論理回路
をループ状に縦続接続して構成される計数回路に
おいて、隣接する２つの論理回路のなかで同相の
クロツクパルスが印加される２つのゲートの出力
とそのゲートに印加されるクロツクパルスとの論
理積をとる初期化用ゲートを設ける。この初期化
用ゲートの出力（初期化パルス）は、上記２つの
論理回路以外の論理回路中の所定のゲートに強制
的に割込み入力する。

例えば、Ｎ＝３で６進計数回路の場合、初期化
パルスは前記２つの論理回路以外の残る論理回路
中の初期化用ゲートに入力されるクロツクパルス
と同相のクロツクパルスが印加されるゲートの少
くとも１つに割込ませる。また、Ｎ≧４で2N進
計数回路の場合、初期化パルスは前記２つの論理
回路の後段に位置する（Ｎ−３）個の論理回路中
の初期化用ゲートに入力されるクロツクパルスと
同相のクロツクパルスが印加されるゲートの少く
とも１つに割込ませる。Ｎ≧５で（2N−１）進
計数回路の場合には、初期化パルスは前記２つの
論理回路以外の（Ｎ−４）個の論理回路中の初期
化用ゲートに入力されるクロツクパルスと同相の
クロツクパルスが印加されるゲートの少くとも１
つに割込ませる。

このようにすれば、初期状態のいかんに拘らず
各論理回路は１〜数個のクロツクパルスを計数し
た後に自動的に初期化され、安定な計数動作に入
ることになる。

以下、I²Lゲートを用いたこの発明の実施例を
説明する。第５図は第３図の構成を基本とする10
進計数回路に適用した実施例である。隣接する２
つの論理回路として出力側からみて第１段、第２
段の論理回路（G₅₁〜G₅₄、及びG₄₁〜G₄₄）が取
り上げられている。この２つの論理回路の中で同
相のクロツクパルス、例えばが印加されるゲ
ートG₄₃，G₄₄，G₅₃，G₅₄から選択された前記隣
接する論理回路間で相補位置関係にあるゲート、
ここではG₄₄とG₅₃から出力が引き出されている。

上記２つの論理回路間で、ゲートG₄₃，G₄₄の
内容は、の次のクロツクパルスでG₄₃はG₅₃に、
またG₄₄はG₅₄に夫々転送される。このように、
クロツクパルスの１周期で内容の移し替えがなさ
れるゲート同志（例えばG₄₃とG₅₃）を対応位置
関係にあると呼ぶ。反対に、この時、内容の移し
替え関係にないゲート同志（例えばG₄₄とG₅₃）
を相補位置関係にあると呼ぶ。

本実施例ではクロツクパルスが印加され相
補位置関係にある第３のゲートG₅₃の出力、第４
ゲートG₄₄の出力およびクロツクパルスを入力
とする初期化用ゲートG_Rを設け、その出力を第
４段、第５段の論理回路中のクロツクパルス
が印加される第４のゲートG₂₄、第４のゲート
G₁₄の入力に強制的に割込ませている。このよう
にすれば、例えば各段の第３のゲートG₁₃，G₂₃，
G₃₃，G₄₃，G₅₃の各出力の初期値が、クロツクパ
ルスが“１”のときに（０、１、０、０、１）
であつたとすると、初期化用ゲートG_Rの出力は
“０”となり、この結果第３のゲートG₁₃，G₂₃，
G₃₃，G₄₃，G₅₃の出力状態は（０、０、０、０、
１）と変化し、以後、正常動作が行われる。同様
に例えば（１、０、０、１、０）という初期状態
にあつたときは、次のクロツクパルスにより
（１、１、０、０、１）という状態になり、この
とき初期化用ゲートG_Rの出力が“０”となつて
すぐに（０、０、０、０、１）という状態に変化
する。従つて以後、正常動作が行われる。

なお、第５図に破線で示すように、初期化用ゲ
ートG_Rの出力を第３段、第４段の第１のゲート
G₃₁，G₂₁にも同時に割込ませるとより高周波の
クロツクパルスまで動作し有効である。また、安
定な動作を行わせるには、初期化用ゲートG_Rへ
の供給電流を他のゲートへのそれより小さくする
ことが望ましい。

第６図〜第８図は同じく10進計数回路に適用し
た別の実施例である。第６図では初期化用ゲート
G_Rの入力としてクロツクパルスCPおよびクロツ
クパルスCPを入力するゲートG₄₁，G₅₂の出力を
とつた場合であり、この場合は割込ませるゲート
もクロツクパルスCPを印加するゲートG₁₁，G₂₁
としている。第７図、第８図は第５図と同様、初
期化用ゲートG_Rの入力にクロツクパルスをと
つた場合の第５図とは別の接続法を示している。
いずれの場合も第５図と同様、誤動作を防止する
ことができる。また、第５図に破線で示したと同
様の割込み位置の追加も可能である。

第５図では対応位置関係にあるゲートG₄₃，
G₅₃の出力が（０、１）である場合に初期化用ゲ
ートG_Rが働いたが、第６図では対応位置関係に
あるゲートG₄₁，G₅₁の出力が（１、０）である
場合に、第８図では対応位置関係にあるゲート
G₁₃，G₂₃の出力が（０、１）である場合に初期
化用ゲートG_Rが働く。

第７図では隣接する論理回路間でG₅₄の出力が
G₁₁に、G₅₃の出力はG₁₂に夫々入力しているの
で、ゲートG₅₄とG₁₄は相補位置関係にある。

第９図は８進計数回路に適用した実施例であ
る。破線は第５図の場合と同様の割込み位置の追
加例を示している。

以上のように、Ｎ≧４の2N進計数回路におい
ては、任意の隣接する２つの論理回路の中の同相
のクロツクパルスが印加される２つのゲートの出
力とそのゲートに印加されるクロツクパルスとの
論理積をとつて、この論理積信号を上記２つの論
理回路の後段に位置する論理回路中の所定のゲー
トに強制的に割込ませることにより、誤動作を防
止することができる。

第１０図〜第１２図にはＮ＝３、つまり６進計
数回路に適用した実施例を示す。

第１３図〜第１８図はＮ≧５の奇数進計数回路
に適用した実施例で、第１３図〜第１６図は９進
計数回路の場合、第１７図は11進計数回路の場
合、第１８図は第１３図〜第１６図とは若干異な
つた９進計数回路の場合をそれぞれ示している。

なお、以上の実施例では全てI²Lを用いている
が、この発明はECL、TTLなどの論理素子を用
いたナンドゲート、ノアゲートによる同様の計数
回路にも適用することが可能である。I²Lの場合、
ワイヤード論理がとれるので有利であるが、ワイ
ヤード論理がとれなくても、強制的割込みを行う
初期化パルスを受けるゲートの入力端子を増せば
よく、あるいは初期化パルスを他の入力との論理
積処理を行つてから割込みを受けるゲートに入力
するように構成すればよい。

以上説明したように、この発明によれば、非常
に簡単な回路を付加することで計数回路の初期状
態に起因する誤動作を防止することができる。ま
た、この発明では付加する回路が簡単で配線数も
少いため、１チツプに集積するにも有利である。

【図面の簡単な説明】

第１図はI²Lゲートを用いた新しい論理回路の
一例を示す図、第２図はI²Lゲートの等価回路図、
第３図は第１図の論理回路を用いた計数回路の一
例を示す図、第４図はその動作を説明するための
信号波形図、第５図はこの発明の一実施例の10進
計数回路を示す図、第６図〜第８図は他の実施例
の10進計数回路を示す図、第９図は同じく他の実
施例の８進計数回路を示す図、第１０図〜第１２
図は同じく他の実施例の６進計数回路を示す図、
第１３図〜第１８図は同じく他の実施例の奇数進
計数回路を示す図である。 G₁₁……第１のI²Lゲート、G₁₂……第２のI²Lゲ
ート、G₁₃……第３のI²Lゲート、G₁₄……第４の
I²Lゲート、G_R……初期化用I²Lゲート、CP，
……クロツクパルス。

Claims (1)

1. 【特許請求の範囲】 １ ナンドまたはノアゲートを４個用いて構成さ
   れ、第１、第２のゲートの入力にそれぞれ第２、
   第１のゲートの出力を帰環し、第３、第４のゲー
   トの入力にそれぞれ第４、第３のゲートの出力を
   帰環し、第１、第２のゲートの出力をそれぞれ第
   ３、第４のゲートに入力し、第１、第２のゲート
   と第３、第４のゲートに互いに逆相のクロツクパ
   ルスを印加するようにした論理回路をＮ（≧３）
   個ループ状に縦続接続して2N進または（2N−
   １）進計数を行わせるようにしたリングカウンタ
   からなる計数回路において、隣接する２つの論理
   回路のなかで同相のクロツクパルスが印加される
   ゲートから選択された前記隣接する論理回路間で
   相補位置関係にあるゲートの出力とそのゲートに
   印加されるクロツクパルスとの論理積をとる初期
   化用ゲートを前記ループ外に設け、前記選択され
   たゲートの１つと、前記隣接する論理回路中で対
   応位置関係にあるゲートの出力が（01）または
   （10）である論理回路から得られた初期化用ゲー
   トの出力を、前記隣接する２つの論理回路以外の
   論理回路中のゲートに入力してリセツトするよう
   にしたことを特徴とする計数回路。 ２ Ｎ＝３で６進計数回路の場合、前記初期化用
   ゲートの出力を、前記隣接する２つの論理回路以
   外の論理回路中の前記初期化用ゲートに入力され
   るクロツクパルスと同相のクロツクパルスが印加
   される少くとも１つのゲートに入力するようにし
   た特許請求の範囲第１項記載の計数回路。 ３ Ｎ≧４で2N進計数回路の場合、前記初期化
   用ゲートの出力を、前記隣接する２つの論理回路
   の後段に位置する（Ｎ−３）個の論理回路中の前
   記初期化用ゲートに入力されるクロツクパルスと
   同相のクロツクパルスが印加される少くとも１つ
   のゲートに入力するようにした特許請求の範囲第
   １項記載の計数回路。 ４ Ｎ≧５で（2N−１）進計数回路の場合、前
   記初期化用ゲートの出力を、前記隣接する２つの
   論理回路以外の（Ｎ−４）個の論理回路中の前記
   初期化用ゲートに入力されるクロツクパルスと同
   相のクロツクパルスが印加される少くとも１つの
   ゲートに入力するようにした特許請求の範囲第１
   項記載の計数回路。 ５ 第１〜第４のゲートは、インバータ用トラン
   ジスタと、このトランジスタのベースにコレクタ
   を、エミツタにベースをそれぞれ接続したこれと
   相補型のインジエクタ用トランジスタとからなる
   論理ゲートである特許請求の範囲第１項記載の計
   数回路。