KR900001324Y1

KR900001324Y1 - 50% 듀티 싸이클 발생용 기수진 카운터 회로

Info

Publication number: KR900001324Y1
Application number: KR2019860016724U
Authority: KR
Inventors: 김용제
Original assignee: 삼성전자주식회사; 한형수
Priority date: 1986-10-31
Filing date: 1986-10-31
Publication date: 1990-02-20
Also published as: KR880008872U

Abstract

내용 없음.

Description

50% 듀티 싸이클 발생용 기수진 카운터 회로

제1도는 일반적인 5진 카운터 회로도 및 그 출력 파형도.

제2도는 본 고안의 5진 카운터 회로도 및 그 출력 파형도.

제3도는 본 고안의 3진 카운터 회로도 및 그 출력 파형도.

* 도면의 주요부분에 대한 부호의 설명

FF₁-FF₄: 플립플롭 A₁,A₂: 앤드게이트

I₁: 인버터

본 고안은 50% 듀티 싸이클 발생용 기수진 카운터(3진, 5진, 7진 카운터)회로에 관한 것이다.

통신용 기기나 로보트 시스템, 산업용 제어기기등에서 클럭펄스를 이용한 3진, 5진, 7진 카운터가 널리 사용되나 이 경우의 듀티 싸이클(duty cycle)이 3진 카운터는 67 : 33%, 5진 카운터는 80 : 20%, 7진 카운터는 86 : 14%가 되므로 정확한 50% 듀티 싸이클을 가지는 시스템을 제작할 경우에는 레지스터를 사용하거나 메모리에 클럭수를 저장한 다음 분배시키는 구성이 필요하기 때문에 시스템의 구성이 복잡해지는 동시에 지연(Delay)에 의하여 정확한 50% 듀티 싸이클을 출력시키기가 곤란한 것이었다.

본 고안은 이와 같은 문제점을 해결하기 위하여 플립플롭(JK형)을 다단 연결시켜 구성되는 기수 카운터회로에 있어서 앤드게이트 및 플립플롭으로 구성되는듀티 발생부를 구성시켜 정확한 50%의 듀티 싸이클을 출력시킬 수 있도록 한 것으로써 이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.

제1도는 일반적인 5진 카운터 회로도로서 JK-플립플롭 (FF₁)(FF₂)(FF₃)의 클럭신호 입력단자(IN₁)에 인버터(I₁)를 구성시키고 플립플롭 (FF₁)(FF₂)의 출력단자(Q)에 앤드게이트(A₁)를 연결시켜 플립플롭(FF₃)의 입력단자(J)와 연결 구성시킨 것으로 출력펄스(FOUT)는 입력 펄스의 80 : 20%인 튜티 싸이클을 갖고 출력되게 된다.

본 고안은 이와같은 일반적인 5진 카운터회로에 앤드게이트(A₂) 및 플립플롭(FF₄)으로 구성된듀티 발생부(10)를 제2도와 같이 구성시켜 50% 듀티 싸이클을 출력시킬 수 있도록 한 클럭펄스 입력단자(IN₁) 입력과 플립플롭(FF₄)의 출력단자(Q) 출력을 앤드게이크(A₂)의 입력단에 인가되어 구성시킨후 앤드게이트(A2)의 출력은 플립플롭(FF₄)의 클럭단자(D)에 인가되게 구성하고 플립플롭(FF₂)의 출력단자(Q) 출력이 플립플롭(FF₄)의 프리셋트 단자(PR)에 인가되게듀티 발생부(10)를 구성하므로써 출력단자(FOUT₂)로듀티 싸이클을 출력시킬수 있도록 한 것이다.

그리고 제3도는 3진 카운터 회로에서 50% 듀티 싸이클을 출력시키도록듀티 발생부(10)을 구성시킨 것으로 출력단자(FOUT)에서는듀티 싸이클을 가진 펄스가 출력되게 된다.

이와 같이 구성된 본 고안에서 먼저 종래의 5진 카운터를 제1도의 회로도와 출력 파형도에 의거 살펴보면 다음과 같다.

JK-플립플롭 (FF₁-FF₃)과 인버터(I₁) 및 앤드게이트(A₁)로 카운터 회로를 구성시키고 입력단자(IN₁)(IN₂)(IN₃)의 펄스를 인가시키면 출력단자(FOUT)에서는 파형도 표시와 같이 80:20%의 듀티 싸이클을 갖는 펄스가 출력되게 되고 각각의 출력단자(Q₄)(Q₈)에서도 50%의 듀티싸이클을 갖는 펄스는 출력시킬수 없는 것이었다.

따라서 클럭신호는 기준(reference)으로 하여 데이타를 교환하거나 또는 시스템을 제어하기 위해서는 50%의 듀티싸이클을 필요로 하게되나 제1도에서와 같은 일반적인 카운터 회로에서는 50% 듀티 싸이클을 갖는 펄스를 출력시킬 수 없는 것이었다.

그러므로 본 고안에서는 제2도에서와 같이 일반적인 5진 카운터 회로에듀티 발생부(10)를 구성시킴으로써 50% 듀티 싸이클을 얻을 수있도록 한 것이다.

즉, 클럭펄스 입력단자(IN₁)에 파형도와 같은 클럭신호가 인가되고 입력단자(IN₂)에는 초기에 「L 레벨」신호가 각 플립플롭 (FF₁)(FF₂)(FF₃)(FF₄)의 클리어 단자(CL)에 인가되어 클리어 시킨후「H 레벨」신호가 발생되므로 그후 플립플롭 (FF₁)(FF₂)(FF₃)(FF₄)의 구동에는 영향을 미치지 않게 된다.

그리고 입력단자(IN₁)의 클럭신호와 플립플롭(FF₄)의 출력단자(Q)출력은 앤드게이트(A₂)에 입력되어 논리곱 되어진후 플립플롭(FF₄)의 클럭단자(D)에 인가되며 플립플롭(FF₂)의 출력단자(Q)의 출력은 플립플롭(FF₄)의 프리세트 단자(PR)에 인가되어 출력단자(FOUT₂)로 최종 50% 듀티 싸이클을 갖는 펄스가 출력되게 된다.

즉,듀티 발생부(10)의 플립플롭(FF₄)은 플립플롭(FF₂)의 출력단자(Q)의 출력 신호를 플립플롭(FF₄)의 프리세트 단자(PR)에 인가시켜 폴링에이지(falling-edge)시 플립플롭(FF₄)을 프리세트 시킴으로써 클럭펄스 입력단자(IN₁)에서 발생되는 클럭신호와 플립플롭(FF₄)의 출력단자(Q)의 출력이 앤드게이트(A₂)를 통하여 플립플롭(FF₄)의 클럭신호로써 인가되어 50% 듀티 싸이클을 출력단자(FOUT₂)로써 얻을수가 있는 것이다.

이와 같이 일반적인 5진 카운터에 앤드게이트(A₂)와 플립플롭(FF₄)으로 구성된듀티 발생부(10)를 구성시킴으로써 50% 듀티 싸이클을 얻을수가 있으며 또한 제3도와 같이 3진 카운터인 경우에도 앤드게이트(A₂)에서 클럭신호와 플립플롭(FF₄)의 출력단자(Q) 출력을 논리곱하여 플립플롭(FF₄)의 클럭신호를 공급하고 플립플롭(FF₂)의 출력단자(Q) 출력이 플립플롭(FF₄)의 프리세트 단자(PR)에 인가되게듀티 발생부(10)를 구성하므로써 제2도의 5진 카운터시와 동일하게 플립플롭(FF₄)의 출력단자(Q)에서도 50% 듀티 싸이클을 갖는 펄스를 출력단자(FOUT)로 출력시키게 되는 것으로 7진 카운터의 경우에도 동일하게듀티 발생부를 구성시켜 원하는 50% 듀티 싸이클 출력을 얻을수가 있는 것이다.

이상에서와 같이 본 고안은 플립플롭(JK형)을 다단 연결시켜 구성되는 카운터 회로에 있어서 앤드게이트 및 플립플롭으로 구성된듀티 발생부를 연결 구성시킴으로써 원하는 50% 듀티 싸이클을 쉽게 얻을수가 있어 클럭신호를 기준으로하여 데이타를 교환하거나 또는 시스템의 제어를 필요로 하는 여러가지 산업용 제어기기의 3진, 5진, 7진 카운터 회로에 널리 사용될수가 있는 효과가 있는 것이다.

Claims

플립플롭(FF₁-FF₃)을 다단 연결시켜 구성되는 기수 카운터 회로에 있어서, 기수 카운터 회로의 클럭신호와 플립플롭(FF₄)의 출력단자(Q) 출력이 앤드게이트(A₂)를 통하여 플립플롭(FF₄)의 클럭단자(D)에 인가되게듀티 발생부(10)를 구성시킨후 기수 카운터 회로의 플립플롭(FF₂)의 출력단자(Q) 출력이 플립플롭(FF₄)의 프리세트 단자(PR)에 인가되게 구성한 50% 듀티 싸이클 발생용 기수진 카운터 회로.