KR100390152B1 - 듀티 사이클 주기 보정회로 - Google Patents
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Abstract
본 발명은 듀티 싸이클 주기 보정회로에 관한 것으로, 듀티 사이클이 일정하지 않아 주기가 일정치 않아 에이직(ASIC)등의 디지탈 회로에 적용할 수 없는 종래의 문제를 해결하기 위하여, 인에이블 신호(EN)가 "하이"인 동안 클럭(CK)에 동기되어 업카운팅하여 캐리아웃(CO)을 출력하는 제1,제2,제3 업카운터(UCNT1∼UCNT3)와, 인에이블 신호(EN)가 "하이"인 동안 클럭(CK)에 동기되어 상기 제1,제2,제3 업카운터(UCNT1∼UCNT3)에서 카운팅된 데이타를 래치하는 제1,제2,제3 래치(LATCH1∼LATCH3)와, 인에이블 신호(EN)가 "하이"인 동안 클럭(CK)에 동기되고 로드신호(LD)가 들어올 경우 로드된 값부터 다운카운팅하여 캐리아웃(CO)을 출력하는 제1,제2,제3 다운카운터(LDCNT1∼LDCNT3)로 듀티 싸이클 주기 보정회로를 구성함으로써, 기구적인 소스로부터 입력되는 듀티 싸이클이 일정하지 않은 파형을 보정하여 일정한 주기를 생성할 수 있게 되어 디지탈 회로에 사용하기 좋은 모양으로 보정할 수 있는 효과가 있다.
Description
본 발명은 듀티 사이클(Duty cycle) 주기 보정회로에 관한 것으로, 특히 일정한 값을 초기값으로 하는 카운터 및 래치를 사용하여 몇개의 사이클 동안 계수하고 그 수를 사이클의 수로 나눔으로서, 일정한 주기를 생성할 수 있도록 한 듀티 사이클 주기 보정회로에 관한 것이다.
일반적으로, 스텝 모터(Step motor) 등을 제어하는 경우에 모터에 엔코더를 연결하여 파형을 얻는데, 이 경우 모터의 특성상 생성되는 파형은 듀티 사이클이일정하지 않게 된다.
이와같이, 기계적인 소스(Source)를 갖는 파형의 듀티 사이클을 일정하게 보정해주는 기능의 필요성이 대두되었다.
제 1 도는 모터에 연결된 엔코더의 파형(A,B)과 이 파형(A,B)에서 얻을 수 있는 파형(C)을 도시한 것이다.
이때, 엔코더는 보통 90˚의 위상차를 갖는 2개의 파형을 발생시키는데, 제 1 도에서와 같이 파형(A,B)의 라이징(Rising) 및 폴링(Falling)에서 발생하는 파형(C)은 엔코더의 출력 듀티 사이클이 일정하지 않아 주기가 일정치 않게 된다.
따라서, 이러한 신호는 에이직(ASIC)등의 디지탈 회로에 적용할 수 없는 문제가 생긴다.
본 발명은 상기와 같은 문제를 해결하기 위해 창안된 것으로, 일정한 값을 초기값으로 하는 카운터 및 래치를 사용하여 몇개의 사이클 동안 계수하고 그 수를 사이클의 수로 나눔으로써, 일정한 주기를 생성할 수 있도록 한 듀티 사이클 주기 보정 회로를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명 듀티 사이클 주기 보정 회로는 제 2 도에 도시한 바와 같이, 인에이블 신호(EN)가 "하이"인 동안 클럭(CK)에 동기되어 업카운팅하여 캐리아웃(CO)을 출력하는 제1,제2,제3 업카운터(UCNT1∼UCNT3)(110∼130)와, 인에이블 신호(EN)가 "하이"인 동안 클럭(CK)에 동기되어 상기 제1,제2,제3 업카운터(UCNT1∼UCNT3)(110∼130)에서 카운팅된 데이타를 래치하는 제1,제2,제3 래치(LATCH1∼LATCH3)(140∼160)와, 인에이블 신호(EN)가 "하이"인 동안 클럭(CK)에 동기되고 로드신호(LD)가 들어올 경우 로드된 값부터 다운카운팅하여 캐리아웃(CO)을 출력하는 제1,제2,제3 다운카운터(LDCNT1∼LDCNT3)(170∼190)로 구성된다.
또한, 상기 제1 업카운터(UCNT1)(110)는 두개의 출력(Q1,Q2)이 오픈되고 나머지 두개의 출력(Q3,Q4)은 제1 래치(LATCH1)(140)에 인가되도록 구성된다.
또한, 상기 제2 업카운터(UCNT2)(120)는 상기 제1 업카운터(UCNT1)(110)의 캐리아웃(CO)이 발생될때 칩선택신호(CS)인 인에이블 신호(EN)가 인가되고, 두개의 출력(Q1,Q2)은 제1 래치(LATCH1)(110)에 인가되고 나머지 두개의 출력(Q3,Q4)은 제2 래치(LATCH2)(150)에 인가되도록 구성된다.
또한, 상기 제3 업카운터(UCNT3)(130)는 상기 제2 업카운터(UCNT3)(130)의 캐리아웃(CO)이 발생될때 인에이블 신호(EN)가 인가되고, 두개의 출력(Q1,Q2)은 제2 래치(LATCH2)(150)에 인가되고 나머지 두개의 출력(Q3,Q4)은 제3 래치(LATCH3)(130)에 인가되도록 구성된다.
또한, 상기 제1 래치(LATCH1)(140)는 두개의 입력(D1,D2)이 상기 제1 업카운터(UCNT1)(110)의 출력(Q3,Q4)을 인가받고, 나머지 입력(D3,D4)이 상기 제2 업카운터(UCNT2)(120)의 출력(Q1,Q2)을 인가받도록 구성된다.
또한, 상기 제2 래치(LATCH)(150)는 두개의 입력(D1,D2)이 상기 제2 업카운터(UCNT2)(120)의 출력(Q3,Q4)을 인가받고, 나머지 입력(D3,D4)이 상기 제3 업카운터(UCNT3)(130)의 출력(Q1,Q2)을 인가받도록 구성된다.
또한, 상기 제3 래치(LATCH3)(130)는 두개의 입력(D1,D2)이 상기 제3 업카운터(UCNT3((130)의 출력(Q3,Q4)을 인가받고, 나머지 입력(D3,D4)은 접지에 연결되도록 구성된다.
또한, 상기 제1,제2,제3 다운카운터(LDCNT1∼LDCNT3)(170∼190)는 각각의 입력(D1∼D4)이 상기 제1,제2,제3 래치(LATCH1∼LATCH3)(140∼160)의 각각의 출력(Q1∼Q4)을 인가받으며 출력(Q1∼Q4)은 오픈되도록 구성된다.
이와같이 구성한 본 발명 듀티 싸이클 주기 보정회로의 동작 및 효과에 대해 설명하면 다음과 같다.
업카운터(UCNT1∼UCNT5)(110∼130)에 의해 주기(T1)동안 클럭(CK)에 의해 업카운트되고 래치(LATCH1∼LATCH3)(140∼160)에서 래치된 다음, 다운카운터(LDCNT1∼LDCNT3)(170∼190)에서 초기값으로 로드된 로드값(LD)부터 다운카운트되고 캐리아웃(CO)이 발생하면 다시 다운카운트되어 최종적인 출력(Z)을 발생시키게 된다.
이때, 제 2 도와 같이 래치되는 값이 업카운트된 값보다 2비트 시프트되었을 경우, 다운카운터(LDCNT1∼LDCNT3)(170∼190)에 로드되는 값은 업카운터(UCNT1∼UCNT3)(110∼130)의 T1/4이 되는데, 이는 제 3 도에서 주기(T2)동안 출력(Z)값이 T1/4에 한번씩 출력되게 됨을 알 수 있다.
또한, 시프트되는 비트수를 조정할 경우 즉, 1비트 시프트하게 되면 T1/2 마다 한번씩 보정된 파형을 출력하게 되고, 3비트 시프트하게 되면 T1/8에 한번씩 보정된 파형을 출력하게 된다.
상술한 바와 같이 본 발명 듀티 싸이클 주기 보정회로는, 기구적인 소스로부터 입력되는 듀티 싸이클이 일정하지 않은 파형을 보정하여 일정한 주기를 생성함으로써, 디지탈 회로에 사용하기 좋은 모양으로 보정할 수 있는 효과가 있다.
제 1 도는 종래의 엔코더를 통하여 출력된 파형을 나타낸 도.
제 2 도는 본 발명 듀티 사이클 주기 보정회로를 나타낸 도.
제 3 도는 본 발명 듀티 사이클 주기 보정회로를 통해 출력된 파헝을 나타낸 도.
***도면의 주요 부분에 대한 부호의 설명***
110∼130 : 업카운터(UCNT1∼UCNT3) 140∼160 : 래치(LATCH1∼LATCH3)
170∼190 : 다운카운터(LDCNT1∼LCCNT3)
Claims (2)
- 인에이블 신호(EN)가 "하이"인 동안 클럭(CK)에 동기되어 업카운팅하여 캐리아웃(CO)을 출력하는 제1,제2,제3 업카운터(UCNT2∼UCNT3)와, 인에이블 신호(EN)가 "하이"인 동안 클럭(CK)에 동기되어 상기 제1,제2,제3 업카운터(UCNT1∼UCNT3)에서 카운팅된 데이타를 래치하는 제1,제2,제3 래치(LATCH1∼LATCH3)와, 인에이블 신호(EN)가 "하이"인 동안 클럭(CK)에 동기되고 로드신호(LD)가 들어올 경우 로드된 값부터 다운카운팅하여 캐리아웃(CO)을 출력하는 제1,제2,제3 다운카운터(LDCNT1∼LDCNT3)로 구성하여 된 것을 특징으로 하는 듀티 사이클 주기 보정회로.
- 제 1 항에 있어서, 상기 제1,제2,제3 다운카운터(LDCNT1∼LDCNT3)는 각각의 입력(D1∼D4)이 상기 제1,제2,제3 래치(LATCH1∼LATCH3)의 각각의 출력(Q1∼Q4)을 인가받으며 출력(Q1∼Q4)이 오픈되도록 구성하여 된 것을 특징으로 하는 듀티 싸이클 주기 보정회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960012877A KR100390152B1 (ko) | 1996-04-25 | 1996-04-25 | 듀티 사이클 주기 보정회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960012877A KR100390152B1 (ko) | 1996-04-25 | 1996-04-25 | 듀티 사이클 주기 보정회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970072715A KR970072715A (ko) | 1997-11-07 |
| KR100390152B1 true KR100390152B1 (ko) | 2003-09-19 |
Family
ID=37421837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960012877A KR100390152B1 (ko) | 1996-04-25 | 1996-04-25 | 듀티 사이클 주기 보정회로 |
Country Status (1)
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| KR (1) | KR100390152B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR880008872U (ko) * | 1986-10-31 | 1988-06-30 | 삼성전자주식회사 | 50% 듀티 싸이클 발생용 기수진 카운터 회로 |
| KR890009088A (ko) * | 1987-11-07 | 1989-07-13 | 삼성전자 주식회사 | 듀터싸이클의 클럭발생회로 |
| JPH02309256A (ja) * | 1989-05-24 | 1990-12-25 | Hitachi Ltd | 速度検出装置 |
| JPH04366717A (ja) * | 1991-06-14 | 1992-12-18 | Fuji Electric Co Ltd | エンコーダ受信回路 |
-
1996
- 1996-04-25 KR KR1019960012877A patent/KR100390152B1/ko not_active IP Right Cessation
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| KR970072715A (ko) | 1997-11-07 |
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