JPH04366717A - エンコーダ受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、回転体にエンコーダ
を結合して、このエンコーダが出力する２組の信号、即
ち直流量でバイアスされた交流信号とこの直流バイアス
量に相当した直流量を有する第２直流信号とを利用して
、前記回転体の回転速度を検出するためのエンコーダ受
信回路に関する。

【０００２】

【従来の技術】図４は直流量でバイアスされた交流信号
と第２直流信号から方形波を創生するするエンコーダ受
信回路の従来例を示した回路図である。この図３におい
て、エンコーダ２は図示していない回転体に結合してお
り、この回転体の回転に伴ってエンコーダ２は２組の信
号即ち直流量でバイアスされた交流信号としての正弦波
Ｅと、この直流バイアス量に対応した量の第２直流信号
Ｆとを出力する。パルス形成回路３ではこの両信号を比
較して、両者の大小関係が反転するのに対応して論理信
号を変化させることにより、方形波Ｇを形成して出力す
る。そこでこの方形波Ｇを利用すれば、回転体の角度や
回転速度を検出することが出来る。

【０００３】

【発明が解決しようとする課題】ところでこのエンコー
ダ２が出力する信号は、回転速度や温度、或いはその他
の外乱により変動することがある。例えばバイアスされ
た正弦波Ｅの周波数変化等により直流バイアス量ｅが変
動することがあるが、この時第２直流信号Ｆの量即ち第
２直流量ｆはこれに連動していないので、直流バイアス
量ｅと第２直流量ｆとの差がオフセット量ｈとなり、パ
ルス形成回路３でバイアスされた正弦波Ｅを方形波Ｇに
変換する際のデューティー誤差となる不都合があった。 又このオフセット量ｈが更に大になると、バイアスされ
た正弦波Ｅを方形波Ｇに変換出来ない事態を生じてしま
う不都合もある。

【０００４】図５はエンコーダ出力信号の変動に起因す
るオフセットにより図４に示す従来例回路で得られる方
形波にデューティー誤差を生じる現象を表した動作波形
図であって、図５■はエンコーダ２が出力するバイアス
された正弦波Ｅの変化、図５■はエンコーダ２が出力す
る第２直流信号Ｆの変化、図５■はバイアスされた正弦
波Ｅと第２直流信号Ｆとを比較した状態、図５■はパル
ス形成回路３が出力する方形波Ｇの変化を、それぞれが
表している。

【０００５】バイアスされた正弦波Ｅの直流バイアス量
ｅと第２直流信号Ｆの直流量ｆとは本来は同じ値を呈す
る筈であるが、前述した周波数変化等が原因で、直流バ
イアス量ｅが変動するにもかかわらず第２直流量ｆは変
化しないと、両者にオフセットを生じる（図５■参照）
。それ故、バイアスされた正弦波Ｅと第２直流信号Ｆの
大小関係を比較することで方形波Ｇを創生するのにあた
って、この方形波Ｇにデューティー誤差を生じてしまう
（図５■参照）不都合がある。

【０００６】そこでこの発明の目的は、エンコーダが出
力するバイアスされた正弦波信号の直流バイアス量と第
２直流信号の直流量とに差を生じても、この両信号から
得られる方形波信号にデューティー誤差を生じないよう
にすることにある。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めにこの発明のエンコーダ受信回路は、所定の直流量で
バイアスされている交流信号と、このバイアス直流量に
相当する直流量を有する第２直流信号とを出力するエン
コーダを回転体に結合し、このエンコーダが出力する前
記バイアスされた交流信号と第２直流信号とを入力し、
このバイアスされた交流信号と第２直流信号との大小関
係の反転に対応した論理信号の方形波を出力するパルス
形成手段を備えているエンコーダ受信回路において、前
記エンコーダが出力するバイアスされた交流信号の周波
数よりも高い周波数のクロックパルスを出力するパルス
発振手段と、このクロックパルスと前記パルス形成手段
が出力する方形波とを入力して、この方形波の論理信号
に対応してアップカウント又はダウンカウントするアッ
プダウンカウンタと、前記方形波の１周期毎にこのアッ
プダウンカウンタの計数値をラッチするラッチ手段と、
このラッチ手段の出力をアナログ量に変換するデジタル
・アナログ変換手段と、このデジタル・アナログ変換手
段の出力信号を積分する積分手段と、前記パルス形成手
段に入力する第２直流量を補正するべくこの積分手段の
出力を加算する加算手段とを備えるものとする。

【０００８】

【作用】この発明は、アップダウンカウンタを使用し、
パルス形成回路が出力する方形波が一方の論理信号を出
力中はアップカウントし、他方の論理信号に切り換われ
ばダウンカウントすることを繰り返し、各周期の終了時
点におけるアップダウンカウンタの出力が零以外の値で
あれば、方形波にデューティー誤差が有ることを意味し
ている。そこでアップダウンカウンタの出力を１周期毎
にラッチし、これをアナログ量に変換した後積分し、こ
の積分演算結果を補正信号としてエンコーダが出力する
第２直流信号Ｆに加算することで、直流バイアス量ｅと
第２直流量ｆとのオフセットを零にし、従って方形波の
デューティー誤差を零にしようとするものである。

【０００９】

【実施例】図１は本発明の第１実施例を表した回路図で
ある。この図１において、エンコーダ２が出力するバイ
アスされた正弦波Ｅと第２直流信号Ｆとをパルス形成回
路３へ入力し、このパルス形成回路３から方形波Ｇを出
力するのは図４で既述の従来例回路の場合と同じである
が、本発明においては、方形波Ｇの周波数よりも高い周
波数のクロックパルスを出力するパルス発振器１１を設
け、アップダウンカウンタ１２へは、方形波Ｇと共にこ
のクロックパルスを与える。アップダウンカウンタ１２
は、例えば方形波Ｇが論理Ｈ信号出力中はアップカウン
トし、方形波Ｇが論理Ｌ信号に切り換わればダウンカウ
ントするものとし、方形波Ｇの１周期終了時点毎にアッ
プダウンカウンタ１２の出力をラッチ回路１３でラッチ
すると、この値が直流バイアス量ｅと第２直流量ｆとの
オフセットに対応したオフセット量ｈである。そこで、
ラッチされたオフセット量ｈをデジタル・アナログ変換
器（以下ではＤ／Ａ変換器と略記する）１４でアナログ
量に変換した後、積分器１５へ入力すれば、この積分演
算結果が第２直流量ｆを補正する量となる。よって第２
直流信号Ｆに積分器１５の出力信号を加算する加算器１
６を設置し、この加算器１６の出力信号をパルス形成回
路３へ入力すると、この加算演算結果はバイアスされた
正弦波Ｅの直流バイアス量ｅに一致する。従って当該パ
ルス形成回路３が出力する方形波Ｇのデューティー誤差
を解消することが出来る。

【００１０】図２は図１に示した第１実施例回路の動作
を表した動作波形図であって、図２■はバイアスされた
正弦波Ｅと第２直流信号Ｆとを比較した状態、図２■は
パルス形成回路３が出力する方形波Ｇの変化、図２■は
アップダウンカウンタ１２の出力をそれぞれが表してい
る。この図２で明らかなように、直流バイアス量ｅと第
２直流量ｆとにオフセットがあれば、方形波Ｇの１周期
終了時点で、アップダウンカウンタ１２は前述のオフセ
ットに対応したオフセット量ｈを出力する。従ってこの
オフセット量ｈをアナログ量に変換した後積分すれば、
この積分演算結果がオフセット量ｈを補正する値となる
。

【００１１】図３は本発明の第２実施例を表した回路図
であるが、この図３に図示をしているエンコーダ２、パ
ルス形成回路３、パルス発振器１１、アップダウンカウ
ンタ１２、ラッチ回路１３、Ｄ／Ａ変換器１４、積分器
１５、及び加算器１６の名称・用途・機能は図１で既述
の第１実施例回路の場合と同じであるから、これらの説
明は省略する。

【００１２】この図３に示す第２実施例回路では周波数
判定器２１と開閉器２２とを新たに設けており、周波数
判定器２１にバイアスされた正弦波Ｅを導き、この正弦
波の周波数が所定値よりも大になったことを検出すれば
開閉器２２に閉路信号を送るので、積分器１５が出力す
る補正信号は加算器１６へ入力出来る。このようにする
ことで、回転体の回転速度が極めて低い場合には、前述
の補正信号の利用を除外するようにしている。

【００１３】

【発明の効果】エンコーダが出力するバイアスされた正
弦波信号と第２直流信号とから方形波信号を得る際に、
直流バイアス量と第２直流量とにオフセット量があると
、従来はこれが原因で方形波にデューティー誤差を生じ
てしまうのであるが、本発明によれば、アップダウンカ
ウンタを設けて、デューティー誤差のある方形波の論理
信号に対応してアップカウントとダウンカウントを繰り
返させているので、方形波の１周期終了時点におけるこ
のアップダウンカウンタの出力が前述のオフセット量に
対応した値となる。そこでこのオフセット量を積分し、
この積分演算結果を第２直流量に加算することでオフセ
ット量を零に補正しているので、方形波のデューティー
誤差を確実に零に出来る効果が得られる。従ってこの方
形波を利用して回転体の角度や回転速度を検出する場合
、この検出の精度を大幅に向上てきる効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１実施例を表した回路図

【図２】図
１に示した第１実施例回路の動作を表した動作波形図

【図３】本発明の第２実施例を表した回路図

【図４】直
流量でバイアスされた交流信号と第２直流信号から方形
波を創生するするエンコーダ受信回路の従来例を示した
回路図

【図５】エンコーダ出力信号の変動に起因するオフセッ
トにより図４に示す従来例回路で得られる方形波にデュ
ーティー誤差を生じる現象を表した動作波形図

【符号の
説明】 ２　　　　エンコーダ ３　　　　パルス形成回路 １１　　　　パルス発振器 １２　　　　アップダウンカウンタ １３　　　　ラッチ回路 １４　　　　Ｄ／Ａ変換器 １５　　　　積分器 １６　　　　加算器 ２１　　　　周波数判定器 ２２　　　　開閉器 Ｅ　　　　バイアスされた正弦波 ｅ　　　　直流バイアス量 Ｆ　　　　第２直流信号 ｆ　　　　第２直流量 Ｇ　　　　方形波

Claims (2)

【特許請求の範囲】
1. 【請求項１】所定の直流量でバイアスされている交流信
   号と、このバイアス直流量に相当する直流量の第２直流
   信号とを出力するエンコーダを回転体に結合し、このエ
   ンコーダが出力する前記バイアスされた交流信号と第２
   直流信号とを入力し、このバイアスされた交流信号と第
   ２直流信号との大小関係の反転に対応した論理信号に基
   づく方形波を出力するパルス形成手段を備えているエン
   コーダ受信回路において、前記エンコーダが出力するバ
   イアスされた交流信号の周波数よりも高い周波数のクロ
   ックパルスを出力するパルス発振手段と、このクロック
   パルスと前記パルス形成手段が出力する方形波とを入力
   して、この方形波の論理信号に対応してアップカウント
   又はダウンカウントするアップダウンカウンタと、前記
   方形波の１周期毎にこのアップダウンカウンタの計数値
   をラッチするラッチ手段と、このラッチ手段の出力をア
   ナログ量に変換するデジタル・アナログ変換手段と、こ
   のデジタル・アナログ変換手段の出力信号を積分する積
   分手段と、前記パルス形成手段に入力する第２直流信号
   の直流量を補正するべく、この直流量に前記積分手段の
   出力を加算する加算手段とを備えていることを特徴とす
   るエンコーダ受信回路。
2. 【請求項２】請求項１に記載のエンコーダ受信回路にお
   いて、前記エンコーダが出力するバイアスされた交流信
   号の周波数が所定値よりも高いか否かを判定する周波数
   判定手段と、前記積分手段の出力を開閉する開閉手段と
   を備え、前記バイアスされた交流信号の周波数が前記所
   定値を越えれば、前記開閉手段を閉にすることを特徴と
   するエンコーダ受信回路。