JP3083254B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JP3083254B2 JP3083254B2 JP07347429A JP34742995A JP3083254B2 JP 3083254 B2 JP3083254 B2 JP 3083254B2 JP 07347429 A JP07347429 A JP 07347429A JP 34742995 A JP34742995 A JP 34742995A JP 3083254 B2 JP3083254 B2 JP 3083254B2
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Description
【０００１】
【発明の属する技術分野】本発明はアナログ電圧をデジ
タル信号に変換するＡ／Ｄ変換器に関するものである。
タル信号に変換するＡ／Ｄ変換器に関するものである。
【０００２】
【従来の技術】位置を制御するサーボ機構等の回路をデ
ジタル化するために、位置を示すポテンショメータの出
力電圧をＡ／Ｄ変換し、デジタル量に変換する必要があ
る。このとき許容誤差はそのサーボ機構の要求する精度
に依存するが、特に微分非直線性誤差が小さいことが求
められている。これは制御回路のループ利得が微分非直
線性誤差によって部分的に変化すると、ハンチング等の
不安定性を生じるためである。サーボ機構には微分直線
性を確保するために１２ビット以上のＡ／Ｄ変換器が求
められるが、一般的な逐次変換型では実現が難しい。１
２ビット以上の分解能が実現でき、微分非直線性誤差が
原理的に生じないＡ／Ｄ変換器として、積分型Ａ／Ｄ変
換器がある。
ジタル化するために、位置を示すポテンショメータの出
力電圧をＡ／Ｄ変換し、デジタル量に変換する必要があ
る。このとき許容誤差はそのサーボ機構の要求する精度
に依存するが、特に微分非直線性誤差が小さいことが求
められている。これは制御回路のループ利得が微分非直
線性誤差によって部分的に変化すると、ハンチング等の
不安定性を生じるためである。サーボ機構には微分直線
性を確保するために１２ビット以上のＡ／Ｄ変換器が求
められるが、一般的な逐次変換型では実現が難しい。１
２ビット以上の分解能が実現でき、微分非直線性誤差が
原理的に生じないＡ／Ｄ変換器として、積分型Ａ／Ｄ変
換器がある。
【０００３】又一定の傾きで変化する基準電圧と入力電
圧とを比較し、等しくなるまでの時間を計測する、いわ
ゆる追従比較型のＡ／Ｄ変換器も用いられている。
圧とを比較し、等しくなるまでの時間を計測する、いわ
ゆる追従比較型のＡ／Ｄ変換器も用いられている。
【０００４】
【発明が解決しようとする課題】しかしながら従来の積
分型Ａ／Ｄ変換器は、構造及び取扱いが複雑であるた
め、ラジオコントロール装置のサーボモータ等のよう
に、ワンチップＩＣから成る超小型のシステムへの応用
は難しいという欠点があった。
分型Ａ／Ｄ変換器は、構造及び取扱いが複雑であるた
め、ラジオコントロール装置のサーボモータ等のよう
に、ワンチップＩＣから成る超小型のシステムへの応用
は難しいという欠点があった。
【０００５】又ポテンショメータで得られるデジタル信
号をＡ／Ｄ変換し、その値の結果によってモータを制御
するサーボ機構においては、変換値ができるだけ新しい
ことが必要である。一般に積分型Ａ／Ｄ変換器は長い変
換時間を必要とし、変換サイクルの簡単な二重積分方式
では変換サイクルの前半で求める電圧の積分を行うた
め、得られる変換値は前半のサイクルでの入力電圧の平
均値、即ち変換終了時点からみて３／４サイクル前の値
と考えられる。そのため変換直前のアナログ信号の変換
値を得ることができないという欠点があった。又二重積
分方式では、入力電圧と逆極性の基準電圧が必要となる
という欠点もあった。
号をＡ／Ｄ変換し、その値の結果によってモータを制御
するサーボ機構においては、変換値ができるだけ新しい
ことが必要である。一般に積分型Ａ／Ｄ変換器は長い変
換時間を必要とし、変換サイクルの簡単な二重積分方式
では変換サイクルの前半で求める電圧の積分を行うた
め、得られる変換値は前半のサイクルでの入力電圧の平
均値、即ち変換終了時点からみて３／４サイクル前の値
と考えられる。そのため変換直前のアナログ信号の変換
値を得ることができないという欠点があった。又二重積
分方式では、入力電圧と逆極性の基準電圧が必要となる
という欠点もあった。
【０００６】一方追従比較型のＡ／Ｄ変換器では、基準
電圧を積分回路によって生成すれば積分定数を決定する
抵抗及びコンデンサの影響を排除することができない。
又基準電圧をＤ／Ａ変換器で生成する場合には精度が問
題があり、デジタル信号のビット変化が大きい部分で微
分非直線性誤差が増加するという欠点があった。
電圧を積分回路によって生成すれば積分定数を決定する
抵抗及びコンデンサの影響を排除することができない。
又基準電圧をＤ／Ａ変換器で生成する場合には精度が問
題があり、デジタル信号のビット変化が大きい部分で微
分非直線性誤差が増加するという欠点があった。
【０００７】本発明はこのような従来の問題点に鑑みて
なされたものであって、簡単な変換サイクルで微分直線
性に優れ、最新のアナログ入力値をデジタル値に変換で
きるＡ／Ｄ変換器を提供することを目的とする。
なされたものであって、簡単な変換サイクルで微分直線
性に優れ、最新のアナログ入力値をデジタル値に変換で
きるＡ／Ｄ変換器を提供することを目的とする。
【０００８】
【課題を解決するための手段】本願の請求項１の発明
は、一定周期のクロック信号を発生するクロック発振器
と、前記クロック発振器の出力を計数するカウンタと、
前記カウンタより得られる並列出力をその値が三角波状
に変化するデジタル信号に変換する論理回路と、前記論
理回路のデジタル出力をアナログ信号に変換するＤ／Ａ
変換器と、前記Ｄ／Ａ変換器の出力を積分する積分回路
と、前記積分回路の出力と基準電圧及び入力アナログ電
圧が一致した時点を検出する比較器と、前記比較器の出
力が出される時点の前記カウンタの計数値を夫々保持す
る第１，第２のレジスタと、前記第１，第２のレジスタ
が保持する計数値の差を演算すると共に、前記積分回路
の位相変化に相当するオフセット分を相殺してデジタル
変換値を出力する演算回路と、を具備することを特徴と
するものである。
は、一定周期のクロック信号を発生するクロック発振器
と、前記クロック発振器の出力を計数するカウンタと、
前記カウンタより得られる並列出力をその値が三角波状
に変化するデジタル信号に変換する論理回路と、前記論
理回路のデジタル出力をアナログ信号に変換するＤ／Ａ
変換器と、前記Ｄ／Ａ変換器の出力を積分する積分回路
と、前記積分回路の出力と基準電圧及び入力アナログ電
圧が一致した時点を検出する比較器と、前記比較器の出
力が出される時点の前記カウンタの計数値を夫々保持す
る第１，第２のレジスタと、前記第１，第２のレジスタ
が保持する計数値の差を演算すると共に、前記積分回路
の位相変化に相当するオフセット分を相殺してデジタル
変換値を出力する演算回路と、を具備することを特徴と
するものである。
【０００９】本願の請求項２の発明では、前記Ｄ／Ａ変
換器は、出力電圧にかかわらず出力抵抗が一定の変換器
であり、前記積分回路はコンデンサによって構成したこ
とを特徴とするものである。
換器は、出力電圧にかかわらず出力抵抗が一定の変換器
であり、前記積分回路はコンデンサによって構成したこ
とを特徴とするものである。
【００１０】ここで比較器は一対の比較器を用いてもよ
く、１つの比較器を三角波の傾きに合わせて切換えるこ
とによっても実現することができる。又カウンタとして
同一のクロックを計数する独立した２つのカウンタを用
い、夫々Ｄ／Ａ変換器及びレジスタへの入力としてもよ
い。
く、１つの比較器を三角波の傾きに合わせて切換えるこ
とによっても実現することができる。又カウンタとして
同一のクロックを計数する独立した２つのカウンタを用
い、夫々Ｄ／Ａ変換器及びレジスタへの入力としてもよ
い。
【００１１】このような特徴を有する本願の請求項１の
発明によれば、カウンタはクロック発振器のクロックを
計数し、論理回路によって三角波となるデジタル信号を
出力する。この出力をＤ／Ａ変換器によってアナログ信
号に変換する。そしてその出力を積分することにより三
角波から一定時間遅延し、ほぼ直線状の三角波を得るこ
とができる。この三角波と基準電圧及びアナログ入力電
圧とを比較する。そしてこれらの一致する時点でのカウ
ンタの２つの計数値をレジスタに保持し、その差を演算
すると共に、差分値からＤ／Ａ変換された三角波を積分
したときの三角波の位相差分を減じて相殺し、Ａ／Ｄ変
換値を得るようにしている。こうすればＤ／Ａ変換器の
ビット数をＡ／Ｄ変換器より小さい簡単なものとするこ
ともできる。
発明によれば、カウンタはクロック発振器のクロックを
計数し、論理回路によって三角波となるデジタル信号を
出力する。この出力をＤ／Ａ変換器によってアナログ信
号に変換する。そしてその出力を積分することにより三
角波から一定時間遅延し、ほぼ直線状の三角波を得るこ
とができる。この三角波と基準電圧及びアナログ入力電
圧とを比較する。そしてこれらの一致する時点でのカウ
ンタの２つの計数値をレジスタに保持し、その差を演算
すると共に、差分値からＤ／Ａ変換された三角波を積分
したときの三角波の位相差分を減じて相殺し、Ａ／Ｄ変
換値を得るようにしている。こうすればＤ／Ａ変換器の
ビット数をＡ／Ｄ変換器より小さい簡単なものとするこ
ともできる。
【００１２】又請求項２の発明では、これに加えてＤ／
Ａ変換器の出力抵抗の抵抗値が一定のものを用いてい
る。これはＲ−２Ｒラダー型Ｄ／Ａ変換器を用いてもよ
く、他のＤ／Ａ変換器の出力にボルテージフォロワを介
して出力してもよい。こうすれば積分回路の時定数が一
定となるため、Ａ／Ｄ変換時の誤差を小さくすることが
できる。
Ａ変換器の出力抵抗の抵抗値が一定のものを用いてい
る。これはＲ−２Ｒラダー型Ｄ／Ａ変換器を用いてもよ
く、他のＤ／Ａ変換器の出力にボルテージフォロワを介
して出力してもよい。こうすれば積分回路の時定数が一
定となるため、Ａ／Ｄ変換時の誤差を小さくすることが
できる。
【００１３】
【発明の実施の形態】図１は本発明の第１の実施形態に
よるＡ／Ｄ変換器の構成を示すブロック図である。本図
においてクロック発振器１は一定周期のクロック信号を
発振する発振器であって、その出力はカウンタ２に与え
られる。カウンタ２はこのクロック発振器１のクロック
信号を計数するものであり、例えば１４ビットバイナリ
カウンタが用いられる。このバイナリカウンタ２の出力
をＱ１３〜Ｑ０とする（Ｑ１３：ＭＳＢ，Ｑ０：ＬＳ
Ｂ）。カウンタ２の出力のうちＱ１３〜Ｑ５の９ビット
がコンプリメンタリゲート回路３に入力される。最上位
ビットであるＱ１３はコンプリメンタリゲート回路３に
Ｃ入力として加わる。コンプリメンタリゲート回路はＣ
入力が１であれば、Ｑ１２〜Ｑ５の８ビットの入力信号
をそのままＱ１２′〜Ｑ５′として出力し、Ｑ１３が０
であれば入力の２の補数をＱ１２′〜Ｑ５′として出力
する論理回路である。
よるＡ／Ｄ変換器の構成を示すブロック図である。本図
においてクロック発振器１は一定周期のクロック信号を
発振する発振器であって、その出力はカウンタ２に与え
られる。カウンタ２はこのクロック発振器１のクロック
信号を計数するものであり、例えば１４ビットバイナリ
カウンタが用いられる。このバイナリカウンタ２の出力
をＱ１３〜Ｑ０とする（Ｑ１３：ＭＳＢ，Ｑ０：ＬＳ
Ｂ）。カウンタ２の出力のうちＱ１３〜Ｑ５の９ビット
がコンプリメンタリゲート回路３に入力される。最上位
ビットであるＱ１３はコンプリメンタリゲート回路３に
Ｃ入力として加わる。コンプリメンタリゲート回路はＣ
入力が１であれば、Ｑ１２〜Ｑ５の８ビットの入力信号
をそのままＱ１２′〜Ｑ５′として出力し、Ｑ１３が０
であれば入力の２の補数をＱ１２′〜Ｑ５′として出力
する論理回路である。
【００１４】このコンプリメンタリゲート回路３の出力
はＤ／Ａ変換器４に入力される。Ｄ／Ａ変換器４はＲ，
２Ｒの抵抗をラダー接続したＲ−２Ｒラダー抵抗型Ｄ／
Ａ変換器を用いる。このラダー型Ｄ／Ａ変換器は８ビッ
トのデジタル入力値にかかわらず出力抵抗がＲとなり、
デジタル入力に応じたアナログ信号を出力するものであ
る。Ｄ／Ａ変換器４の基準入力電圧をＶo とする。又そ
の出力端子はコンデンサＣを介して接地されており、比
較器５及び６の入力端子に接続される。比較器５の他方
の入力端子には基準電圧Ｖref が接続されており、比較
器６の他方の入力端子にはこのＡ／Ｄ変換器に入力され
るアナログ信号Ａinが入力される。比較器５の出力はレ
ジスタ７のクロック端子に入力され、比較器６の出力は
インバータ８を介してレジスタ９のクロック端子に入力
される。レジスタ７及び９は図示のようにカウンタ２の
１４ビットの並列信号Ｑ１３〜Ｑ０が入力され、これら
をクロック入力の立上り時に保持するものである。レジ
スタ７及び９の出力は減算器１０に与えられる。減算器
１０はレジスタ９の出力からレジスタ７の出力を減算す
る減算器である。又減算器１１はこの減算値から一定値
１０００Ｈ（以下、Ｈは１６進表示）を減算するもので
あり、その出力はデジタル変換信号として外部に出力さ
れる。これらの減算器１０，１１はレジスタ７，９の出
力差を演算する演算回路を構成している。
はＤ／Ａ変換器４に入力される。Ｄ／Ａ変換器４はＲ，
２Ｒの抵抗をラダー接続したＲ−２Ｒラダー抵抗型Ｄ／
Ａ変換器を用いる。このラダー型Ｄ／Ａ変換器は８ビッ
トのデジタル入力値にかかわらず出力抵抗がＲとなり、
デジタル入力に応じたアナログ信号を出力するものであ
る。Ｄ／Ａ変換器４の基準入力電圧をＶo とする。又そ
の出力端子はコンデンサＣを介して接地されており、比
較器５及び６の入力端子に接続される。比較器５の他方
の入力端子には基準電圧Ｖref が接続されており、比較
器６の他方の入力端子にはこのＡ／Ｄ変換器に入力され
るアナログ信号Ａinが入力される。比較器５の出力はレ
ジスタ７のクロック端子に入力され、比較器６の出力は
インバータ８を介してレジスタ９のクロック端子に入力
される。レジスタ７及び９は図示のようにカウンタ２の
１４ビットの並列信号Ｑ１３〜Ｑ０が入力され、これら
をクロック入力の立上り時に保持するものである。レジ
スタ７及び９の出力は減算器１０に与えられる。減算器
１０はレジスタ９の出力からレジスタ７の出力を減算す
る減算器である。又減算器１１はこの減算値から一定値
１０００Ｈ（以下、Ｈは１６進表示）を減算するもので
あり、その出力はデジタル変換信号として外部に出力さ
れる。これらの減算器１０，１１はレジスタ７，９の出
力差を演算する演算回路を構成している。
【００１５】次に本実施形態によるＡ／Ｄ変換器の動作
について、図２のタイムチャートを参照しつつ説明す
る。まずクロック発振器１は一定周期のクロック信号を
発生し、カウンタ２はこのクロック信号を計数するた
め、１４ビットのデジタル信号「００００Ｈ」〜「３Ｆ
ＦＦＨ」を出力する。図２（ａ）はこのカウンタの計数
値の時間的な変化をアナログ信号として表示したグラフ
であり、アナログ表示ではのこぎり波状となっている。
こののこぎり波の周期をＴとする。カウンタ２の出力Ｑ
１３が０レベルのときには、コンプリメンタリゲート回
路３の出力は２の補数が出力され、Ｄ／Ａ変換器４に入
力される。ここでＤ／Ａ変換器４のアナログ出力は出力
端にコンデンサＣを接続していないとすると、図２
（ｂ）に示すように一定の低下率で変化する。又Ｑ１３
が１レベルとなればＱ１２〜Ｑ５の出力がそのままＤ／
Ａ変換器４に加わるため、Ｄ／Ａ変換器４の出力は一定
の率で上昇する。このため図２（ａ），（ｂ）に示すよ
うにアナログ信号Ｑ１２′〜Ｑ５′のデジタル信号入力
を、三角波のアナログ信号Ｄとして出力することができ
る。尚この三角波は出力端にコンデンサＣを接続してい
ないとすると、図中に拡大図を示すように、細かい階段
波形となっている。
について、図２のタイムチャートを参照しつつ説明す
る。まずクロック発振器１は一定周期のクロック信号を
発生し、カウンタ２はこのクロック信号を計数するた
め、１４ビットのデジタル信号「００００Ｈ」〜「３Ｆ
ＦＦＨ」を出力する。図２（ａ）はこのカウンタの計数
値の時間的な変化をアナログ信号として表示したグラフ
であり、アナログ表示ではのこぎり波状となっている。
こののこぎり波の周期をＴとする。カウンタ２の出力Ｑ
１３が０レベルのときには、コンプリメンタリゲート回
路３の出力は２の補数が出力され、Ｄ／Ａ変換器４に入
力される。ここでＤ／Ａ変換器４のアナログ出力は出力
端にコンデンサＣを接続していないとすると、図２
（ｂ）に示すように一定の低下率で変化する。又Ｑ１３
が１レベルとなればＱ１２〜Ｑ５の出力がそのままＤ／
Ａ変換器４に加わるため、Ｄ／Ａ変換器４の出力は一定
の率で上昇する。このため図２（ａ），（ｂ）に示すよ
うにアナログ信号Ｑ１２′〜Ｑ５′のデジタル信号入力
を、三角波のアナログ信号Ｄとして出力することができ
る。尚この三角波は出力端にコンデンサＣを接続してい
ないとすると、図中に拡大図を示すように、細かい階段
波形となっている。
【００１６】実際には前述したようにＤ／Ａ変換器４の
出力端子にはコンデンサＣが接続されている。従ってＤ
／Ａ変換器４の出力抵抗ＲとコンデンサＣの時定数ＣＲ
により、このＤ／Ａ変換器４の出力は図２（ｂ）に曲線
Ｅに示すように積分される。ここでこの時定数ＣＲが三
角波の周期Ｔに比べて十分小さければ、三角波の頂点、
即ちＶo と０の近傍を除いてＤ／Ａ変換出力はほぼ直線
となり、図示のように時定数ＣＲによる時間だけ三角波
Ｄより遅れることとなる。従ってＤ／Ａ変換器４より比
較器５，６に加わる信号は階段状の波形をＣＲの時定数
で積分しているため、図２（ｂ）の拡大波形に示すよう
に直線に近い三角波となる。ここで時定数ＣＲをＣＲ＝
Ｔ／５０とすれば、tan β／tan αは０．９となるの
で、この区間を細分割しても微分非直線性誤差は約０．
１ＬＳＢに止まることとなる。この場合に三角波Ｅの頂
点を除く中央部の約８０％を直線と見なすことができ
る。このように積分によってほぼ直線の三角波が得られ
るため、Ｄ／Ａ変換器４として８ビット、即ちＡ／Ｄ変
換器の分解能以下のビット数のものを用いることがで
き、構成を簡略にすることができる。
出力端子にはコンデンサＣが接続されている。従ってＤ
／Ａ変換器４の出力抵抗ＲとコンデンサＣの時定数ＣＲ
により、このＤ／Ａ変換器４の出力は図２（ｂ）に曲線
Ｅに示すように積分される。ここでこの時定数ＣＲが三
角波の周期Ｔに比べて十分小さければ、三角波の頂点、
即ちＶo と０の近傍を除いてＤ／Ａ変換出力はほぼ直線
となり、図示のように時定数ＣＲによる時間だけ三角波
Ｄより遅れることとなる。従ってＤ／Ａ変換器４より比
較器５，６に加わる信号は階段状の波形をＣＲの時定数
で積分しているため、図２（ｂ）の拡大波形に示すよう
に直線に近い三角波となる。ここで時定数ＣＲをＣＲ＝
Ｔ／５０とすれば、tan β／tan αは０．９となるの
で、この区間を細分割しても微分非直線性誤差は約０．
１ＬＳＢに止まることとなる。この場合に三角波Ｅの頂
点を除く中央部の約８０％を直線と見なすことができ
る。このように積分によってほぼ直線の三角波が得られ
るため、Ｄ／Ａ変換器４として８ビット、即ちＡ／Ｄ変
換器の分解能以下のビット数のものを用いることがで
き、構成を簡略にすることができる。
【００１７】このアナログ信号が比較器５，６の入力端
子に加わる。ここで比較器５の基準入力電圧Ｖref が例
えばＶo ／２とすると、三角波信号が低下している間に
三角波信号Ｅが基準電圧Ｖref に等しくなった時刻t
1に、図２（ｃ）に示すように比較器５の出力が立上
る。従ってこの時点でのカウンタ２の計数値がレジスタ
７に入力される。又これ以降三角波が上昇する間に入力
されたアナログ信号Ａinのレベルを三角波が越える時刻
t2に比較器６が立下るため、インバータ８の出力が図２
（ｄ）に示すように立上りレジスタ９に加わる。レジス
タ９はこの時点t2のカウンタ２の計数値を保持する。こ
の２つのレジスタの計数値を減算器１０で減算すること
によって図２（ｃ），（ｄ）の立上り時点の時間差が得
られる。この減算によってコンデンサＣを用いた積分に
よる遅延時間ＣＲに相当するカウント値が相殺されるこ
とになる。そしてこの減算値からオフセットとなる時
間、即ちＴ／４に相当する計数値１０００Ｈを減算器１
１によって減算すれば、Ａ／Ｄ変換出力を得ることがで
きる。図１に示すブロックは一対のレジスタと比較器及
び減算器やカウンタ，Ｄ／Ａ変換器によって構成される
ため、ワンチップＩＣ化が容易である。又ワンチップＩ
Ｃ化すれば２つの比較器５，６の特性がほぼ同一となる
ため、比較器５，６のオフセット成分は打ち消されるこ
ととなって、出力に影響を与えることはない。
子に加わる。ここで比較器５の基準入力電圧Ｖref が例
えばＶo ／２とすると、三角波信号が低下している間に
三角波信号Ｅが基準電圧Ｖref に等しくなった時刻t
1に、図２（ｃ）に示すように比較器５の出力が立上
る。従ってこの時点でのカウンタ２の計数値がレジスタ
７に入力される。又これ以降三角波が上昇する間に入力
されたアナログ信号Ａinのレベルを三角波が越える時刻
t2に比較器６が立下るため、インバータ８の出力が図２
（ｄ）に示すように立上りレジスタ９に加わる。レジス
タ９はこの時点t2のカウンタ２の計数値を保持する。こ
の２つのレジスタの計数値を減算器１０で減算すること
によって図２（ｃ），（ｄ）の立上り時点の時間差が得
られる。この減算によってコンデンサＣを用いた積分に
よる遅延時間ＣＲに相当するカウント値が相殺されるこ
とになる。そしてこの減算値からオフセットとなる時
間、即ちＴ／４に相当する計数値１０００Ｈを減算器１
１によって減算すれば、Ａ／Ｄ変換出力を得ることがで
きる。図１に示すブロックは一対のレジスタと比較器及
び減算器やカウンタ，Ｄ／Ａ変換器によって構成される
ため、ワンチップＩＣ化が容易である。又ワンチップＩ
Ｃ化すれば２つの比較器５，６の特性がほぼ同一となる
ため、比較器５，６のオフセット成分は打ち消されるこ
ととなって、出力に影響を与えることはない。
【００１８】尚ここでは基準電圧Ｖref としてＶo ／２
を用いているが、平滑された三角波信号の直線部分を通
る任意の値の基準電圧を用いてもよい。この場合にはオ
フセットとなる時間に合わせて減算器１１の減算値を変
更する必要がある。
を用いているが、平滑された三角波信号の直線部分を通
る任意の値の基準電圧を用いてもよい。この場合にはオ
フセットとなる時間に合わせて減算器１１の減算値を変
更する必要がある。
【００１９】次に本願の第２実施形態について、図３を
用いて第１実施形態と相違する部分について説明する。
第１実施形態においてはコンプリメンタリゲート回路３
を用いて出力を反転し、カウンタ２の計数値の変化の周
期に応じた三角波を出力するようにしているが、第２実
施形態では図３に示すように、論理回路としてコンプリ
メンタリゲート回路３に代えて１３の排他的論理和回路
２１ａ〜２１ｍを用いる。排他的論理和回路２１ａ〜２
１ｍはＱ１２〜Ｑ０の出力が夫々一方の入力端に入力さ
れ、他方の入力端にはＱ１３のインバータ２２による反
転出力が入力される。排他的論理和回路２１ａ〜２１ｍ
はカウンタ２の最上位ビットＱ１３が０のときにＱ１２
〜Ｑ０の入力を反転させ、Ｑ１３が１のときに入力をそ
のまま出力することによりデジタルの三角波信号Ｑ１
２′〜Ｑ０′を出力する論理回路である。そしてこれら
の出力のうちＱ１２′〜Ｑ５′の８ビットをＤ／Ａ変換
器４に加え、最上位ビットを除く１３ビットＱ１２′〜
Ｑ０′をそのままレジスタ７，９に入力するようにす
る。加算回路２３はレジスタ７，９の値を加算すること
により、時刻t1とt2の時間差をデジタル信号として出力
することができる。このときレジスタ７は反転されてい
るので、１０進表示で−８１９２から−１、レジスタ９
は上位が省略されているので、８１９２から１６３８３
として加算する。又加算値から４０９６、即ちＴ／４に
相当する値（１６進表示で１０００Ｈ）を差し引けば、
１３ビットのＡ／Ｄ変換値を出力することができる。
用いて第１実施形態と相違する部分について説明する。
第１実施形態においてはコンプリメンタリゲート回路３
を用いて出力を反転し、カウンタ２の計数値の変化の周
期に応じた三角波を出力するようにしているが、第２実
施形態では図３に示すように、論理回路としてコンプリ
メンタリゲート回路３に代えて１３の排他的論理和回路
２１ａ〜２１ｍを用いる。排他的論理和回路２１ａ〜２
１ｍはＱ１２〜Ｑ０の出力が夫々一方の入力端に入力さ
れ、他方の入力端にはＱ１３のインバータ２２による反
転出力が入力される。排他的論理和回路２１ａ〜２１ｍ
はカウンタ２の最上位ビットＱ１３が０のときにＱ１２
〜Ｑ０の入力を反転させ、Ｑ１３が１のときに入力をそ
のまま出力することによりデジタルの三角波信号Ｑ１
２′〜Ｑ０′を出力する論理回路である。そしてこれら
の出力のうちＱ１２′〜Ｑ５′の８ビットをＤ／Ａ変換
器４に加え、最上位ビットを除く１３ビットＱ１２′〜
Ｑ０′をそのままレジスタ７，９に入力するようにす
る。加算回路２３はレジスタ７，９の値を加算すること
により、時刻t1とt2の時間差をデジタル信号として出力
することができる。このときレジスタ７は反転されてい
るので、１０進表示で−８１９２から−１、レジスタ９
は上位が省略されているので、８１９２から１６３８３
として加算する。又加算値から４０９６、即ちＴ／４に
相当する値（１６進表示で１０００Ｈ）を差し引けば、
１３ビットのＡ／Ｄ変換値を出力することができる。
【００２０】又ここで説明した実施形態においては、Ｒ
−２Ｒ型ラダー回路によるＤ／Ａ変換器を用いている
が、出力抵抗が一定であれば他の種々のＤ／Ａ変換器を
用いることができる。又ボルテージフォロワ等を用いて
出力抵抗を一定とすることも考えられる。
−２Ｒ型ラダー回路によるＤ／Ａ変換器を用いている
が、出力抵抗が一定であれば他の種々のＤ／Ａ変換器を
用いることができる。又ボルテージフォロワ等を用いて
出力抵抗を一定とすることも考えられる。
【００２１】又前述した実施形態ではＤ／Ａ変換器を８
ビット構成としているが、これ以外のビットのＤ／Ａ変
換器を用いて構成することができることはいうまでもな
い。
ビット構成としているが、これ以外のビットのＤ／Ａ変
換器を用いて構成することができることはいうまでもな
い。
【００２２】更にこれらの実施形態では全てハードウェ
アでＡ／Ｄ変換器を実現しているが、その一部を機能を
マイクロコンピュータで実現してもよい。例えばマイク
ロコンピュータ内のクロック発振器を用い、その出力を
外部に出力してカウンタで計数し、論理回路及びＤ／Ａ
変換器によって三角波を生成する。そして三角波と基準
電圧及びアナログ入力を比較し、比較出力をマイクロコ
ンピュータ内に取り込むようにしてもよい。この場合に
はマイクロコンピュータ内のクロック発振器の出力を計
数する内部カウンタの計数値を比較器の出力によって保
持すれば、減算処理をソフトウェアによって実現するこ
とができる。
アでＡ／Ｄ変換器を実現しているが、その一部を機能を
マイクロコンピュータで実現してもよい。例えばマイク
ロコンピュータ内のクロック発振器を用い、その出力を
外部に出力してカウンタで計数し、論理回路及びＤ／Ａ
変換器によって三角波を生成する。そして三角波と基準
電圧及びアナログ入力を比較し、比較出力をマイクロコ
ンピュータ内に取り込むようにしてもよい。この場合に
はマイクロコンピュータ内のクロック発振器の出力を計
数する内部カウンタの計数値を比較器の出力によって保
持すれば、減算処理をソフトウェアによって実現するこ
とができる。
【００２３】
【発明の効果】以上詳細に説明したように本発明によれ
ば、比較的簡単な構成で高精度のＡ／Ｄ変換器を実現す
ることができ、１チップ化も容易となる。又本発明によ
れば、得られたデジタル変換値は変換終了直前の入力電
圧の値であり、最新のデジタル変換出力が得られる。従
って以後の処理を最新の値で行うことができるという優
れた効果が得られる。
ば、比較的簡単な構成で高精度のＡ／Ｄ変換器を実現す
ることができ、１チップ化も容易となる。又本発明によ
れば、得られたデジタル変換値は変換終了直前の入力電
圧の値であり、最新のデジタル変換出力が得られる。従
って以後の処理を最新の値で行うことができるという優
れた効果が得られる。
【図１】本発明の第１実施形態によるＡ／Ｄ変換器の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本実施形態の動作を示すタイムチャートであ
る。
る。
【図３】本発明の第２実施形態によるＡ／Ｄ変換器の構
成を示すブロック図である。
成を示すブロック図である。
１ クロック発振器 ２ カウンタ ３ コンプリメンタリゲート回路 ４ Ｄ／Ａ変換器 ５，６ 比較器 ７，９ レジスタ ８，２２ インバータ １０，１１ 減算器 ２１ａ〜２１ｍ 排他的論理和回路 ２３ 加算回路
Claims (2)
- 【請求項１】 一定周期のクロック信号を発生するクロ
ック発振器と、 前記クロック発振器の出力を計数するカウンタと、 前記カウンタより得られる並列出力をその値が三角波状
に変化するデジタル信号に変換する論理回路と、 前記論理回路のデジタル出力をアナログ信号に変換する
Ｄ／Ａ変換器と、 前記Ｄ／Ａ変換器の出力を積分する積分回路と、 前記積分回路の出力と基準電圧及び入力アナログ電圧が
一致した時点を検出する比較器と、 前記比較器の出力が出される時点の前記カウンタの計数
値を夫々保持する第１，第２のレジスタと、 前記第１，第２のレジスタが保持する計数値の差を演算
すると共に、前記積分回路の位相変化に相当するオフセ
ット分を相殺してデジタル変換値を出力する演算回路
と、を具備することを特徴とするＡ／Ｄ変換器。 - 【請求項２】 前記Ｄ／Ａ変換器は、出力電圧にかかわ
らず出力抵抗が一定の変換器であり、前記積分回路はコ
ンデンサによって構成したことを特徴とする請求項１記
載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07347429A JP3083254B2 (ja) | 1995-12-13 | 1995-12-13 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07347429A JP3083254B2 (ja) | 1995-12-13 | 1995-12-13 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162742A JPH09162742A (ja) | 1997-06-20 |
| JP3083254B2 true JP3083254B2 (ja) | 2000-09-04 |
Family
ID=18390177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07347429A Expired - Fee Related JP3083254B2 (ja) | 1995-12-13 | 1995-12-13 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3083254B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1093612C (zh) * | 1998-05-13 | 2002-10-30 | 株式会社三协精机制作所 | 轴承装置及使用该轴承装置的液体泵 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010028624A (ja) * | 2008-07-23 | 2010-02-04 | Sony Corp | アナログデジタル変換器及びアナログデジタル変換方法、並びに撮像装置及びその駆動方法 |
| JP4945618B2 (ja) | 2009-09-18 | 2012-06-06 | 株式会社東芝 | Ａ／ｄコンバータ |
-
1995
- 1995-12-13 JP JP07347429A patent/JP3083254B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1093612C (zh) * | 1998-05-13 | 2002-10-30 | 株式会社三协精机制作所 | 轴承装置及使用该轴承装置的液体泵 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09162742A (ja) | 1997-06-20 |
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