JP2001358590A - アナログ・ディジタル変換器 - Google Patents

Abstract

(57)【要約】 【課題】 外部雑音の影響が少ない二重積分型アナログ
・ディジタル変換器を提供する。 【解決手段】 入力電圧Ｖｉ及び参照電圧ＶＲｎを連続
して積分して得られた積分電圧Ｖ１４は、電圧比較器１
７によって基準電圧ＧＮＤと比較され、その比較結果が
反転するまでの時間がカウンタ２３でカウントされ、カ
ウント結果がディジタル信号ＯＵＴとして出力される。
同時に、積分信号Ｖ１４は、電圧比較器１７ｐ，１７ｎ
で、それぞれ基準電圧ＧＮＤよりも一定電圧だけ高い電
圧及び低い電圧と比較される。電圧比較器１７，１７ｐ
の比較結果が反転する時間の差が減算器２４ｐで測定さ
れ、電圧比較器１７，１７ｎの比較結果が反転する時間
の差が減算器２４ｎで測定される。減算器２４ｐ，２４
ｎの測定結果の差が許容値なら、積分電圧Ｖ１４の変化
率が均一で雑音の影響はないと見なされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ電圧をデ
ィジタル信号に変換するアナログ・ディジタル変換器
（以下、「ＡＤＣ」という）、特に二重積分型ＡＤＣの
外部雑音による誤り防止技術に関するものである。

【０００２】

【従来の技術】図２は、従来の二重積分型ＡＤＣの構成
図である。この二重積分型ＡＤＣは、変換対象の入力電
圧Ｖｉと参照電圧−Ｖｒとを切り替えて入力するための
アナログスイッチ１を有している。アナログスイッチ１
の出力側には、ボルテージフォロワを構成する演算増幅
器２が接続され、この演算増幅器２の出力側が抵抗３を
介して、演算増幅器４の反転入力端子に接続されてい
る。演算増幅器４の反転入力端子と出力端子の間には、
キャパシタ５及びアナログスイッチ６が並列に接続され
ている。演算増幅器４の非反転入力端子は基準電圧ＧＮ
Ｄに接続され、この演算増幅器４の出力側が電圧比較器
７の第１入力端子に接続されている。電圧比較器７の第
２入力端子は基準電圧ＧＮＤに接続され、出力側が制御
回路８に接続されている。制御回路８は、アナログスイ
ッチ１，６に対する制御信号Ｃ１，Ｃ６を出力すると共
に、電圧比較器７の出力信号Ｓ７に基づいてカウンタ９
に対する制御信号Ｃ９を出力するものである。カウンタ
９は、制御信号Ｃ９に基づいて図示しないクロック信号
をカウントするものであり、このカウンタ９のカウント
値が入力電圧Ｖｉに対応したディジタル信号ＯＵＴとし
て出力されるようになっている。

【０００３】図３は、図２の動作を示す信号波形図であ
る。この図３では、入力電圧Ｖｉが大きい場合の演算増
幅器４の出力側の積分電圧Ｖ４を実線で、この入力電圧
Ｖｉが小さい場合の積分電圧Ｖ４を破線で示している。
まず、時刻０から時刻Ｔ０までのリセット期間中、制御
回路８から出力される制御信号Ｃ６によって、アナログ
スイッチ６が短絡されてキャパシタ５が放電される。演
算増幅器４の非反転入力端子は基準電圧ＧＮＤに接続さ
れているので、反転入力端子の電位も基準電圧ＧＮＤと
なり、積分電圧Ｖ４は基準電圧ＧＮＤ（即ち、０Ｖ）と
なる。次に、時刻Ｔ０において、制御信号Ｃ６によって
アナログスイッチ６が開放されると共に、制御信号Ｃ１
によってアナログスイッチ１の入力電圧Ｖｉ側が選択さ
れる。これにより、演算増幅器２の出力側から抵抗３に
流れる電流は、Ｖｉ／Ｒ（但し、Ｒは抵抗３の抵抗値）
となる。理想的な演算増幅器４では、反転入力端子の電
位は基準電圧ＧＮＤで、入力インピーダンスは無限大で
あるから、抵抗３に流れる電流はすべてキャパシタ５に
充電される。従って第１積分期間の一定時間ｔ１後の積
分電圧Ｖ４は、−（１／ＣＲ）Ｖｉ・ｔ１（但し、Ｃは
キャパシタ５の容量）となる。

【０００４】時刻Ｔ０から時間ｔ１が経過した時刻Ｔ１
において、第２積分期間が開始される。制御回路８から
カウンタ９に対して、カウント動作を開始させるための
制御信号Ｃ９が出力されると共に、制御信号Ｃ１によっ
てアナログスイッチ１が参照電圧−Ｖｒ側に切り替えら
れる。これにより、演算増幅器２の出力側から抵抗３
に、−Ｖｒ／Ｒの電流が流れる。時刻Ｔ１から時間ｔ２
の経過後の積分電圧Ｖ４は、（１）式のように表され
る。 Ｖ４＝−（１／ＣＲ）Ｖｉ・ｔ１＋（１／ＣＲ）Ｖｒ・ｔ２ ・・（１） 積分電圧Ｖ４が基準電圧ＧＮＤに等しくなると、電圧比
較器７から制御回路８に対して信号Ｓ７が出力され、こ
の制御回路８は制御信号Ｃ９を停止して、カウンタ９の
動作を停止させる。（１）式から、時間ｔ２は（２）式
のようになる。 ｔ２＝（Ｖｉ／Ｖｒ）ｔ１ ・・（２） ここで、Ｖｒ及びｔ１は予め定められた一定値であるの
で、時間ｔ２は入力電圧Ｖｉに比例し、カウンタ９から
出力されるディジタル信号ＯＵＴは、入力電圧Ｖｉに比
例した値となる。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
二重積分型ＡＤＣでは、次のような課題があった。変換
動作中に外部から雑音が入力されると、キャパシタ５に
充電される電圧が影響を受ける。第１積分期間は、予め
一定の時間に定められているので、想定される電源雑音
等の周期の整数倍となるような期間を設定すれば、雑音
の正の成分と負の成分を相殺することが可能である。し
かし、第２積分期間は、入力電圧Ｖｉに比例して変化す
るので、外部雑音を相殺することはできない。このた
め、外部雑音によって変換誤りが発生するという課題が
あった。本発明は、前記従来技術が持っていた課題を解
決し、外部雑音の影響を受けることが少ない二重積分型
のＡＤＣを提供するものである。

【０００６】

【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、ＡＣＤにおいて、変換
対象のアナログ電圧及び該アナログ電圧とは極性の異な
る参照電圧を切り替えて順次出力する切替手段と、前記
切替手段から出力される前記アナログ電圧及び前記参照
電圧を連続して積分して積分電圧を生成する積分手段
と、前記積分電圧を基準電圧と比較して第１の比較結果
を出力する第１の比較手段と、前記積分電圧を前記基準
電圧よりも一定電圧だけ高い電圧と比較して第２の比較
結果を出力する第２の比較手段と、前記積分電圧を前記
基準電圧よりも一定電圧だけ低い電圧と比較して第３の
比較結果を出力する第３の比較手段と、前記積分手段に
おける前記参照電圧の積分開始から前記第１の比較結果
が反転するまでの時間を計数して計数結果を前記アナロ
グ電圧に対応するディジタル信号として出力する計数手
段と、前記第１及び第２の比較結果が反転する時間の差
を測定する第１の測定手段と、前記第１及び第３の比較
結果が反転する時間の差を測定する第２の測定手段と、
前記第１及び第２の測定手段の測定結果を比較してその
差が許容値であるか否かを判定する比較手段とを備えて
いる。

【０００７】第１の発明によれば、以上のようにＡＤＣ
を構成したので、次のような作用が行われる。まず切替
手段から変換対象のアナログ電圧が出力され、積分手段
によって積分される。続いて切替手段から参照電圧が出
力され、積分手段によって連続して積分される。積分手
段で生成された積分電圧は、第１の比較手段で基準電圧
と比較されて第１の比較結果が出力される。積分手段に
よる参照電圧の積分開始から第１の比較結果が反転する
までの時間が、計数手段によって計数されてその計数結
果がディジタル信号として出力される。一方、積分電圧
は、第２の比較手段で基準電圧よりも一定電圧だけ高い
電圧と比較されて第２の比較結果が出力され、第３の比
較手段でこの基準電圧よりも一定電圧だけ低い電圧と比
較されて第３の比較結果が出力される。第１の測定手段
によって第１及び第２の比較結果が反転する時間の差が
測定され、また、第２の測定手段によって第１及び第３
の比較結果が反転する時間の差が測定される。第１及び
第２の測定手段の測定結果は、比較手段によって比較さ
れ、その差が許容値であるか否かが判定される。第２の
発明のＡＤＣは、第１の発明と同様の切替手段と、積分
手段と、第１、第２及び第３の比較手段と、計数手段
と、前記第２または第３の比較結果が反転してから前記
第１の比較結果が反転するまでの間、雑音発生源となる
外部回路に対する動作停止用の制御信号を出力する外部
制御手段とを備えている。

【０００８】第２の発明によれば、次のような作用が行
われる。まず切替手段から変換対象のアナログ電圧が出
力され、積分手段によって積分される。続いて切替手段
から参照電圧が出力され、積分手段によって連続して積
分される。積分手段で生成された積分電圧は、第１の比
較手段で基準電圧と比較されて第１の比較結果が出力さ
れる。積分手段による参照電圧の積分開始から第１の比
較結果が反転するまでの時間が、計数手段によって計数
されてその計数結果がディジタル信号として出力され
る。一方、積分電圧は、第２の比較手段で基準電圧より
も一定電圧だけ高い電圧と比較されて第２の比較結果が
出力され、第３の比較手段でこの基準電圧よりも一定電
圧だけ低い電圧と比較されて第３の比較結果が出力され
る。第２及び第３の比較結果は外部制御手段に与えら
れ、この第２または第３の比較結果が反転してから第１
の比較結果が反転するまでの間、雑音発生源となる外部
回路を停止させるための制御信号が出力される。

【０００９】

【発明の実施の形態】図１は、本発明の実施形態を示す
二重積分型ＡＤＣの構成図である。この二重積分型ＡＤ
Ｃは、変換対象となるアナログの入力電圧Ｖｉと正の参
照電圧ＶＲｐ（例えば、＋１０Ｖ）または負の参照電圧
ＶＲｎ（例えば、−１０Ｖ）とを切り替えて入力するた
めの切替手段（例えば、アナログスイッチ）１１を有し
ている。アナログスイッチ１１の出力側には、ボルテー
ジフォロワを構成する演算増幅器１２が接続され、この
演算増幅器１２の出力側が積分手段（例えば、抵抗１
３、演算増幅器１４、及びキャパシタ１５）の抵抗１３
を介して、演算増幅器１４の反転入力端子に接続されて
いる。演算増幅器１４の反転入力端子と出力端子の間に
は、キャパシタ１５及びアナログスイッチ１６が並列に
接続されている。演算増幅器１４の非反転入力端子は基
準電圧ＧＮＤ（例えば、０Ｖ）に接続され、この演算増
幅器１４の出力側が、比較手段（例えば、電圧比較器）
１７，１７ｐ，１７ｎの第１入力端子に共通に接続され
ている。

【００１０】電圧比較器１７の第２入力端子は、基準電
圧ＧＮＤに接続されている。電圧比較器１７ｐの第２入
力端子には、参照電圧ＶＲｐを抵抗１８ａ，１８ｂで分
圧して生成された基準電圧ＶＲｐｐ（例えば、＋１Ｖ）
が与えられ、電圧比較器１７ｎの第２入力端子には、参
照電圧ＶＲｎを抵抗１９ａ，１９ｂで分圧して生成され
た基準電圧ＶＲｎｎ（例えば、−１Ｖ）が与えられてい
る。これらの基準電圧ＶＲｐｐ，ＶＲｎｎは、基準電圧
ＧＮＤに対して極性が反対で絶対値が等しい電圧に設定
されている。電圧比較器１７，１７ｐ，１７ｎの出力側
には、制御処理回路２０及び外部制御手段（例えば、外
部制御回路）３０が接続されている。制御処理回路２０
は、排他的論理和ゲート（以下、「ＥＯＲ」という）２
１，２１ｐ，２１ｎを有しており、これらの第１入力端
子に電圧比較器１７，１７ｐ，１７ｎの出力側がそれぞ
れ接続されている。ＥＯＲ２１，２１ｐ，２１ｎの第２
入力端子には、後述する選択信号ＳＬ２が共通に与えら
れるようになっており、これらのＥＯＲ２１，２１ｐ，
２１ｎの出力側が、それぞれ２入力の論理積ゲート（以
下、「ＡＮＤ」という）２２，２２ｐ，２２ｎの第１入
力端子に接続されている。ＡＮＤ２２，２２ｐ，２２ｎ
の第２入力端子には、イネーブル信号ＥＮが与えられて
いる。

【００１１】ＡＮＤ２２，２２ｐ，２２ｎの出力側は、
計数手段（例えば、カウンタ）２３，２３ｐ，２３ｎの
イネーブル端子Ｅにそれぞれ接続されている。カウンタ
２３，２３ｐ，２３ｎのリセット端子Ｒには、これらの
カウント値を０にリセットするためのリセット信号ＲＳ
Ｔが共通に与えられるようになっている。カウンタ２
３，２３ｐ，２３ｎは、それぞれＡＮＤ２２，２２ｐ，
２２ｎからイネーブル端子Ｅに与えられる信号Ｓ２２，
Ｓ２２ｐ，Ｓ２２ｎに従い、図示しない共通のクロック
信号をカウントし、そのカウント値を出力端子Ｑから出
力するものである。カウンタ２３，２３ｐの出力側は、
第１の測定手段（例えば、減算器）２４ｐの入力側に接
続されている。また、カウンタ２３，２３ｎの出力側
は、第２の測定手段（例えば、減算器）２４ｎ入力側に
接続されている。減算器２４ｐ，２４ｎは、それぞれ入
力側に与えられた２つの値の差を算出するものであり、
これらの減算器２４ｐ，２４ｎの出力側が、比較手段
（例えば、比較器）２５の入力側に接続されている。比
較器２５は、入力側に与えられた２つの値の差が、許容
値か否かを比較判定するものである。比較器２５の比較
判定結果とカウンタ２３のカウント値は、データラッチ
２６に与えられるようになっている。データラッチ２６
は、ラッチ信号ＬＡＴに基づいて、与えられたデータを
保持して出力するものである。

【００１２】制御処理回路２０は、共通のクロック信号
に基づいて処理のタイミングを制御する制御部２７を有
している。制御部２７は、変換処理に先立ってアナログ
スイッチ１６を閉じてキャパシタ１５を放電すると共
に、カウンタ２３，２３ｐ，２３ｎのカウント値を初期
値（即ち、０）にリセットするためのリセット信号ＲＳ
Ｔを出力するものである。また、制御部２７は、選択信
号ＳＬ１によってアナログスイッチ１１を入力信号Ｖｉ
側に切り替えて第１積分期間を開始させるものである。
制御部２７は、第１積分期間にキャパシタ１５に充電さ
れた電圧の極性に基づいて、第２積分期間に使用する参
照電圧を選択すると共に、比較器１７，１７ｐ，１７ｎ
の出力信号の反転制御を行うための選択信号ＳＬ２を出
力する機能を有している。更に、制御部２７は、カウン
タ２３，２３ｐ，２３ｎを動作させるためのイネーブル
信号ＥＮ、及び変換結果のデータを保持してディジタル
信号ＯＵＴとして出力するためのラッチ信号ＬＡＴを出
力する機能を有している。外部制御回路３０は、外部雑
音によるカウント時の誤動作を回避するために、カウン
ト動作が影響を受け易い状態にある最小限の時間帯の
み、外部の回路の動作を停止させるための停止信号ＳＴ
Ｐを出力するものである。外部制御回路３０は、ＥＯＲ
３１と２入力のＡＮＤ３２で構成されている。ＥＯＲ３
１の入力側は、比較器１７ｐ，１７ｎの出力側に接続さ
れている。ＥＯＲ３１とＡＮＤ２２の出力側がＡＮＤ３
２の入力側に接続され、このＡＮＤ３２の出力側から停
止信号ＳＴＰが出力されて外部回路４０に与えられるよ
うになっている。

【００１３】図４は、図１の各部の動作を示す信号波形
図である。以下、この図４を参照しつつ、図１の動作
を、（Ｉ）制御処理回路２０の動作と、（II）外部制御
回路３０の動作とに分けて説明する。なお、入力電圧Ｖ
ｉは正の電圧であるとして説明する。 （Ｉ） 制御処理回路２０の動作 時刻０から時刻Ｔ０までのリセット期間中、制御部２７
からリセット信号ＲＳＴが出力され、カウンタ２３，２
３ｐ，２３ｎがリセットされると共に、アナログスイッ
チ１６が短絡されてキャパシタ１５が放電される。演算
増幅器１４の非反転入力端子は基準電圧ＧＮＤに接続さ
れているので、反転入力端子の電位も基準電圧ＧＮＤと
なり、この演算増幅器１４の出力側の積分電圧Ｖ１４は
基準電圧ＧＮＤ（即ち、０Ｖ）となる。時刻Ｔ０におい
て、リセット信号ＲＳＴが解除されてアナログスイッチ
１６が開放されると共に、選択信号ＳＬ１によってアナ
ログスイッチ１１の入力電圧Ｖｉ側が選択される。これ
により、演算増幅器１２の出力側から抵抗１３に電流が
流れる。演算増幅器１４を理想的なものと仮定すれば、
反転入力端子の電位は基準電圧ＧＮＤであり、入力イン
ピーダンスは無限大であるから、抵抗１３の抵抗値をＲ
とすれば、この抵抗１３に流れる電流はＶｉ／Ｒの一定
値となる。抵抗１３に流れる電流はキャパシタ１５に充
電される。キャパシタ１５の容量をＣとすれば、第１積
分期間における一定時間ｔ１後の積分電圧Ｖ１４は、−
Ｖｉ・ｔ１／ＣＲとなる。

【００１４】時刻Ｔ０から時間ｔ１が経過した時刻Ｔ１
において、積分電圧Ｖ１４は負の値であるので、電圧比
較器１７，１７ｐ，１７ｎの出力信号は、レベル“Ｌ”
となる。電圧比較器１７の出力信号は制御部２７へ与え
られ、この制御部２７において入力電圧Ｖｉが正である
と判定される。これにより、アナログスイッチ１１を負
の基準電圧ＶＲｎに切り替えるための選択信号ＳＬ１
と、電圧比較器１７，１７ｐ，１７ｎの出力信号を反転
するための“Ｌ”の選択信号ＳＬ２とが、制御部２７か
ら出力される。これと同時に、制御部２７から各カウン
タ２３，２３ｐ，２３ｎのカウント動作を開始させるた
めのイネーブル信号ＥＮが出力される。各ＡＮＤ２２，
２２ｐ，２２ｎから出力される信号Ｓ２２，Ｓ２２ｐ，
Ｓ２２ｎはレベル“Ｈ”になり、各カウンタ２３，２３
ｐ，２３ｎは共通のクロック信号のカウントを開始す
る。

【００１５】このようにして第２積分期間が開始される
と、演算増幅器１２の出力電圧は負の参照電圧ＶＲｎと
なり、抵抗１３にＶＲｎ／Ｒの電流が流れる。従って、
時刻Ｔ１から時間ｔが経過した後の積分電圧Ｖ１４は、
次の（３）式のように表される。 Ｖ１４＝−（１／ＣＲ）Ｖｉ・ｔ１＋（１／ＣＲ）ＶＲｎ・ｔ ・・（３） （３）式に示すように、積分電圧Ｖ１４は一定の上昇率
で上昇を続ける。時刻Ｔ２で積分電圧Ｖ１４が基準電圧
ＶＲｎｎに達すると、電圧比較器１７ｎの出力信号が反
転し、ＡＮＤ２２ｎの出力信号Ｓ２２ｎは“Ｌ”となっ
てカウンタ２３ｎの動作は停止する。時刻Ｔ３で積分電
圧Ｖ１４が基準電圧ＧＮＤになると、電圧比較器１７の
出力信号が反転し、ＡＮＤ２２の出力信号Ｓ２２は
“Ｌ”となってカウンタ２３の動作は停止する。時刻Ｔ
１から時刻Ｔ３までの経過時間をｔ２とすると、時間ｔ
２は、（３）式から次のように求められる。 ｔ２＝（Ｖｉ／ＶＲｎ）ｔ１ ここで、ＶＲｎ及びｔ１は予め定められた一定値である
ので、時間ｔ２は入力電圧Ｖｉに比例し、カウンタ２３
のカウント値は、入力電圧Ｖｉに対応した値となる。

【００１６】時刻Ｔ４で積分電圧Ｖ１４が基準電圧ＶＲ
ｐｐに達すると、電圧比較器１７ｐの出力信号が反転
し、ＡＮＤ２２ｐの出力信号Ｓ２２ｐは“Ｌ”となって
カウンタ２３ｐの動作は停止する。カウンタ２３ｎ，２
３のカウント値は減算器２４ｎに与えられ，その差、即
ち時刻Ｔ２から時刻Ｔ３までの時間ｔ２１に対応した値
が算出される。また、カウンタ２３，２３ｐのカウント
値は減算器２４ｐに与えられ，その差、即ち時刻Ｔ３か
ら時刻Ｔ４までの時間ｔ２２に対応した値が算出され
る。更に、減算器２４ｎ，２４ｐで算出された値は、比
較器２５に与えられて許容値か否かが比較判定され、そ
の比較判定結果がデータラッチ２６に与えられる。時刻
Ｔ５において、制御部２７からラッチ信号ＬＡＴが出力
されると、データラッチ２６によって比較器２５の比較
判定結果と、カウンタ２３のカウント値とが保持され、
ディジタル信号ＯＵＴとして出力される。

【００１７】ここで、外部雑音の影響がなければ、第２
積分期間中における積分電圧Ｖ１４の上昇率は一定であ
る。また、時刻Ｔ２から時刻Ｔ３までの積分電圧Ｖ１４
の上昇分（即ち、基準電圧ＶＲｎｎ）と、時刻Ｔ３から
時刻Ｔ４までの積分電圧Ｖ１４の上昇分（即ち、基準電
圧ＶＲｐｐ）は、等しく設定してある。従って、比較器
２５の比較判定結果によって、時間ｔ２１と時間ｔ２２
が異なっていると判定されていれば、この期間に外部雑
音の影響が発生し、カウンタ２３のカウント値は外部雑
音の影響を受けていると考えることができる。一方、時
間ｔ２１と時間ｔ２２の差が許容値であると判定されて
いれば、カウンタ２３のカウント値は、外部雑音の影響
を受けていないと見なすことができる。なお、図４中の
破線で示した積分電圧Ｖ１４のように、入力電圧Ｖｉの
絶対値が小さくて、時刻Ｔ１における電圧が基準電圧Ｖ
Ｒｎｎよりも高ければ、有効な時間ｔ２１をカウントす
ることができず、比較器２５において許容値を外れてい
ると判定される。この場合、カウンタ２３のカウント値
は、入力電圧Ｖｉに対応して小さな値となっているの
で、比較器２５の比較判定結果を参照せずに、そのまま
変換結果と見なすようにすれば良い。

【００１８】（II） 外部制御回路３０の動作 図４の時刻Ｔ２において、積分電圧Ｖ１４が基準電圧Ｖ
Ｒｎｎに達すると、電圧比較器１７ｎの出力信号が反転
し、外部制御回路３０内のＥＯＲ３１の出力信号が
“Ｈ”となる。この時、ＡＮＤ２２の出力信号Ｓ２２は
“Ｈ”となっているので、ＡＮＤ３２の出力信号は
“Ｈ”となり、これが停止信号ＳＴＰとして外部回路４
０に与えられる。これにより、外部回路４０の動作が一
時停止され、外部雑音の影響は完全になくなる。時刻Ｔ
３において、第２積分期間が終了してＡＮＤ２２の出力
信号Ｓ２２が“Ｌ”になると、ＡＮＤ３２の出力信号は
“Ｌ”となり、停止信号ＳＴＰは解除される。これによ
り、外部回路４０の動作は再開される。以上の動作説明
では、入力電圧Ｖｉを正の電圧として説明したが、負の
電圧でもほぼ同様の動作が行われる。但し、第１積分期
間において、積分電圧Ｖ１４は正の電圧に充電される。
これにより、第２積分期間では、選択信号ＳＬ１によっ
て正の参照電圧ＶＲｐが選択されると共に、選択信号Ｓ
Ｌ２が“Ｈ”に設定されて、電圧比較器１７，１７ｐ，
１７ｎの出力信号は、反転されずにそのままＡＮＤ２
２，２２ｐ，２２ｎに与えられる。その他の動作は、入
力電圧Ｖｉが正の電圧の場合と同様である。

【００１９】このように、本実施形態の二重積分型ＡＤ
Ｃは、次の（１），（２）のような利点がある。 （１） 第２積分期間中に、積分電圧Ｖ１４の上昇率が
一定であるか否かを判定するために、ＡＤＣ本来の電圧
比較器１７及びカウンタ２３に加えて、電圧比較器１７
ｐ，１７ｎ、カウンタ２３ｐ，２３ｎ、減算器２４ｐ，
２４ｎ、及び比較器２５を設けている。これにより、積
分電圧Ｖ１４の上昇率が一定であるか否かに基づいて外
部雑音の影響を判定することができる。 （２） 第２積分期間中に、積分電圧Ｖ１４が基準電圧
ＧＮＤに達する直前の所定電圧の間のみ、外部回路４０
の動作を停止させるための外部制御回路３０を設けてい
る。これにより、カウント動作が影響を受け易い状態に
ある最小限の時間帯のみ、外部回路４０の動作を停止さ
せることが可能になり、外部回路４０への影響が少な
く、かつ誤動作を防止することができる。

【００２０】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） 正負の極性の入力電圧Ｖｉを変換できるように
構成しているが、いずれか一方の極性のみを変換するも
のに対しても適用可能である。 （ｂ） 制御処理回路２０の構成は、図１中の構成に限
定されない。例えば、カウンタ２３ｎで図４中の時刻Ｔ
２〜Ｔ３の時間ｔ２１をカウントし、カウンタ２３ｐで
時刻Ｔ３〜Ｔ４の時間ｔ２２をカウントするように構成
すれば、減算器２４ｎ，２４ｐは不要になる。 （ｃ） 外部制御回路３０によって完全に外部雑音を停
止させることが可能であれば、制御処理回路２０におけ
る外部雑音の影響を判定するための構成要素（例えば、
カウンタ２３ｐ，２３ｎ、比較器２５等）を削除するこ
とができる。 （ｄ） 変換動作に影響を与えるような雑音を発生する
外部の回路が存在しない場合、又は外部回路４０を停止
することが不可能な場合、外部制御回路３０は不要であ
る。 （ｅ） 制御処理回路２０及び外部制御回路３０は、論
理ゲート等のハードウエアで構成しているが、マイクロ
プロセッサ等を用いてソフトウエアで制御するようにし
ても良い。

【００２１】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、積分電圧を基準電圧よりも一定電圧だけ高い
電圧及び低い電圧と比較する第２及び第３の比較手段
と、これらの第２及び第３の比較手段の比較結果に基づ
いて、積分電圧の変化率が一定か否かを判定する第１及
び第２の測定手段と比較手段を有している。これによ
り、変換結果が外部雑音の影響を受けているか否かを判
断することができる。第２の発明によれば、積分電圧を
基準電圧よりも一定電圧だけ高い電圧及び低い電圧と比
較する第２及び第３の比較手段と、これらの第２または
第３の比較手段の比較結果が反転してから第１の比較結
果が反転するまでの間、外部回路を停止させるための制
御信号を出力する外部制御手段を有している。これによ
り、外部雑音の影響を抑制し、正しい変換結果を得るこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施形態を示す二重積分型ＡＤＣの構
成図である。

【図２】従来の二重積分型ＡＤＣの構成図である。

【図３】図２の動作を示す信号波形図である。

【図４】図１の各部の動作を示す信号波形図である。

【符号の説明】

１１，１６ アナログスイッチ １２、１４ 演算増幅器 １３ 抵抗 １５ キャパシタ １７，１７ｎ，１７ｐ 電圧比較器 ２３，２３ｎ，２３ｐ カウンタ ２４ｎ，２４ｐ 減算器 ２５ 比較器 ３０ 外部制御回路 ４０ 外部回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 変換対象のアナログ電圧及び該アナログ
   電圧とは極性の異なる参照電圧を切り替えて順次出力す
   る切替手段と、 前記切替手段から出力される前記アナログ電圧及び前記
   参照電圧を連続して積分して積分電圧を生成する積分手
   段と、 前記積分電圧を基準電圧と比較して第１の比較結果を出
   力する第１の比較手段と、 前記積分電圧を前記基準電圧よりも一定電圧だけ高い電
   圧と比較して第２の比較結果を出力する第２の比較手段
   と、 前記積分電圧を前記基準電圧よりも一定電圧だけ低い電
   圧と比較して第３の比較結果を出力する第３の比較手段
   と、 前記積分手段における前記参照電圧の積分開始から前記
   第１の比較結果が反転するまでの時間を計数して計数結
   果を前記アナログ電圧に対応するディジタル信号として
   出力する計数手段と、 前記第１及び第２の比較結果が反転する時間の差を測定
   する第１の測定手段と、 前記第１及び第３の比較結果が反転する時間の差を測定
   する第２の測定手段と、 前記第１及び第２の測定手段の測定結果を比較してその
   差が許容値であるか否かを判定する比較手段とを、 備えたことを特徴とするアナログ・ディジタル変換器。
2. 【請求項２】 変換対象のアナログ電圧及び該アナログ
   電圧とは極性の異なる参照電圧を切り替えて順次出力す
   る切替手段と、 前記切替手段から出力される前記アナログ電圧及び前記
   参照電圧を連続して積分して積分電圧を生成する積分手
   段と、 前記積分電圧を基準電圧と比較して第１の比較結果を出
   力する第１の比較手段と、 前記積分電圧を前記基準電圧よりも一定電圧だけ高い電
   圧と比較して第２の比較結果を出力する第２の比較手段
   と、 前記積分電圧を前記基準電圧よりも一定電圧だけ低い電
   圧と比較して第３の比較結果を出力する第３の比較手段
   と、 前記積分手段における前記参照電圧の積分開始から前記
   第１の比較結果が反転するまでの時間を計数して計数結
   果を前記アナログ電圧に対応するディジタル信号として
   出力する計数手段と、 前記第２または第３の比較結果が反転してから前記第１
   の比較結果が反転するまでの間、雑音発生源となる外部
   回路に対する動作停止用の制御信号を出力する外部制御
   手段とを、 備えたことを特徴とするアナログ・ディジタル変換器。