JP2011193340A

JP2011193340A - コンパレータのオフセット補正装置

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Publication number: JP2011193340A
Application number: JP2010059207A
Authority: JP
Inventors: Masao Takayama; 雅夫高山; Kazuo Matsukawa; 和生松川
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2010-03-16
Filing date: 2010-03-16
Publication date: 2011-09-29
Anticipated expiration: 2030-03-16
Also published as: US20120293346A1; US8922402B2; JP5427658B2; WO2011114392A1; CN102792593A

Abstract

【課題】コンパレータのオフセット補正装置において、ノイズの影響などに起因して、入力しようとしている電圧と実際入力されている電圧との間に差異がある場合にも、正常に閾値オフセット量を補正する。
【解決手段】コンパレータ２０１のオフセット補正に際しては、開放スイッチ２０５を開き、短絡スイッチ２０４を閉じる。この状態において、制御部２０３はコンパレータ２０１に対して、２つの入力端子に入力される同一値のリファレンス電圧同士を比較する動作を複数回繰り返させる。フィルタ２０２は前記複数回の比較結果を平滑化した頻度信号を出力する。前記制御部２０３は、前記フィルタ２０２からの頻度信号に基づいて、コンパレータ２０１での複数回の比較結果のハイレベルとローレベルとの比率が５０％になるように、閾値制御信号をコンパレータ２０１に出力する。
【選択図】図１

Description

本発明は、コンパレータのオフセット補正装置の改良に関する。

コンパレータにおいて、その構成トランジスタに製造バラツキが存在すると、この製造バラツキに起因して、コンパレータの閾値はリファレンス電圧と差異が発生する。このため、コンパレータを用いたＡＤ変換等では、高精度な変換をするには、閾値の補正が必要である。

従来、閾値の補正に際しては、先ず、コンパレータにどの程度オフセットが発生しているかを測定する必要がある。オフセットの測定法には、例えば特許文献１や特許文献２に記載されるように、コンパレータの一方の入力端子に入力されるリファレンス電圧の値を固定し、他方の入力端子に入力される入力電圧を前記リファレンス電圧よりも低い電圧から高い電圧に変化させて行き、出力が”０”から”１”に変化した時点の入力電圧とリファレンス電圧との差を求めると共に、逆に、入力電圧を前記リファレンス電圧よりも高い電圧から低い電圧に変化させて行き、出力が”１”から”０”に変化した時点の入力電圧とリファレンス電圧との差を求め、その求めた前記２つの差の平均値をオフセット量とし、その求めたオフセット量に応じてコンパレータの内部電位等を変更して、コンパレータの閾値を補正するようにしている。

米国特許第６８２２５０１号明細書特開２００２−３１９８６３号公報

しかしながら、前記従来のオフセット補正装置では、入力しようとしている電圧と実際に入力されている電圧との間に差異がなければ、正常にオフセット量を測定できるものの、ノイズの影響などに起因して、入力しようとしている電圧と実際に入力されている電圧との間に差異が生じた場合には、オフセット量を間違える欠点がある。

本発明は、前記のような問題点を解決するものであり、その目的は、コンパレータの閾値のオフセット補正に際して、ノイズの影響を取り除き、正確にオフセット電圧を測定し、補正することにある。

前記目的を達成するため、請求項１記載の発明のコンパレータオフセット補正装置は、第１の入力端子に入力される入力信号を第２の入力端子に入力されるリファレンス電圧と比較するコンパレータと、前記入力信号の前記コンパレータの第１の入力端子への経路を開放する開放スイッチと、前記コンパレータの前記第１の入力端子の電圧を前記第２の入力端子の電圧に等しくする短絡スイッチと、前記開放スイッチを開き且つ前記短絡スイッチを閉じた状態で前記コンパレータの比較動作を複数回行わせる制御器と、前記コンパレータの複数回の比較結果を平滑化した頻度信号を出力するフィルタとを備え、前記制御器は、前記フィルタの頻度信号に基づいて前記コンパレータの閾値制御信号を生成し、この閾値制御信号により前記コンパレータの閾値を制御すると共にその制御した閾値で前記コンパレータに比較動作を複数回行わせることを特徴とする。

請求項２記載の発明は、前記請求項１記載のコンパレータオフセット補正装置において、前記フィルタは、前記コンパレータでの全比較回数に対するハイ又はローレベルの回数の割合を算出して前記頻度信号とすることを特徴とする。

請求項３記載の発明は、前記請求項１記載のコンパレータオフセット補正装置において、前記制御部は、前記頻度信号が５０％を越える又は下回る場合には、この頻度信号が５０％に近づくように前記コンパレータに与える閾値制御信号を制御することを特徴とする。

請求項４記載の発明は、前記請求項２記載のコンパレータオフセット補正装置において、前記制御部は、前記頻度信号が５０％を越える又は下回る場合には、この頻度信号が５０％に近づくように前記コンパレータに与える閾値制御信号を制御することを特徴とする。

請求項５記載の発明は、前記請求項１記載のコンパレータオフセット補正装置において、前記制御部は、前記コンパレータの閾値の変化段階が複数段階あるとき、その全ての段階において順次閾値制御信号を前記コンパレータに出力し、前記フィルタからの前記各段階での頻度信号を得て、そのうち５０％に最も近い頻度信号に対応する閾値制御信号を決定することを特徴とする。

請求項６記載の発明は、前記請求項２記載のコンパレータオフセット補正装置において、前記制御部は、前記コンパレータの閾値の変化段階が複数段階あるとき、その全ての段階において順次閾値制御信号を前記コンパレータに出力し、前記フィルタからの前記各段階での頻度信号を得て、そのうち５０％に最も近い頻度信号に対応する閾値制御信号を決定することを特徴とする。

請求項７記載の発明のフラッシュＡＤ変換器は、前記請求項１〜６の何れか１項に記載のコンパレータオフセット補正装置を複数個備えたことを特徴とする。

請求項８記載の発明は、前記請求項７記載のフラッシュＡＤ変換器において、前記複数個のコンパレータのオフセット補正装置の制御器は１個で共用されることを特徴とする。

請求項９記載の発明のデルタシグマＡＤ変換器は、アナログ信号を受ける加算器と、前記加算器の出力を積分する積分器と、前記積分器の出力を量子化する量子化し、デジタル信号として出力する量子化器と、前記量子化器からのデジタル信号をＤＡ変換し、そのＤＡ変換後のアナログ信号を前記加算器にフィードバックするＤＡ変換器とを備え、前記量子化器は、前記請求項１〜６の何れか１項に記載のコンパレータオフセット補正装置により構成されることを特徴とする。

以上により、請求項１〜９記載の発明では、１回のコンパレータの比較結果で判断するのではなく、コンパレータの比較動作を複数回行わせ、その複数回の比較結果を平滑化した頻度信号に基づいて前記コンパレータの閾値を補正するので、ノイズの影響が低減されて、ノイズによるオフセット量の誤判定を抑制することが出来る。

以上説明したように、請求項１〜９記載のコンパレータのオフセット補正装置によれば、コンパレータの比較動作を複数回行わせ、その複数回の比較結果を平滑化した頻度信号に基づいて前記コンパレータの閾値を補正するようにしたので、ノイズの影響が低減できて、ノイズによるオフセット量の誤判定を抑制することが可能である。

本発明の実施形態１に係るコンパレータのオフセット補正装置のブロック構成図である。同コンパレータのオフセット補正装置に備えるコンパレータの内部構成を示すブロック図である。本発明の実施形態２に係るフラッシュＡＤ変換器の全体構成を示す図である。本発明の実施形態３に係るデルタシグマＡＤ変換器の全体構成を示すブロック図である。

以下、本発明の実施形態を図面に基づいて説明する。

（実施形態１）
図１は、本発明の実施形態１のコンパレータのオフセット補正装置の全体構成を示す。

同図において、２０１はコンパレータ、１１０は入力信号、１０１はリファレンス電圧、１０５はコンパレータ入力、２０５は前記入力信号１１０がコンパレータ入力１０５に至る経路に配置された開放スイッチ、２０４は前記コンパレータ２０１の正極性の＋入力端子（第１の入力端子）と負極性の−入力端子（第２の入力端子）とを短絡する短絡スイッチ、１０２は前記コンパレータ２０１での入力信号１１０とリファレンス電圧１０１との比較結果、２０２は前記比較結果を受けるフィルタ、１０３は前記フィルタ２０２から出力されるハイレベル頻度信号、２０３は前記コンパレータ２０１の閾値電圧を補正制御する制御部、１０４は同制御部２０３からコンパレータ２０１に出力される閾値制御信号である。

前記制御部２０３は、コンパレータ２０１のオフセット補正に際して、開放スイッチ２０５を開放して、入力信号１１０からコンパレータ入力１０５の正極性の＋入力端子への経路を切ると共に、短絡スイッチ２０４を短絡して、コンパレータ２０１の正極性の＋入力端子と負極性の−入力端子とを短絡する。これにより、正極性の＋入力端子と負極性の−入力端子との両方には、同じリファレンス電圧１０１が与えられる。この状態で、制御部２０３は閾値制御信号１０４をコンパレータ２０１に出力する。コンパレータ２０１は、前記閾値制御信号１０４により設定される閾値オフセットと、構成トランジスタ等の素子の製造ばらつきにより発生したオフセットとを比較し、負極性の−入力端子の電圧が高い場合には比較結果１０２としてローレベルを出力し、負極性の−入力端子の電圧が低い場合には比較結果１０２としてハイレベルを出力する。

前記制御部２０３は、同一値の閾値制御信号１０４を出力している状態では、コンパレータ２０１に比較動作を予め定めた複数回行わせる。また、前記フィルタ２０２は、前記コンパレータ２０１からの複数回の比較結果１０２を平滑化した頻度信号、例えば、コンパレータ２０１が複数回の比較結果の中でハイレベルを出力している頻度を演算したハイレベル頻度信号１０３を出力する。この演算方法で最も簡単な方法は、複数回の比較結果１０２を平均化することである。前記ハイレベル頻度信号１０３はローレベル頻度信号としても良い。

更に、前記制御部２０３は、前記フィルタ２０２からのハイレベル頻度信号１０３に基づいて、コンパレータ２０１の閾値のオフセットを制御する閾値制御信号１０４をコンパレータ２０１に出力して、コンパレータ２０１の閾値を補正する。この閾値補正の具体例を２つ説明する。

＜第１の閾値補正の具体例＞
第１の閾値補正の具体例は次の通りである。閾値制御信号１０４がコンパレータ２０１の閾値を例えば４段階に制御する場合を考えると、最初に、閾値制御信号１０４の閾値オフセット設定を段階”１”とし、これによりフィルタ２０２のハイレベル頻度信号（ハイレベルを出力している頻度）が０％となり、次に、閾値制御信号１０４の閾値オフセット設定を段階”２”とし、これによりハイレベル頻度信号が２０％となり、その後、閾値制御信号１０４の閾値オフセット設定を段階”３”とし、これによりハイレベル頻度信号が６０％となり、最後に、閾値制御信号１０４の閾値オフセット設定を段階”４”とし、これによりハイレベル頻度信号が１００％となった場合、閾値制御信号１０４の閾値オフセット設定を段階”３”と決定する。このように、閾値制御信号１０４の閾値オフセットの設定を順次全段階で行い、その後、ハイレベル頻度信号１０３が最も５０％に近い閾値オフセット設定の段階を閾値制御信号１０４として決定する方法である。

＜第２の閾値補正の具体例＞
第２の閾値補正の具体例は次の通りである。この具体例は、閾値制御信号１０４の閾値オフセットを所定の段階に設定し、この状態でフィルタ２０２から得られるハイレベル頻度信号に基づいて次の閾値制御信号１０４の閾値オフセット設定の段階を決定する方法である。この方法は、例えば、ハイレベル頻度信号１０３が５０％を上回る場合には、次の閾値制御信号１０４の閾値オフセットを下げる。一方、ハイレベル頻度信号１０３が５０％を下回る場合は、次の閾値制御信号１０４の閾値オフセット設定の段階を上げる。そして、前回の閾値オフセット設定の段階と次の閾値オフセット設定の段階とが相互に隣接する段階であって且つ前回の閾値オフセット設定でハイレベル頻度信号１０３が５０％を上回り、次の閾値オフセット設定でハイレベル頻度信号１０３が５０％を下回る場合、又は、前回の閾値オフセット設定でハイレベル頻度信号１０３が５０％を下回り、次の閾値オフセット設定でハイレベル頻度信号１０３が５０％を上回る場合に、その前回と今回のハイレベル頻度信号１０３がより５０％に近い方の閾値オフセットの段階を閾値制御信号１０４として決定する。例えば、閾値制御信号１０４の閾値オフセット設定が１６段階（”１“〜”１６”）ある場合において、初期閾値オフセット設定が段階“８”でハイレベル頻度信号が８０％の場合に、閾値オフセット設定を段階“４”に下げ、ハイレベル頻度信号が３０％になると、次に閾値オフセット設定を段階“６”に上げ、ハイレベル頻度信号が５５％となると、閾値オフセット設定を段階“５”に下げ、ハイレベル頻度信号が４０％となると、閾値オフセット設定を“６”と決定する。

次に、コンパレータ２０１での閾値の具体的補正を説明する。図２は、プリアンプ付の差動コンパレータ回路の一例を示す。同図において、ｖｉｎｐは正極性の＋入力信号、ｖｉｎｍは負極性の−入力信号、ｖｒｅｆｐは正極性のリファレンス電圧、ｖｒｅｆｍは負極性のリファレンス電圧、Ｎ１〜Ｎ１４はノード、Ｔｒｎ１〜Ｔｒｎ１１はＮｃｈトランジスタ、Ｔｒｐ１〜Ｔｒｐ９はＰｃｈトランジスタ、Ｒ１〜Ｒ２は抵抗である。

また、図２において、入力部４０１は、差動のリファレンス電圧Ｖｒｅｆｐ、Ｖｒｅｆｍと差動の入力信号Ｖｉｎｐ、Ｖｉｎｍとを入力するトランジスタＴｒｎ１〜Ｔｒｎ４により構成される。更に、前記入力部４０１を含むプリアンプ４０２は、前記入力信号とリファレンス電圧との電圧差を増幅して比較部４０３に出力する。前記比較部４０３は、前記プリアンプ４０２の出力であるノードＮ６とノードＮ７との両電圧を比較し、ノードＮ６の方が電圧が高い場合には、出力ノードＮ１４をローレベルに、出力ノードＮ１３をハイレベルにする一方、逆に、ノードＮ７の方が電圧が高い場合には、出力ノード１３をローレベルに、出力ノードＮ１４をハイレベルにする。

前記図２のプリアンプ付の差動コンパレータ回路において、閾値オフセットの付け方には、種々の方法がある。例えば、コンパレータの入力部４０１の４個のトランジスタＴｒｎ１〜Ｔｒｎ４の少なくとも１つのアスペクト比を変更する構成、入力トランジスタＴｒｎ１〜Ｔｒｎ４の少なくとも１つの基板電圧を変更する構成、トランジスタＴｒｐ１〜Ｔｒｐ２の少なくとも１つのアスペクト比を変更する構成、抵抗Ｒ１、Ｒ２の少なくとも１つの抵抗値を変更する構成、ノードＮ４〜Ｎ７の少なくとも１つのノードから電流を引く構成、ノードＮ１１〜Ｎ１４の少なくとも１つに負荷容量を付加する構成などがある。

以上説明したように、コンパレータ２０１の複数回の比較結果１０２をフィルタ２０２で平均化することにより、ノイズによる閾値オフセット量の誤判定を抑制することが可能である。

（実施形態２）
図３は、本発明の第２の実施形態を示し、フラッシュＡＤ変換器に適用した例である。

図３において、図１と同じ構成は説明を省略する。同図において、２０１０はコンパレータアレイ、２０２３はオフセット補正器、２０１．１〜２０１．７はコンパレータ、２０２．１〜２０２．７はフィルタ、２０３．１〜２０３．７は制御部、２０４．１〜２０４．７は短絡スイッチ、２０５．１〜２０５．７は開放スイッチ、２０６．１〜２０６．８は抵抗、１１１は高基準電位、１１２は低基準電位、１０４．１〜１０４．７はオフセット補正器２０２３から出力される閾値制御信号である。

同図に示したフラッシュＡＤ変換器は、出力するデジタル信号のビット数ｎに対して（２^ｎ−１）個のコンパレータが必要である。そのため、ビット数が多い場合にはコンパレータの個数も多くなり、コンパレータの閾値オフセットを個別に測定して補正しようとすると、補正時間が長くなる問題がある。そこで、本実施形態では、前記実施形態１で説明したコンパレータのオフセット補正装置を用いる。

すなわち、開放スイッチ２０５．１〜２０５．７を開放すると共に、正極性の＋入力端子と負極性の−入力端子とを短絡スイッチ２０４．１〜２０４．７で接続し、各コンパレータ２０１．１〜２０１．７の２つの入力端子に前記抵抗２０６．１〜２０６．８で設定される対応するリファレンス電圧を共に入力すれば、各コンパレータ２０１．１〜２０１．７の複数回の比較結果により、個別にコンパレータ２０１．１〜２０１．７の閾値オフセットを制御することができる。従って、全てのコンパレータ２０１．１〜２０１．７について同時に独立に閾値オフセットを補正すること可能である。よって、コンパレータ数が多数であっても、オフセット補正期間はコンパレータ１個の場合と同じである。

また、制御部２０３によるコンパレータ２０１．１〜２０１．７のオフセット補正が、前述の記＜第１の閾値補正の具体例＞で実行される場合には、閾値制御信号１０４の閾値オフセット設定を全段階で設定する過程は、フラッシュＡＤ変換器内の全てのコンパレータ２０１．１〜２０１．７の閾値オフセット設定を同じ段階設定で変更して行くことができるので、コンパレータ１個に対して制御部２０３を１個備える構成、即ち、全体ではコンパレータ数に等しい個数だけ制御部２０３を備える場合に比べて、制御部２０３．１〜２０３．７を１個にまとめ、共用できるので、非常に小さい回路構成とすることができる。一方、オフセット補正が、前述の＜第２の閾値補正の具体例＞で実行される場合には、各コンパレータでの次の閾値オフセット設定の段階が相互に異なる関係上、コンパレータ１個に対して制御部２０３を１個備えなければならないが、閾値オフセット設定の段階が多い場合には、備える複数個のコンパレータ間で並列に段階設定できるので、補正期間を短縮できる利点がある。

また、フィルタ２０２．１〜２０２．７及び制御部２０３．１〜２０３．７はデジタル回路で実現可能であるので、オフセット補正器２０２３として全てまとめて配置することができ、無駄なスペースなく、簡単にレイアウトすることが可能である。

（実施形態３）
図４は、本発明の第３の実施形態を示し、ΔΣ（デルタシグマ）ＡＤ変換器に適用した例である。

同図はΔΣＡＤ変換器のブロック構成を示し、３００は入力されるアナログ信号、３０１はＡＤ変換後の出力デジタル信号、３１１は積分器、３１２は量子化器、３１３はＤＡ変換器、３１４は演算器（加算器）である。前記演算器３１４は入力アナログ信号とＤＡ変換器３１３からのフィードバック信号とを加算し、前記積分器３１１は前記演算器３１４の加算出力を積分する。また、量子化器３１２は、前記積分器３１１の出力を量子化して、デジタル信号３０１を出力する。ＤＡ変換器３１３は、前記出力デジタル信号３０１をＤＡ変換し、その変換後のアナログ信号を前記演算器３１４にフィードバック信号としてフィードバックする。

ここで、前記量子化器３１２は、前記実施形態１で説明したコンパレータのオフセット補正装置又は前記実施形態２で説明したフラッシュＡＤ変換器で構成される。図４のΔΣＡＤ変換器内の量子化器３１２の閾値電圧が設計値と差があると、歪成分が発生して、ノイズが大きくなり、ＳＮＤＲ（信号対雑音＋歪比）が悪化し、そのため、高ＳＮＤＲが求められる場合には、許容される閾値電圧のばらつき範囲が非常に狭くなる。そこで、前記実施形態１又は２のコンパレータのオフセット補正装置又はフラッシュＡＤ変換器を用いることにより、コンパレータの閾値オフセットを正確に補正することができて、歪成分が発生せず、高ＳＮＤＲを達成することができる。

以上説明したように、本発明は、コンパレータの閾値のオフセット補正において、ノイズの影響が低減できて、ノイズによる閾値オフセット量の誤判定を抑制することが可能であるので、フラッシュＡＤ変換器やデルタシグマ変換器に適用して有用である。

２０１、２０１．１〜２０１．７コンパレータ
２０２、２０２．１〜２０２．７フィルタ
２０３、２０３．１〜２０３．７制御部
２０４、２０４．１〜２０４．７短絡スイッチ
２０５、２０５．１〜２０５．７開放スイッチ
２０６．１〜２０６．７抵抗
２０１０コンパレータアレイ
２０２３オフセット補正器
３１１積分器
３１２量子化器
３１３ＤＡ変換器
３１４演算器
４０１入力部
４０２プリアンプ
４０３比較部
Ｔｒｎ１〜Ｔｒｎ１１Ｎｃｈトランジスタ
Ｔｒｐ１〜Ｔｒｐ９Ｐｃｈトランジスタ
Ｎ１〜Ｎ４ノード
Ｒ１、Ｒ２抵抗

Claims

第１の入力端子に入力される入力信号を第２の入力端子に入力されるリファレンス電圧と比較するコンパレータと、
前記入力信号の前記コンパレータの第１の入力端子への経路を開放する開放スイッチと、
前記コンパレータの前記第１の入力端子の電圧を前記第２の入力端子の電圧に等しくする短絡スイッチと、
前記開放スイッチを開き且つ前記短絡スイッチを閉じた状態で前記コンパレータの比較動作を複数回行わせる制御器と、
前記コンパレータの複数回の比較結果を平滑化した頻度信号を出力するフィルタとを備え、
前記制御器は、前記フィルタの頻度信号に基づいて前記コンパレータの閾値制御信号を生成し、この閾値制御信号により前記コンパレータの閾値を制御すると共にその制御した閾値で前記コンパレータに比較動作を複数回行わせる
ことを特徴とするコンパレータオフセット補正装置。
前記請求項１記載のコンパレータオフセット補正装置において、
前記フィルタは、
前記コンパレータでの全比較回数に対するハイ又はローレベルの回数の割合を算出して前記頻度信号とする
ことを特徴とするコンパレータオフセット補正装置。
前記請求項１記載のコンパレータオフセット補正装置において、
前記制御部は、
前記頻度信号が５０％を越える又は下回る場合には、この頻度信号が５０％に近づくように前記コンパレータに与える閾値制御信号を制御する
ことを特徴とするコンパレータオフセット補正装置。
前記請求項２記載のコンパレータオフセット補正装置において、
前記制御部は、
前記頻度信号が５０％を越える又は下回る場合には、この頻度信号が５０％に近づくように前記コンパレータに与える閾値制御信号を制御する
ことを特徴とするコンパレータオフセット補正装置。
前記請求項１記載のコンパレータオフセット補正装置において、
前記制御部は、
前記コンパレータの閾値の変化段階が複数段階あるとき、その全ての段階において順次閾値制御信号を前記コンパレータに出力し、前記フィルタからの前記各段階での頻度信号を得て、そのうち５０％に最も近い頻度信号に対応する閾値制御信号を決定する
ことを特徴とするコンパレータオフセット補正装置。
前記請求項２記載のコンパレータオフセット補正装置において、
前記制御部は、
前記コンパレータの閾値の変化段階が複数段階あるとき、その全ての段階において順次閾値制御信号を前記コンパレータに出力し、前記フィルタからの前記各段階での頻度信号を得て、そのうち５０％に最も近い頻度信号に対応する閾値制御信号を決定する
ことを特徴とするコンパレータオフセット補正装置。
前記請求項１〜６の何れか１項に記載のコンパレータオフセット補正装置を複数個備えた
ことを特徴とするフラッシュＡＤ変換器。
前記請求項７記載のフラッシュＡＤ変換器において、
前記複数個のコンパレータオフセット補正装置の制御器は１個で共用される
ことを特徴とするフラッシュＡＤ変換器。
アナログ信号を受ける加算器と、
前記加算器の出力を積分する積分器と、
前記積分器の出力を量子化する量子化し、デジタル信号として出力する量子化器と、
前記量子化器からのデジタル信号をＤＡ変換し、そのＤＡ変換後のアナログ信号を前記加算器にフィードバックするＤＡ変換器とを備え、
前記量子化器は、前記請求項１〜６の何れか１項に記載のコンパレータオフセット補正装置により構成される
ことを特徴とするデルタシグマＡＤ変換器。