JP2017112613A - 周波数領域ａｄｃフラッシュ較正 - Google Patents

Abstract

【課題】アナログ・デジタル変換器（ＡＤＣ）のコンパレータのオフセットを較正するための較正システムを提供する。
【解決手段】アナログ入力をデジタルデータに変換する複数のコンパレータを含むアナログ・デジタル変換器（ＡＤＣ）６２０と、デジタルデータに高速フーリエ変換（ＦＦＴ）を行って周波数領域信号を発生させるＦＦＴニット６２５と、ＦＦＴユニット出力のデジタルデータをフィルタリングするための周波数フィルタ６３０と、周波数加算器６３５と、フィルタリングされた信号に基づいて、コンパレータのオフセットを調整するように構成された較正論理６４０とを備える。
【選択図】図５

Description

関連出願の相互参照
本出願は、２０１５年１２月１８日出願の米国仮特許出願第６２／２６９，６５６号の利益を主張する。当該文献の全内容は、その全体が参照により本明細書に組み込まれる。

多くの電子機器用途では、アナログ・デジタル変換器（ＡＤＣ）を使用して、（例えば、さらなるデジタル信号処理のために）アナログ入力信号をデジタル出力信号に変換する。デジタル出力信号は、継時変化するものとして記述され得る。代替的に、デジタル出力信号は、周波数全体にわたって変動するとして記述され得。本開示は、周波数領域測定技術を用いたＡＤＣの較正に関する。

精密測定システムでは、電子機器には、現実世界の現象、例えば光、音、温度、または圧力を表現する測定を行うための１つ以上のセンサが備えられる。これらのセンサは、アナログ電気信号を生成し得る。そして、これらのアナログ信号は、ＡＤＣに対して、信号を翻訳してデジタル出力信号を生成するための入力として与えられる。別のケースでは、アンテナが、空中で情報または信号を搬送する電磁波に基づいて、アナログ信号を生成する。そして、アンテナによって生成されたアナログ信号は、ＡＤＣに対して、デジタル出力信号を生成するための入力として与えられる。

ＡＤＣは、ブロードバンド通信システム、オーディオシステム、受信機システム等に見出すことができる。ＡＤＣは、通信、エネルギー、医療、計装および測定、電動機および電力制御、産業用オートメーション、ならびに航空宇宙／防衛を含む、広範な用途で用いられている。

ＡＤＣの設計は、各用途が、速さ、性能、電力、コスト、およびサイズにおいて異なる要求を有し得るため些細な作業ではない。ＡＤＣを用いる用途が増加するに従って、正確かつ高信頼な変換性能に対する要求もまた増加している。

一定の実施形態では、アナログ・デジタル（ＡＤＣ）変換器のコンパレータのオフセットを較正するための較正システムが提供される。当該較正システムは、アナログ入力をデジタルデータに変換する複数のコンパレータを含み、複数のコンパレータが当該コンパレータを含む、アナログ・デジタル変換器（ＡＤＣ）と、デジタルデータに高速フーリエ変換（ＦＦＴ）を行って、周波数領域信号を発生させるＦＦＴニットと、周波数領域信号に基づいて、コンパレータのオフセットを調整する較正論理とを含む。

一定の実施形態では、アナログ・デジタル（ＡＤＣ）変換器のコンパレータのオフセットを較正するための方法が提供される。当該方法は、複数のコンパレータを用いてアナログ入力をデジタルデータに変換することであって、複数のコンパレータが当該コンパレータを含む、変換することと、デジタルデータに高速フーリエ変換を行って、周波数領域信号を発生させることと、周波数領域信号に基づいて、コンパレータのオフセットを調整することとを含む。

一定の実施形態では、実行されると、プロセッサに、アナログ・デジタル（ＡＤＣ）変換器のコンパレータのオフセットを較正するための方法を行わせる命令でコード化された非一時的コンピュータ可読媒体が提供される。当該方法は、前記ＡＤＣから受信された第１のデジタルデータに高速フーリエ変換を行って、周波数領域信号を発生させることと、周波数領域信号に基づいて、前記コンパレータの前記オフセットを調整することと、複数のコンパレータを用いて、アナログ入力を第２のデジタルデータに変換することであって、前記複数のコンパレータが、前記コンパレータを含む、変換することとを含む。

一定の実施形態では、アナログ・デジタル（ＡＤＣ）変換器のコンパレータのオフセットを較正するための較正システムが提供される。当該較正システムは、アナログ入力をデジタルデータに変換する複数のコンパレータを含み、複数のコンパレータが当該コンパレータを含む、アナログ・デジタル変換器（ＡＤＣ）と、デジタルデータにＦＦＴを行って、周波数領域信号を発生させるための手段と、周波数領域信号に基づいて、コンパレータのオフセットを調整するための手段とを含む。

図１は、デルタシグマＡＤＣの図である。

図２は、アナログ入力信号を有するデルタシグマＡＤＣの拡大された周波数スペクトルを説明するグラフである。

図３は、入力信号を有していないＡＤＣの出力例を説明するグラフである。

図４は、帯域内ノイズ対ＲＭＳ出力を説明するグラフである。

図５は、本開示の実施形態による一般化システムを図示する。

図６は、周波数領域電力測定を有するフォアグラウンド較正のためのアルゴリズムを示す。

図７は、周波数領域電力測定を有するバックグラウンド較正のためのアルゴリズムを示す。

図８は、本開示の実施形態によるアルゴリズムの一般化された実施形態を図示する。

アナログ・デジタル変換器の基本

ＡＤＣは、入力アナログ信号によって搬送された連続物理量を、例えば当該量の振幅を表現するデジタル値に（またはデジタル値を搬送しているデジタル信号に）変換する電子装置である。変換は、アナログ信号の量子化を伴い、そのため少量の誤差を生じさせるものである。一般的に、量子化は、アナログ信号の周期的なサンプリングを通して起こる。その結果は、連続時間および連続振幅アナログ信号を、離散時間および離散振幅デジタル信号に変換した一連のデジタル値（すなわち、デジタル信号）である。

通常、ＡＤＣは、以下の適用要件によって定義される：その帯域幅（デジタル信号に適切に変換することができるアナログ信号の周波数範囲）、その分解能（最大アナログ信号が分割されてデジタル信号で表現され得る離散レベル数）、およびその信号対ノイズ比（ＡＤＣがもたらすノイズに関連して、ＡＤＣがどの程度正確に信号を測定できるか）。

デルタシグマアナログ・デジタル変換器

デルタシグマ（ＤＳ）変調に基づくＡＤＣ（本明細書においては「ＤＳ ＡＤＣ」と称する）は、デジタルオーディオおよび高精度な計装システムで広く用いられてきた。ＤＳ ＡＤＣは、通常は、高分解能で低コストにアナログ入力信号をデジタル信号に変換することが可能である利点を提供する。

図１は、ＤＳ ＡＤＣのシステム図を図示する。ＤＳ ＡＤＣは、ループフィルタ１０２と、量子化器１０４（本明細書においてはデルタシグマ変調器と称される場合がある）と、フィードバックデジタル・アナログ変換器（ＤＡＣ）１０６（すなわち、ＤＳ ＡＤＣのフィードバック経路内のＤＡＣ）とを含む。

一般的に、ＤＳ ＡＤＣは、ＤＳ変調器を用いてアナログ信号ｕを符号化する。ＤＳ ＡＤＳは、この目的のために、例えば低分解能ＡＤＣを１ビットＡＤＣ、フラッシュＡＤＣ、フラッシュ量子化器等として使用する量子化器１０４を含む。こうして、量子化器は、コンパレータを含む。量子化器１０４は、本質的に量子化ノイズｑをもたらす。そして、適用可能である場合は、ＤＳ ＡＤＣは、高分解能のデジタル出力を形成するために、量子化器１０４の出力に対するデジタルフィルタを含むことができる。このステージの出力は、量子化器１０４のみを含んでいても、または追加のデジタルフィルタを含んでいても、デジタル信号ｖである。

ループフィルタ１０２は、１つ以上の積分器を有し、ＤＳ ＡＤＣに誤差フィードバックを与える。誤差は、通常は、元のアナログ入力信号ｕと、フィードバックＤＡＣ１０６を用いて生成された元のアナログ入力信号の復元版との間の差異を取ることによって生成される。

ＤＳ ＡＤＣの１つの鍵となる特性は、量子化ノイズｑを高周波数に推し進めるその能力であり、ノイズ整形とも称される。ループフィルタ１０２は、量子化器１０４からフィードバックされた基底帯域外のノイズを、より高い周波数に整形することを助ける。ノイズ整形の量は、ループフィルタ１０２の程度に依存する。

フィードバックＤＡＣ１０６は、量子化器１０４を備えるフィードバック構成である。つまり、デジタル信号ｖがフィードバックＤＡＣ１０６の入力部に供給される。フィードバックＤＡＣ１０６は、一般的には、フィードバックＤＡＣ１０６に入力されたビットによって制御される複数のユニットまたはＤＡＣ素子によって実施されるマルチビットＤＡＣである。ユニット素子、例えば電流ステアリングセル、の一つ一つが、入力デジタル信号ｖから、アナログ出力信号の一部を生成する。電流ステアリング回路は、出力に対して同量の電流を理想的に導く。つまり、ＤＡＣ素子は、一定の実施形態において同じように重み付けすることができる。フィードバックＤＡＣ１０６は、ＤＳ ＡＤＣの入力経路にフィードバックされたアナログ信号を出力する。

周波数領域電力測定

フラッシュオフセットは、ＤＳ ＡＤＣにノイズをもたらし、ＡＤＣの性能に有害である可能性がある。フラッシュオフセットを較正する先の方法は、ＲＭＳメータを通してＡＤＣのノイズを測定し、フラッシュオフセット較正コードを調整して、測定されたノイズを最小限にする。そのようなシステムを稼働させるために、入力信号が遮断されて、それによってＲＭＳメータがノイズのみを測定するようにされるべきである。そうでなければ、測定において、ノイズ電力を信号電力と区別することは困難である。入力を遮断することによって、本較正方法は、フォアグラウンドで行われることが期待される。つまり、較正は、ＡＤＣをオフラインにした状態でのワンタイムの較正として認識される。この較正は、ＡＤＣがオフラインにされていない場合に、連続的な較正においてバックグラウンドで行われることが期待されていない。

バックグラウンド較正は、フラッシュオフセットが時間とともにドリフトする可能性があり、かつＡＤＣをオフラインにすることなく補正することができるような状況に望ましい。バックグラウンド較正を実施するために、既存の方法を、ＲＭＳ電力メータが入力信号の電力を排除するように変更することができる。通常、入力信号の電力は、たいてい電力においてノイズよりもはるかに大きい。

１つの解決策は、ＲＭＳ電力メータを周波数領域電力メータに置き換えて、入力信号に関連する周波数ビンを取り除くことである。この解決策が、図２に図示される。この解決策では、ＡＤＣノイズは、入力信号に極めて近接したビンを除く、周波数スペクトル内のすべての周波数ビンを統合することによって測定することができる。図２に示されるように、２つの破線の間の（例えば、入力信号の近傍の）周波数成分を取り除くことによって、入力信号を取り除くことができる。

周波数領域電力測定は、ＲＭＳ電力測定方法と比較して、フォアグラウンド較正環境における整合性および性能を改善させる。先に述べたように、フラッシュ較正の目標は、ＡＤＣのノイズを最小限にすることであり、これはひいてはフラッシュＡＤＣのオフセットを最小限にする。より具体的には、最小限にするノイズは、帯域内ノイズである。

入力なしのＡＤＣの出力スペクトルの例が、図３に示される。帯域幅として表される、０と破線との間のノイズのみが、チップによってデジタルに出力されるものである。残余のノイズは、ローパスフィルタを介してデジタルに取り除かれ、ＡＤＣの性能に影響しない。

ＲＭＳ電力を用いる従来のフォアグラウンド較正方法は、ＡＤＣのＲＭＳ電力が帯域内ノイズと相関することに依拠する。このことは図４に示され、ここではＡＤＣの帯域内ノイズが、フラッシュオフセットのさまざまなレベルについて測定されたＲＭＳ電力に対してグラフ化されている。この相関は強力であるが、一方で依然としていくらかの不確実性がある。周波数領域電力測定方法によって、帯域内ノイズを直接測定することができ、帯域内ノイズとフラッシュオフセットとの両方を効果的に最小限にすることとができる。

図５は、本開示の実施形態によるシステムの一般化された実施形態を図示する。本システムは、複数の基準電圧６０５を受ける。本システムは、スイッチマトリックス６１０と、シャッフル論理６１５と、フラッシュＡＤＣ６２０と、ＦＦＴユニット６２５と、周波数フィルタ６３０と、周波数加算器６３５と、較正論理６４０とを含む。

基準電圧６０５は、後述のコンパレータについて異なる閾値を設ける。

スイッチマトリックス６１０は、異なるコンパレータに個々の基準電圧６０５を付与して、それによって、各コンパレータが最終的には各々の基準電圧を認識するようにされる。

シャッフル論理６１５は、スイッチマトリックス６１０の入れ替えを制御する。例えば、一実施形態では、シャッフル論理６１５は、スイッチマトリックス６１０を制御して、基準電圧６０５への接続を、部分的にランダムな方法でクロック周期ごとに入れ替える。他の実施形態では、シャッフル論理６１５は、スイッチマトリックス６１０を制御して、基準電圧６０５への接続を、所定の順番で、例えば連続して入れ替える。

フラッシュＡＤＣ６２０は、コンパレータである複数の１ビットＡＤＣを含む。コンパレータは、量子化器１０４と各々構造的に類似している。１ビットＡＤＣは、ＡＤＣループフィルタ、例えばループフィルタ１０２からアナログ入力を受信する。また、１ビットＡＤＣは、スイッチマトリックス６１０を経由して、基準電圧６０５を受信する。加えて、１ビットＡＤＣは、較正論理から較正コードを受信して、コンパレータのオフセットを調整する。

各１ビットＡＤＣは、アナログ入力を、スイッチマトリックス６１０からＡＤＣによって受信された基準電圧と比較する。この比較は、コンパレータのオフセットによって影響される。アナログ入力が基準電圧を超える場合、ＡＤＣは、高いデジタル信号を出力する。アナログ入力が基準電圧に満たない場合、ＡＤＣは、低いデジタル信号を出力する。

ＦＦＴユニット６２５は、フラッシュＡＤＣ６２０の複数の１ビットＡＤＣからデジタル信号を受信する。ＦＦＴユニット６２５は、これらの出力に対してＦＦＴを行い、周波数領域の受信されたデジタル信号のスペクトルを出力する。ＦＦＴユニット６２５は、専用のハードウェアに実装することができる。代替的に、ＦＦＴユニット６２５は、汎用プロセッサ上のソフトウェアに実装することができる。ＦＦＴユニット６２５は、スペクトル分析を行うための手段の一例である。

周波数フィルタ６３０は、ＦＦＴユニット６２５からスペクトル信号を受信する。周波数フィルタ６３０は、受信されたスペクトルから不要な周波数を取り除く。特に、周波数フィルタ６３０は、帯域外信号およびノイズをフィルタリングする。周波数フィルタ６３０は、入力信号に関連するビン、例えば図２に関して先に述べた周波数を、付加的に取り除くことができる。周波数フィルタ６３０は、フィルタリングされたスペクトル信号を出力する。

周波数加算器６３５は、周波数フィルタ６３０から、フィルタリングされたスペクトル信号を受信する。周波数加算器６３５は、こうして帯域内情報のみを処理することができる。具体的には、周波数加算器６３５は、すべての残余の周波数ビンを総計する。この総計は、パーセバルの定理に従って、帯域内情報の電力の取得に該当する。このように、周波数加算器６３５は、電力信号を出力する。

較正論理６４０は、加算器６３５から電力信号を受信する。較正論理６４０は、フラッシュＡＤＣ６２０に較正コードを出力し、それによって、後述のように、電力信号に基づいて、フラッシュＡＤＣ６１５のフラッシュオフセットを調整する。較正論理６４０は、コンパレータのオフセットを調整するための手段の一例である。較正論理６４０は、プロセッサおよびメモリを含む。

図６は、周波数領域電力測定技術によるフラッシュオフセットのためのフォアグラウンド較正手順を説明する。ＡＤＣのＲＭＳ電力を最小限にすることを試みることに代えて、本手順は、ＡＤＣの帯域内ノイズを直接最小限にしようとする。本手順では、ＡＤＣは、全信号チェーンから遮断されている。この遮断は、ＡＤＣに対するアナログ入力を遮断することによって行われる。ＡＤＣに対するアナログ入力は遮断されているが、小さく、時変のアナログノイズ信号は、本質的にＡＤＣ入力に存在する。

図示された技術では、較正論理は、Ｓ７０５において、最初に、ＡＤＣのすべてのコンパレータについての較正コードをゼロにする。

ＡＤＣは、ＡＤＣの入力部においてアナログノイズ信号をデジタル信号に変換し、デジタル信号をＦＦＴユニットに出力する。そして、Ｓ７１０において、デジタル信号の電力が測定される。

特に、ＦＦＴユニットは、デジタル信号のＦＦＴを取得して、周波数フィルタにスペクトル信号を出力する。周波数フィルタは、例えば帯域外信号を取り除き、フィルタリングされた信号を周波数加算器に出力する。周波数加算器は、フィルタリングされた信号を受信し、フィルタリングされた信号を総計して、デジタル信号の電力に該当する和信号を発生させる。

そして、較正論理は、デジタル信号電力と等しい最小帯域内ノイズ値Ｍｉｎ＿ＩＢＮを設定する。

そして、較正論理は、Ｓ７１５において最初のコンパレータを選択し、較正論理は、Ｓ７２０において、そのコンパレータの較正コードを最小限に設定する。この最小限は、例えば−４にすることができる。上記のように、ＡＤＣは、較正コードに基づいて、存在するアナログノイズ信号を出力デジタル信号に変換し、ＦＦＴユニットは、出力デジタル信号のＦＦＴを取得してスペクトルを発生させ、周波数フィルタは、スペクトル信号をフィルタリングし、周波数加算器機能は、フィルタリングされた信号を総計して、電力信号を出力させる。こうして、コンパレータの出力信号のＦＦＴの総帯域内電力が、Ｓ７２５において取得される。

Ｓ７３０において、較正論理は、取得された総帯域内電力がＭｉｎ＿ＩＢＮ値に満たないかを判定する。そうであれば、較正論理はその後、Ｓ７３５においてＭｉｎ＿ＩＢＮ値を総帯域内電力に設定し、対応する較正コードを格納する。

Ｓ７３５においてＭｉｎ＿ＩＢＮ値を総帯域内電力に設定した後、または較正論理がＳ７３０において、この較正コードについての総帯域内電力がＭｉｎ＿ＩＢＮ値を満たしていると判定すると、較正論理はその後、Ｓ７４０において較正コードがコンパレータについての最後の較正コードであるかを判定する。例えば、一実施形態では、最後の較正コードは、最大コードである。一実施形態では、この最大コードは４である。

較正論理がＳ７４０において、較正コードが最後の１つではないと判定すると、較正論理は、Ｓ７５０において次の較正コードに進む。例えば、較正コードがインクリメントされる。そして、アルゴリズムはＳ７２５に戻る。

較正論理がＳ７４０において、較正コードが最後の１つであると判定すると、較正論理は、Ｓ７５０においてＭｉｎ＿ＩＢＮ値についてのコンパレータ較正コードを設定する。具体的には、較正論理は、コンパレータ較正コードを、Ｓ７３５で格納された最後のコードに設定する。

そして、較正論理はＳ７５５において、現在のコンパレータが最後の１つであるかを判定する。較正論理が、現在のコンパレータが最後の１つではないと判定すると、較正論理は、Ｓ７６０において次のコンパレータに進む。そして、アルゴリズムは、Ｓ７２０に移行する。

較正論理が、現在のコンパレータが最後の１つである（例えば、アルゴリズムがすべてのコンパレータに適用された）と判定すると、アルゴリズムが終了する。このように、アルゴリズムは、すべてのコンパレータに対して行われ得る。

図７は、周波数領域電力測定技術によるフラッシュオフセットのためのバックグラウンド較正手順を説明する。バックグラウンド技術であるため、ＡＤＣは、信号チェーンの全体の中で動いて作動している。周波数領域電力メータを利用することによって、電力測定から入力信号を取り除くことが可能である。この取り除きにより、信号電力によって測定が損なわれることなく、帯域内ノイズでの正確な測定が可能になる。

アルゴリズムは、Ｓ８０５において、コンパレータ較正コードの作業用セットを有するシステムによって開始する。例えば、較正論理は、不揮発性メモリからコンパレータコードをロードすることができる。別の実施形態では、較正論理は、ローカルキャッシュ内にコンパレータコードを有する。

上記のように、ＡＤＣは、較正コードに基づいて、アナログ入力信号をデジタル出力信号に変換し、ＦＦＴユニットは、出力デジタル信号のＦＦＴを取得してスペクトルを出力し、周波数フィルタは、入力信号を除去してフィルタリングされた信号を出力し、周波数加算器は、フィルタリングされた信号の残余の周波数ビンを総計して、入力信号なしに、デジタル信号の電力に該当する和信号を発生させる。そして、較正論理は、Ｓ８１０において値Ｍｉｎ＿ＲＭＳをデジタル信号の電力に設定する。

そして、較正論理は、Ｓ８１５において最初のコンパレータを選択する。較正論理は、Ｓ８２０において較正コードを１に減少させる。Ｓ８２５において、上記のように、ＡＤＣは、較正コードに基づいて、アナログ入力信号をデジタル出力信号に変換し、ＦＦＴユニットは、出力デジタル信号のＦＦＴを取得してスペクトルを出力し、周波数フィルタは、入力信号を除去してフィルタリングされた信号を出力し、周波数加算器は、フィルタリングされた信号の残余の周波数ビンを総計して、入力信号なしに、デジタル信号の電力に該当する和信号を発生させる。

Ｓ８３０において、較正論理は、ＡＤＣの出力電力（すなわち、入力信号なしの電力信号）がＭｉｎ＿ＲＭＳ値に満たないかを判定する。較正論理が、ＡＤＣの出力電力がＭｉｎ＿ＲＭＳ値に満たないと判定すると、較正論理はその後、Ｓ７３５において、入力信号なしに、Ｍｉｎ＿ＲＭＳ値を電力信号に設定する。加えて、較正論理は、Ｓ８２０において設定された較正コードを格納する。

較正論理がＳ８３５においてＭｉｎ＿ＲＭＳ値をＡＤＣの出力電力に設定した後、または較正論理が、ＡＤＣの出力電力がＭｉｎ＿ＲＭＳ値を満たしていると判定すると、較正論理はその後、Ｓ８４０において、較正コードを２に増大させる。つまり、較正コードは、最初の較正コードよりも高いものになる。

上述のように、ＡＤＣは、較正コードに基づいてアナログ入力信号をデジタル出力信号に変換し、ＦＦＴユニットは、デジタル信号のＦＦＴを取得し、スペクトルを出力する。周波数フィルタは、入力信号を除去し、フィルタリングされた信号を出力する。周波数加算器は、フィルタリングされた信号の残余の周波数ビンを総計して、Ｓ８４５において、ＡＤＣの入力信号なしに電力信号を発生させる。

Ｓ８５０において、較正論理は、測定された電力がＭｉｎ＿ＲＭＳ値に満たないかを判定する。較正論理が、測定された電力がＭｉｎ＿ＲＭＳ値に満たないと判定すると、較正論理はその後、Ｓ８５５において、Ｍｉｎ＿ＲＭＳ値を電力信号に設定する。加えて、較正論理は、Ｓ８４０における較正コードセットを格納する。

較正論理がＳ８５５においてＭｉｎ＿ＲＭＳ値を電力信号に設定した後、または較正論理がＳ８５０において電力信号がＭｉｎ＿ＲＭＳ値を満たしていると判定すると、較正論理はその後、Ｍｉｎ＿ＲＭＳ値についてのコンパレータコードを設定する。特に、較正論理は、そのようなコードが、結果としてＭｉｎ＿ＲＭＳ値に満たない出力である場合、コンパレータコードを、Ｓ８２０またはＳ８５５に格納された較正コードに設定する。

このように、較正論理は、コンパレータコードを、電力信号を最小限にした値に設定する。一実施形態では、較正論理は、コンパレータコードを不揮発性メモリに格納する。別の実施形態では、較正論理は、コンパレータコードをローカルキャッシュに格納する。

Ｓ８６５において、較正論理は、較正コードが最後のコンパレータのために設定されたかを判定する。較正論理が、現在のコンパレータが最後のコンパレータではないと判定すると、較正論理はその後、Ｓ８７５で次のコンパレータに進み、その後Ｓ８２０に戻る。

較正論理が、現在のコンパレータが最後のコンパレータであることを判定すると、較正論理は、Ｓ８７０において所定時間、例えばＸ秒の間待機する。そして、アルゴリズムはＳ８２０に戻り、Ｍｉｎ＿ＲＭＳ値を出力に設定する。

図８は、本開示の実施形態による、アルゴリズムの一般化された実施形態を図示する。Ｓ９０５において、較正論理は、変数を初期化する。これらの変数は、最小ノイズ値、コンパレータの識別情報、およびコンパレータのための較正コードを含む。較正論理は、ＡＤＣにコンパレータの識別情報および較正コードを送信する。このように、較正論理は、ＡＤＣ内の複数のコンパレータのうち、識別されたコンパレータと、そのコンパレータのための最初の較正コードとを選択する。

ＡＤＣに対するアナログ入力は、接続されるかまたは遮断されてもよい。ＡＤＣに対するアナログ入力が遮断されたとしても、ＡＤＣに対する入力において、本質的に小さく、時変のアナログノイズが存在する。このように、アナログ入力が遮断されたとしても、ＡＤＣは、アナログノイズを変換して、デジタル信号を出力することができる。

較正コードは、識別されたコンパレータのオフセットを調整する。このオフセットは、受信されたアナログ入力に関連するコンパレータの精度を変更する。このように、識別されたコンパレータは、最初の較正コードに基づいて、アナログ入力（信号かあるいはノイズ）を出力に変換する。当該コンパレータを含む複数のコンパレータは、デジタル出力信号を出力する。

Ｓ９１５において、デジタル出力信号の電力が判定される。特に、ＦＦＴユニットは、ＡＤＣからデジタル出力信号を受信し、そしてデジタル出力信号の高速フーリエ変換を取得して、スペクトル信号を発生させる。周波数フィルタは、スペクトル信号からの周波数を除去して、フィルタリングされた信号を発生させる。周波数加算器は、フィルタリングされた信号を総計して、デジタル出力信号の電力に相当する和信号を発生させる。

続いて、Ｓ９２０において、較正論理は、電力が最小限であるか（すなわち、先の最小限に満たないか）を判定する。例えば、電力は、最小帯域内ノイズまたは他の最小電力である場合がある。いくつかの実施形態では、最小電力は初期化されるのに対して、他では、最小限は、先の反復からの値である。

較正論理がＳ９２０において電力が先の最小電力に満たないことを判定すると、較正論理はその後、Ｓ９２５において、最小電力をデジタル出力信号の電力に更新する。較正論理はさらに、関連する較正コードを記録する。

較正論理がＳ９２５において最小電力を更新した後、または較正論理がＳ９２０において電力が最小限を満たしていると判定すると、較正論理はその後、Ｓ９３０において、次の較正コードに対して、Ｓ９１０の較正、Ｓ９１５の電力判定、およびＳ９２０〜Ｓ９２５の条件更新を反復することができる。図５〜６に示されるように、この較正コードは、必ずしも連続する較正コードではない。

較正論理が、該当較正コードのすべてについての較正、電力判定、および条件更新を反復すると、較正論理はその後Ｓ９３５に移行する。該当較正コードは、較正コードの全領域（例えば、−４〜４）、またはその結果のサブセット（例えば、所定の較正コードのいずれかの側の第１または第２の隣接部）であることができる。

Ｓ９３５では、Ｓ９０５〜Ｓ９３０のアルゴリズムは、次のコンパレータについて反復される。アルゴリズムがＡＤＣ内のコンパレータのすべてについて反復されると、アルゴリズムは終結する。

他の実装記録、変形、および用途
先の記載では、ＦＦＴ６２５は、ＡＤＣのデジタル出力を周波数領域に変換する。続いて、フィルタ６３０は、変換された出力に対して、周波数領域でのフィルタリングを行う。代替の実施形態では、ＦＦＴ６２５およびフィルタ６３０は、時間領域フィルタ（例えば、ハイパスフィルタ）に置き換えることができる。

ＦＦＴ６２５およびフィルタ６３０の時間領域フィルタとの置き換えは、バックグラウンド較正スキームにおける代替の手法である。前述のバックグラウンド較正スキームでは、入力信号は、ＦＦＴ６２５を介して選択的に取り除かれる。対称的に、時間領域の選択肢では、帯域内のすべてのものがハイパスフィルタで取り除かれ、帯域外の信号の電力のみが測定される。

このように、図７のアルゴリズムでは、Ｓ８１０は、加算器の出力を測定し、加算器の出力と等しいＭｉｎ＿Ｐｏｗｅｒ値を設定する較正論理に置き換えられる。

Ｓ８２５は、加算器の出力を測定する較正論理に置き換えられ、Ｓ８３０は、加算器の出力がＭｉｎ＿Ｐｏｗｅｒ値に満たないかを判定する較正論理に置き換えられる。

Ｓ８３５は、Ｍｉｎ＿Ｐｏｗｅｒ値を加算器の出力に設定する較正論理に置き換えられる。

Ｓ８４５は、加算器の出力を測定する較正論理に置き換えられ、Ｓ８５０は、加算器の出力がＭｉｎ＿Ｐｏｗｅｒ値に満たないかを判定する較正論理に置き換えられる。

Ｓ８５５は、Ｍｉｎ＿Ｐｏｗｅｒ値を加算器の出力に設定する較正論理に置き換えられる。

Ｓ８６０は、Ｍｉｎ＿Ｐｏｗｅｒ値についてのコンパレータ較正コードを設定する較正論理に置き換えられる。

本明細書に記載された実施形態は、デルタシグマ変調器に関連して記載されているが、本方法はまた、他のアーキテクチャに適用されることもできる。いくつかのケースでは、本較正技術はまた、独立型の高速ＡＤＣに適用されることもできる。

上記のように、フィルタおよび加算器は、較正論理とは別個のデジタルブロックに実装される。他の実施形態では、較正論理は、フィルタおよび加算器を含む。

開示された技術を用いて、デルタシグマＡＤＣの一般的な性能を、より低い電力および／またはより小さな面積との適切なトレードオフをもって改善させることができる。そのようなＡＤＣは、さまざまな自動車用用途（例えば、衛星無線受信機、加速度計、追跡制御）および医療用途（例えば、磁気共鳴映像法（ＭＲＩ）、超音波受信機）で見出すことができる。これらの用途では、より良好な性能、より低い電力、およびより小さな面積が常に歓迎される。

フォアグラウンド周波数領域較正技術は、従来のＲＭＳ方法よりも良好かつ安定したオフセット較正コードに至ることができる。この改善は、フラッシュオフセット（例えば、帯域内ノイズ）を較正することによって改善されるパラメータが直接測定されるために起こる。先の方法では、全ノイズが最小限にされ、これは入力信号なしに、帯域内ノイズと相関する。しかしながら、全ノイズは、帯域内ノイズとは必ずしも同じではない。

さらに、バックグラウンド周波数領域較正技術は、付与された入力をもって、フラッシュＡＤＣの較正を可能にすることができる。この較正は、ＡＤＣがフィールド内で動作しているときのオフセットの補正を考慮することができる。このように、本較正は、温度、電力供給、および経年変化に起因するオフセットのずれを補正することができる。従来のフォアグラウンド較正スキームは、フラッシュＡＤＣが起動中にのみ較正され、ＡＤＣがフィールド内で動作している間は較正コードがフリーズされるように、フィールド内較正を容認していない。

両方のケースにおいて、周波数領域較正は、潜在的に、ＡＤＣの改善された性能（例えば、より良好な帯域内ノイズおよびより高いＡＤＣ ＳＮＲ／ＤＲ）を有することができる。改善された性能が必要ではない場合、性能改善は、ＡＤＣアーキテクチャレベルにおけるより低い電力／面積のために犠牲にされる可能性がある。より低い電力要求を得るために、ＡＤＣは、より高いノイズをもって設計することができ、性能低下と、改善されたフラッシュ較正とのバランスを取ることができる。より少ない面積を得るために、フラッシュＡＤＣの面積は、より多いオフセットを犠牲にして低減させることができる。本周波数領域較正方法は、この面積低減を可能にすることができる。

較正論理は、１つ以上のプロセッサおよび／または１つ以上のデジタル信号プロセッサ（ＤＳＰ）によって実装することができる。また、較正論理は、ＰＡＬ（プログラマブルアレイ論理）、ＧＡＬ（ジェネリックアレイ論理）、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）、または離散論理によって実装することができる。較正論理が部分的にソフトウェアに実装される実施形態では、ソフトウェアは、一時的媒体（例えば信号）または非一時的媒体（例えばＲＯＭ、ＲＡＭ、またはディスク媒体）上に格納することができる。

いくつかの実施形態では、較正論理は、ＡＤＣと同じチップ状に含まれる。他の実施形態では、ＡＤＣおよび較正論理は、同じチップ上に含まれない。

一例の実施形態では、図面の電気回路は、電子装置の基板上に実装される。基板は、電子装置の内部電子システムのさまざまなコンポーネントを保持することができ、さらには、他の周辺機器にコネクタを提供することができる汎用回路基板であることができる。より具体的には、基板は、それによってシステムの他のコンポーネントが電気通信できる電気接続を提供することができる。プロセッサ（デジタル信号プロセッサ、マイクロプロセッサ、支援チップセット等を含む）およびコンピュータ可読非一時的メモリ素子は、構成の要望、処理要求、およびコンピュータ設計に基づいて、基板に連結することができる。他のコンポーネント、例えば外部記憶装置、追加のセンサ、オーディオ／ビデオディスプレイ用コントローラ、および周辺装置が、プラグインカードとして、ケーブルを介して基板に取り付けられてもよく、または基板自体に統合されてもよい。さまざまな実施形態では、本明細書に記載された機能性は、これらのエミュレーション機能を支援する構造体に配置された１つ以上の構成可能な（例えば、プログラマブルな）素子内部で稼働するソフトウェアまたはファームウェアとして、エミュレーション形式で実装することができる。エミュレーションを提供するソフトウェアまたはファームウェアは、プロセッサがそれらの機能性を実行することを可能にする命令を含む非一時的コンピュータ可読記憶媒体上に備えられてもよい。

別の例の実施形態では、図面の電気回路は、独立型モジュール（例えば、特定の用途または機能を行うように構成されたコンポーネントおよび回路構成を備える装置）として実装することができるか、またはプラグインモジュールとして、電子装置の特定用途向けハードウェアに実装することができる。本開示の特定の実施形態は、システムオンチップ（ＳＯＣ）パッケージに、部分的にあるいは全体的に含まれ得る。ＳＯＣは、コンピュータまたは他の電子システムのコンポーネントを、単一のチップに統合するＩＣの代表例である。デジタル、アナログ、混合信号、および多くの場合無線周波数機能を包含することができ、それらのすべてが、単一のチップ基板上に設けられてもよい。他の実施形態は、単一の電子パッケージ内部に位置して電子パッケージを通して互いに対して密接に相互作用するように構成された複数の別個のＩＣを備えるマルチチップモジュール（ＭＣＭ）を含むことができる。さまざまな他の実施形態では、デジタルフィルタは、特定用途向け集積回路（ＡＳＩＣ）、ＦＰＧＡ、および他の半導体チップ内の１つ以上のシリコンコアに実装することができる。

本明細書において略述された仕様、寸法、および関係（例えば、プロセッサの数、論理動作等）は、例示および教示のみを目的として提供されている。そのような情報は、本開示の本質から、または添付の請求項の範囲から逸脱することなく、大幅に変更することができる。本仕様は、１つの非制限的な例にのみ適用され、ゆえにこれらはそのように解釈されるべきである。前述の記載では、実施形態の例は、特定のプロセッサおよび／またはコンポーネント配置を参照して記載されてきた。添付の請求項の範囲から逸脱することなく、そのような実施形態にさまざまな修正および変更をなすことができる。ゆえに、本記載および図面は、制限的な意味ではなく、例示として見なされるものである。

本アーキテクチャは、ＭＡＳＨ ＡＤＣが用いられるような、高速で、連続時間の高精度な用途に特に好適である。本アーキテクチャから大きな恩恵を受けることができる用途は、計装、試験、分光分析装置、軍事目的、レーダー、有線または無線通信、携帯電話（特に、規格がより高速な通信を推進している場合）、および基地局を含む。

明細書で提供された数々の例をもって、制限された数の電気コンポーネントの観点から相互作用が説明されている可能性がある。しかしながら、このことは、明確さおよび例示のみを目的としてなされている。本システムは、任意の方法で統合することができる。同様の設計の代替案に従って、図面において図示されたコンポーネント、モジュール、および素子のいずれかを、さまざまな可能な構成において結合することができ、それらのすべては本明細書の範囲内である。図面の電気回路は、容易に拡大縮小され、数多くのコンポーネントに加えて、より複雑／高度な配置および構成に対応することができる。ゆえに、提供された例は、電気回路の範囲を制限するか、またはその幅広い教示を妨げるべきではなく、場合によっては無数の他のアーキテクチャに適用される。

本開示において、「１つの実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「例の実施形態（ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「別の実施形態（ａｎｏｔｈｅｒ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔ）」、「さまざまな実施形態（ｖａｒｉｏｕｓ ｅｍｂｏｄｉｍｅｎｔ）」、「他の実施形態（ｏｔｈｅｒ ｅｍｂｏｄｉｍｅｎｔ）」等に含まれるさまざまな特徴（例えば、素子、構造、モジュール、コンポーネント、ステップ、動作、特性等）に対する言及は、あらゆるそのような特徴が、本開示の１つ以上の実施形態に含まれるが、同じ実施形態において結合されてもよく、または必ずしもそうでない場合があることを意味する。

これらの動作のいくつかは、適切な場合には削除されるかまたは取り除かれてもよく、またはこれらの動作は、本開示の範囲から逸脱することなく、大幅に修正または変更されてもよい。加えて、これらの動作のタイミングは、大幅に改変されてもよい。前出の動作フローは、例示および議論の目的で提供されている。任意の好適な配置、時系列、構成、およびタイミング機構は、本開示の教示から逸脱することなく提供されてもよい点において、本明細書に記載された実施形態によって相当な柔軟性が提供される。

当業者においては、数々の他の変更、置換、変形、改変、および修正を確認することができ、本開示は、すべてのそのような変更、置換、変形、改変、および修正を、添付の請求項の範囲内に入るとして網羅する。また、上述の機器の任意の特徴が、本明細書に記載された方法または工程に対して実装されてもよく、また実施例における詳細は、１つ以上の実施形態のどこにでも用いることができる。

Claims (20)

1. アナログ・デジタル（ＡＤＣ）変換器のコンパレータのオフセットを較正するための較正システムであって、
   アナログ入力をデジタルデータに変換する複数のコンパレータを含み、前記複数のコンパレータが前記コンパレータを含む、アナログ・デジタル変換器（ＡＤＣ）と、
   フィルタリングされた信号を発生させるために、前記デジタルデータをフィルタリングするための周波数フィルタと、
   前記フィルタリングされた信号に基づいて、前記コンパレータの前記オフセットを調整するように構成された較正論理と、を備える、較正システム。
2. 前記較正論理が、前記デジタルデータの電力を最小限にするために、前記コンパレータのための較正コードを判定するように構成される、請求項１に記載の較正システム。
3. 前記コンパレータが、前記較正コードに基づいて、前記アナログ入力をデジタルデータに変換する、請求項２に記載の較正システム。
4. 電力信号を発生させるために、前記フィルタリングされた信号を総計する周波数加算器であって、前記較正論理が、前記電力信号に基づいて前記コンパレータの前記オフセットを調整する、周波数加算器をさらに備える、請求項１に記載の較正システム。
5. 前記フィルタが、時間領域フィルタとして、または高速フーリエ変換ユニットおよび周波数領域フィルタとして実装される、請求項１に記載の較正システム。
6. 前記較正論理が、第１の較正コードと、前記第１の較正コードに先行する第２の較正コードとに基づいて、前記デジタルデータの前記電力を判定するように構成される、請求項１に記載の較正システム。
7. 前記較正論理が、前記コンパレータの較正コードの全範囲内の各較正コードに基づいて、デジタルデータの電力を判定するように構成される、請求項１に記載の較正システム。
8. アナログ・デジタル（ＡＤＣ）変換器のコンパレータのオフセットを較正するための方法であって、
   複数のコンパレータを用いてアナログ入力をデジタルデータに変換することであって、前記複数のコンパレータが、前記コンパレータを含む、変換することと、
   フィルタリングされた信号を発生させるために、前記デジタルデータの周波数をフィルタリングすることと、
   前記フィルタリングされた信号に基づいて、前記コンパレータの前記オフセットを調整することと、を含む、方法。
9. 前記デジタルデータの電力を最小限にするために、前記コンパレータのための較正コードを判定することをさらに含む、請求項８に記載の方法。
10. 前記較正コードに基づいて前記アナログ入力をデジタルデータに変換することをさらに含む、請求項９に記載の方法。
11. 電力信号を発生させるために、前記フィルタリングされた信号を総計することと、
    前記電力信号に基づいて、前記コンパレータの前記オフセットを調整することと、をさらに含む、請求項８に記載の方法。
12. 前記デジタルデータの電力が所定値に満たないことを判定することをさらに含む、請求項８に記載の方法。
13. 第１の較正コードと、前記第１の較正コードに先行する第２の較正コードとに基づいて、前記デジタルデータの前記電力を判定することをさらに含む、請求項８に記載の方法。
14. 前記コンパレータの較正コードの全範囲内の各較正コードに基づいて、デジタルデータの電力を判定することをさらに含む、請求項８に記載の方法。
15. 実行されると、プロセッサに、アナログ・デジタル（ＡＤＣ）変換器のコンパレータのオフセットを較正するための方法を行わせる命令でコード化された非一時的コンピュータ可読媒体であって、前記方法が、
    前記ＡＤＣから受信された第１のデジタルデータの周波数をフィルタリングして、フィルタリングされた信号を発生させることと、
    前記フィルタリングされた信号に基づいて、前記コンパレータの前記オフセットを調整することであって、アナログ入力が、複数のコンパレータを用いて第２のデジタルデータに変換され、前記複数のコンパレータが、前記コンパレータを含む、調整することと、を含む、媒体。
16. 前記方法が、
    前記デジタルデータの電力を最小限にするために、前記コンパレータのための較正コードを判定することをさらに含む、請求項１５に記載の媒体。
17. 前記方法が、
    前記較正コードに基づいて前記アナログ入力をデジタルデータに変換することをさらに含む、請求項１６に記載の媒体。
18. 前記方法が、
    電力信号を発生させるために、前記フィルタリングされた信号を総計することと、
    前記電力信号に基づいて、前記コンパレータの前記オフセットを調整することと、をさらに含む、請求項１５に記載の媒体。
19. 前記方法が、
    前記デジタルデータの電力が所定値に満たないことを判定することをさらに含む、請求項１５に記載の媒体。
20. 前記方法が、
    第１の較正コードと、前記第１の較正コードに先行する第２の較正コードとに基づいて、前記デジタルデータの前記電力を判定することをさらに含む、請求項１５に記載の媒体。