TW201725867A - 頻域類比數位轉換器快閃校正 - Google Patents

Abstract

一種快閃式類比數位轉換器(ADC)包括複數用以將類比輸入訊號轉換為數位輸出訊號之比較器。此等比較器之偏移會造成雜訊，影響ADC之效能，因此而必須利用校正碼校正此等比較器。習知校正法是以將ADC自輸入訊號移除之方式判定校正碼，否則難以於校正測量中將雜訊自訊號中區分出來。而本發明之一種實施例卻可利用頻域技術在ADC將輸入訊號轉換為數位訊號之同時判定校正碼。本發明一種實施例係運用頻域功率計將輸入訊號自功率測量中移除，藉此避免測量遭到輸入訊號功率影響而失準，從而確保帶內雜訊之精確測量。

Description

頻域類比數位轉換器快閃校正

許多電子裝置應用係使用類比數位轉換器(ADC)將類比輸入訊號轉換為數位輸出訊號(例如便於後續數位訊號處理)。數位輸出訊號之形態依時而異，或因頻率而異。本發明係關於利用頻域測量技術所進行之ADC校正。

於精準測量系統中，電子元件係以一或多種感應器取得代表各種實際現象之測量值，例如光線、聲音、溫度或壓力。此等感應器產生類比電性訊號。而此等類比訊號經輸入至ADC後，由ADC將之轉譯並數位輸出訊號。於另一實例中，係由天線基於在空中承載資訊或訊號之電磁波而產生類比訊號。ADC可以天線所產生之類比訊號為輸入而產生數位輸出訊號。

寬頻通訊系統、音響系統、接收器系統等等均設有ADC。ADC之應用範圍廣泛，包括通訊、能量、保健、儀器使用與測量、馬達與功率控制、工業自動化以及航太/國防。

ADC之設計並非易事，其不同應用可能各有速度、效能、功率、成本及尺寸等方面之目標。隨著ADC之應用範圍擴大，業界對於其精確可靠轉換效能之要求亦逐漸提升。

於某些實施例中，本發明係提供一種校正系統，用以校正類比數位(ADC)轉換器中比較器之偏移。所述校正系統所包含之類比數位轉換器(ADC)包括複數用以將類比輸入轉換為數位資料之比較器。該等比較器包括所述比較器、一用以對數位資料執行FFT以產生頻域訊號之快速傅立葉轉換(FFT)單元，以及可基於該頻域訊號而調整所述比較器偏移之校正邏輯。

於某些實施例中，本發明係提供一種方法，此方法係用以校正類比數位(ADC)轉換器中比較器之偏移。所述方法包括利用複數比較器將一類比輸入轉換為數位資料，該等比較器包括所述比較器；對該數位資料執行一快速傅立葉轉換以產生一頻域訊號；以及基於該頻域訊號而調整所述比較器之偏移。

於某些實施例中，本發明係提供一種非暫態式電腦可讀取媒體，所述媒體中係編載有複數指令，當此等指令執行時，可致使一處理器執行一用以校正類比數位(ADC)轉換器中比較器偏移之方法。所述方法包括對接收自該ADC之第一數位資料執行一快速傅立葉轉換以產生一頻域訊號；基於該頻域訊號而調整所述比較器之偏移；以及利用複數比較器將一類比輸入轉換為第二數位資料，其中該等比較器包括所述比較器。

於某些實施例中，本發明係提供一種校正系統，其可校正一類比數位(ADC)轉換器中比較器之偏移。所述校正系統之類比數位轉換器(ADC)包括複數可將一類比輸入轉換為數位資料之比較器(該等比較器包括所述比較器)、對該數位資料執行一FFT以產生一頻域訊號之手段，以及可基於該頻域訊號調整所述比較器偏移之手段。

102‧‧‧環形濾波器

104‧‧‧量化器

106‧‧‧回饋數位類比轉換器(DAC)

605‧‧‧參考電壓

610‧‧‧開關矩陣

615‧‧‧亂序選擇邏輯

620‧‧‧快閃式ADC

625‧‧‧FFT單元

630‧‧‧頻率過濾器

635‧‧‧頻率加總器

640‧‧‧校正邏輯

S705‧‧‧步驟

S710‧‧‧步驟

S715‧‧‧步驟

S720‧‧‧步驟

S725‧‧‧步驟

S730‧‧‧步驟

S735‧‧‧步驟

S740‧‧‧步驟

S745‧‧‧步驟

S750‧‧‧步驟

S755‧‧‧步驟

S760‧‧‧步驟

S805‧‧‧步驟

S810‧‧‧步驟

S815‧‧‧步驟

S820‧‧‧步驟

S825‧‧‧步驟

S830‧‧‧步驟

S835‧‧‧步驟

S840‧‧‧步驟

S845‧‧‧步驟

S850‧‧‧步驟

S855‧‧‧步驟

S860‧‧‧步驟

S865‧‧‧步驟

S870‧‧‧步驟

S875‧‧‧步驟

S905‧‧‧步驟

S910‧‧‧步驟

S915‧‧‧步驟

S920‧‧‧步驟

S925‧‧‧步驟

S930‧‧‧步驟

S935‧‧‧步驟

u‧‧‧類比訊號

q‧‧‧量化雜訊

v‧‧‧數位化訊號

圖1為一三角積分ADC系統圖；圖2以為一三角積分ADC之頻譜放大圖，其中該ADC具有一類比輸入訊號；圖3以圖表顯示一無輸入訊號ADC之例示輸出；圖4以圖表說明帶內雜訊與RMS輸出之關係；圖5說明依據本發明一實施例之廣義系統；圖6顯示用於頻域功率測量之前景校正演算法；圖7顯示用於頻域功率測量之背景校正演算法；以及圖8說明依據本發明實施例中演算法之廣義實施例。

類比數位轉換器之基本原理

ADC是一種電子裝置，其可將輸入類比訊號所乘載之連續實體數量轉換為代表前述數量大小之數位值(或一承載該數位值之數位訊號)。所述轉換涉及類比訊號之量化，因此轉換會導入小量誤差。通常是經由類比訊號之週期性採樣實現量化。結果為一連串數位值(亦即一數位訊號)，其已將一連續時間連續振幅類比訊號轉換為一離散時間離散振幅數位訊號。

ADC之定義通取決於以下應用條件：其頻寬(ADC可適當將之轉換為數位訊號之類比訊號頻率範圍)、其解析度(最大類比訊號在數位訊號中可劃分並代表之離散層次數)，及其訊噪比(ADC可測量一訊號相對於 ADC導入雜訊之精確程度)。

三角積分類比數位轉換器

基於三角積分(DS)調變(在此稱為「DS ADC」)運作之ADC廣泛用於數位音訊及高精度儀器系統。DS ADC之優點為能夠以低成本提供高解析度之類比至數位訊號轉換。

圖1為一DS ADC系統圖。此DS ADC包括環形濾波器102、量化器104(在此或稱為三角積分調變器)，以及回饋數位類比轉換器(DAC)106(亦即在DS ADC回饋路徑上之DAC)。

通常，DS ADC是利用DS調變器對類比訊號u進行編碼。為此，DS ADS具備量化器104，其係利用例如低解析度ADC，為1位ADC、快閃式ADC、快閃式量化器等等。因此，所述量化器包括一比較器。由於量化器104難免導入量化雜訊q，因此在適用之情況下，DS ADC可包括一用以過濾量化器104輸出之數位過濾器，藉此形成較高解析度之數位輸出。不論僅包括量化器104或另具數位過濾器，此階段之輸出皆為一數位化訊號v。

環形濾波器102具有一或多台積分器，為DS ADC提供誤差回饋。誤差產生之原因通常在於原始類比輸入訊號u與利用回饋DAC 106產生之原始類比輸入訊號重建版間之差距。

DS ADC之一種重要特性在於能夠將量化雜訊q推至更高頻率，亦稱為雜訊移頻。環形濾波器102有助於將使量化器104所回傳之雜訊在超過基頻外之較高頻率塑形。可達成之雜訊移頻量取決於環形濾波器102之階數。

回饋DAC 106與量化器104處於一回饋配置中。亦即，該數位化訊號v係饋入回饋DAC 106之輸入。回饋DAC 106通常為多位DAC，於實施上可為受控於輸入至回饋DAC 106之位元之複數單元或DAC元件。各單元元件，例如，電流舵單元，從輸入數位化訊號v產生一類比輸出訊號之一部分。理想上，該等電流舵電路係將同量之電流轉向輸出。亦即，於某些實施例中，DAC元件可為相同加權。回饋DAC 106輸出之類比訊號回饋至DS ADC之輸入路徑。

頻域功率測量

快閃偏移會在DS ADC中造成雜訊，對ADC之效能產生不利影響。先前之快閃偏移校正法係使用RMS計測量ADC之雜訊，並調整快閃偏移校正碼以使測得之雜訊降至最少。此一系統之作用條件是必須將輸入訊號斷接，俾使RMS計單純測量雜訊。否則難以區分將測量值中之雜訊功率與訊號功率區分開來。藉由將輸入斷離，此校正方法可望於前景中執行。亦即，校正顯現為在ADC離線下之一次校正。此校正不會是在ADC未離線狀況下於背景中執行之連續校正。

背景校正適用之情況為快閃偏移隨時間飄移且不需可ADC離線即可修正。為實施背景校正，可就現有方法進行修改，使RMS功率計拒絕該輸入訊號之功率。通常，輸入訊號之功率會遠大於雜訊。

一種解決方案是以頻域功率計取代RMS功率計，並去除與輸入訊號相關之頻率倉。此解決方案示於圖2。於此解決方案中，除緊鄰於該輸入訊號之倉以外，其餘所有頻率倉均整合於頻譜中，以此設定測量ADC雜訊。如圖2所示，去除兩條虛線間之頻率部分(例如，鄰近於該輸入訊號) 可去除輸入訊號。

相較於RMS功率測量法，頻域功率測量能夠改善前景校正環境中之一致性及效能。如前所述，快閃校正之目的為使ADC之雜訊降至最少，從而使快閃式ADC之偏移降至最少。更具體而言，受到最小化處理之雜訊係為帶內雜訊。

圖3為無輸入ADC之例示輸出頻譜。僅有0與代表頻寬之虛線間之雜訊為晶片數位所輸出者。其餘雜訊則由一低通過濾器以數位方式移除，不影響ADC之效能。

習知利用RMS功率之前景校正法之原理為ADC之RMS功率與帶內雜訊相關聯。圖4顯示ADC之帶內雜訊對應各種快閃偏移程度之測得RMS功率。雖然此關聯強大，但仍存有不確定性。使用頻域功率測量法可直接測量帶內雜訊，且可有效將帶內雜訊及快閃偏移降至最低。

圖5為依據本發明實施例之廣義實施例。該系統接收複數參考電壓605。此系統包括一開關矩陣610、亂序選擇邏輯615、一快閃式ADC 620、一FFT單元625、一頻率過濾器630、一頻率加總器635以及校正邏輯640。

參考電壓605為後述比較器建立不同門檻值。

開關矩陣610將個別參考電壓605施用於不同比較器，俾使各比較器最終看見各參考電壓。

亂序選擇邏輯615控制開關矩陣610之亂序選擇。例如，在一實施例中，亂序選擇邏輯615控制該開關矩陣610，於每一時脈週期中，以部分隨機之方式，亂序選擇對參考電壓605之連接。在其他實施例中， 亂序選擇邏輯615控制開關矩陣610係以一預設順序亂序選擇對參考電壓605之連接，例如，依次。

快閃式ADC 620包括複數1位ADC，此等ADC為比較器。每一比較器於結構上均與量化器104相仿。該等1位ADC自ADC環形濾波器，例如環形濾波器102，接收類比輸入。該等1位ADC亦經由開關矩陣610接收參考電壓605。此外，該等1位ADC自校正邏輯接收校正碼以調整該等比較器之偏移。

各1位ADC將類比輸入與ADC自開關矩陣610接收之參考電壓比較。此一比較會受到比較器之偏移所影響。若類比輸入大於參考電壓，ADC即輸出一高數位訊號。若類比輸入低於參考電壓，則ADC輸出一低數位訊號。

所述FFT單元625自快閃式ADC 620之該等1位ADC接收數位訊號。FFT單元625對此等輸出執行一FFT，以輸出接獲數位訊號在頻域中之頻譜。FFT單元625可透過專用硬體之形式實施。或者FFT單元625可為一位於通用處理器中之軟體。FFT單元625為一種執行頻譜分析之範例手段。

頻率過濾器630自接FFT單元625收一頻譜訊號。頻率過濾器630將所接收頻譜中不需要之頻率去除。尤其，頻率過濾器630過濾頻外訊號及雜訊。頻率過濾器630並可去除與輸入訊號相關之倉，例如上文參照圖2所述之頻率。頻率過濾器630輸出一過濾後之頻譜訊號。

頻率加總器635自頻率過濾器630接收過濾後之頻譜訊號。此頻率加總器635可因此僅處理帶內資訊。具體而言，頻率加總器635加總 所有剩餘頻率倉。此總計相當於依據帕塞瓦爾定理而取得帶內資訊之功率。因此，頻率加總器635輸出一功率訊號。

校正邏輯640自加總器635接收一功率訊號。校正邏輯640對快閃式ADC 620輸出校正碼，藉此基於功率訊號而調整快閃式ADC 615之快閃偏移，如下所述。校正邏輯640為一種範例之調整比較器偏移手段。校正邏輯640包括一處理器及一記憶體。

圖6說明使用頻域功率測量技術之快閃偏移前景校正程序。此程序並非尋求降低ADC之RMS功率，而是試圖直接使ADC之帶內雜訊降至最小。於此程序中，係將ADC斷離整個訊號鏈。斷離之方法為將通往該ADC之類比輸入斷開。雖則通往ADC之類比輸入斷接，然ADC輸入仍存在固有之小型時變類比雜訊。

於圖示技術中，校正邏輯於S705將該ADC中所有比較器之校正碼初始歸零。

ADC將位於其輸入之類比雜訊轉換為數位訊號，並將數位訊號輸出至FFT單元。繼而於S710測量該數位訊號之功率。

尤其，FFT單元執行數位訊號之FFT，並將頻譜訊號輸出至頻率過濾器。此頻率過濾器可移除例如頻外訊號，並將一過濾後訊號輸出至頻率加總器。頻率加總器接收過濾後訊號並將過濾後訊號加總以產生一相當於該數位訊號功率之加總訊號。

校正邏輯設定一最小帶內雜訊值Min_IBN，此值等於數位訊號之功率。

隨後，校正邏輯於S715選擇一初始比較器，並S720將該比 較器之校正碼設定為最小值。例如，此最小可為-4。如上所述，ADC基於校正碼而將存在之類比雜訊轉換為一輸出數位訊號，繼而由FFT單元執行輸出數位訊號之FFT以產生一頻譜訊號，頻率過濾器過濾該頻譜訊號，並由頻率加總器功能加總過濾後訊號以輸出一功率訊號。因此，於S725取得比較器輸出訊號FFT之帶內功率。

於S730，校正邏輯判定所取之總帶內功率是否小於Min_IBN值。若是，則校正邏輯於S735將Min_IBN值設為總帶內功率，並儲存對應校正碼。

於S735將Min_IBN值設為總帶內功率後，或若校正邏輯於S730判定此校正碼之總帶內功率不小於Min_IBN值，則校正邏輯於S740判定該校正碼是否為比較器之最後校正碼。例如，在一實施例中，最後校正碼為最大碼。在一實施例中，此最大碼為4。

若於S740校正邏輯判定此校正碼並非最後者，校正邏輯於S750前進至次一校正碼。例如，校正碼增額。演算法則返回S725。

若於S740校正邏輯判定此校正碼為最後者，校正邏輯於S750設定Min_IBN值之比較器校正碼。具體而言，校正邏輯係將比較器校正碼設為S735中儲存之最後一碼。

而後S755校正邏輯於判定是否當前比較器為最後者。若校正邏輯判定當前比較器並非最後者，校正邏輯前進至次一比較器於S760。而後演算法前進至S720。

若校正邏輯判定當前比較器為最後者(例如，已於所有比較器使用演算法)，則演算法結束。因此，可執行所有比較器之演算。

圖7說明使用頻域功率測量技術之快閃偏移背景校正程序。做為背景技術，ADC在訊號鏈之整體中活動運行。利用此頻域功率計可將輸入訊號自功率測量中移除，藉此避免測量遭到輸入訊號功率影響而失準，從而確保帶內雜訊之精確測量。

於S805中，所述演算法以具有一組有效比較器校正碼之系統為起始。例如，校正邏輯可從一非揮發性記憶體載入比較器碼。於另一實施例中，校正邏輯在一本地快取中具有比較器碼。

如上所述，ADC基於校正碼將類比輸入訊號轉換為數位輸出訊號，FFT單元執行輸出數位訊號之FFT並輸出一頻譜，頻率過濾器過濾輸入訊號並輸出一過濾後訊號，頻率加總器加總過濾後訊號中之剩餘頻率倉以產生一加總訊號，此加總訊號相當於數位訊號不含輸入訊號之功率。於S810，校正邏輯將Min_RMS值設定為數位訊號之功率。

於S815，校正邏輯繼而選擇一初始比較器。於S820中，校正邏輯將一校正碼減少1。於S825，如上所述，ADC基於校正碼將類比輸入訊號轉換為數位輸出訊號，FFT單元進行輸出數位訊號之FFT並輸出一頻譜，頻率過濾器過濾輸入訊號並輸出一過濾後訊號，頻率加總器加總過濾後訊號中之剩餘頻率倉以產生一加總訊號，此加總訊號相當於數位訊號不含輸入訊號之功率。

於S830，校正邏輯判定ADC之輸出功率(亦即無輸入訊號之功率訊號)是否小於Min_RMS值。若校正邏輯判定ADC之輸出功率小於Min_RMS值，則於S735校正邏輯將Min_RMS值設為無輸入訊號之功率訊號。此外，校正邏輯儲存於S820設定之校正碼。

於S835時校正邏輯將Min_RMS值設為ADC之輸出功率，或若校正邏輯判定ADC之輸出功率小於Min_RMS值，則校正邏輯於S840將校正碼增加2。亦即，此校正碼高於初始校正碼。

如上所述，ADC基於校正碼將類比輸入訊號轉換為數位輸出訊號，並且FFT單元執行數位訊號之FFT並輸出一頻譜。頻率過濾器過濾輸入訊號並輸出一過濾後訊號。頻率加總器加總加總過濾後訊號中之剩餘頻率倉以於S84產生不含對ADC輸入訊號之功率訊號。

於S850，校正邏輯判定測得功率是否小於Min_RMS值。若校正邏輯判定測得功率小於Min_RMS值，則於S855，校正邏輯將Min_RMS值設為功率訊號。此外，校正邏輯儲存於S840設定之校正碼。

於S855時校正邏輯將Min_RMS值設為功率訊號，或於S850若校正邏輯判定功率訊號不小於Min_RMS值，則校正邏輯設定Min_RMS值之比較器碼。尤其，若S820或S855時儲存之校正碼致使輸出小於Min_RMS值，則校正邏輯將比較器碼設為S820或S855時儲存之校正碼。

因此，校正邏輯是將比較器碼設為使功率訊號最小化之值。在一實施例中，校正邏輯將比較器碼儲存於非揮發性記憶體。於另一實施例中，校正邏輯將比較器碼儲存本地快取。

於S865，校正邏輯判定是否已經設定最後比較器之校正碼。若校正邏輯判定當前比較器並非最後比較器，則校正邏輯於S875前進至次一比較器，然後返回S820。

若校正邏輯判定當前比較器為最後比較器，校正邏輯於S870等候一段預設時間，例如X秒。之後演算法返回S820以將Min_RMS 值設定至輸出。

圖8說明本發明演算法之廣義實施例。於S905，校正邏輯將變數初始化。此等變數包括最小雜訊值、比較器之身分，及所述比較器之校正碼。校正邏輯將比較器之身分及校正碼傳送至ADC。以此方式，校正邏輯可於ADC之複數比較器中選出指定之比較器及該比較器之初始校正碼。

通往ADC之類比輸入可連接或斷接。即使對ADC之類比輸入斷接，ADC之輸入端仍有小型時變類比雜訊。因此，即使類比輸入斷接，ADC仍可轉換類比雜訊並輸出數位訊號。

校正碼調整指定比較器之偏移。此偏移影響比較器相對於接獲類比輸入之準確度。因此，指定比較器基於初始校正碼將類比輸入(不論訊號或雜訊)轉換至一輸出。包括所述比較器在內之該等比較器輸出數位輸出訊號。

於S915時判定數位輸出訊號之功率。尤其，FFT單元自ADC接收數位輸出訊號，隨後進行數位輸出訊號之快速傅立葉轉換以產生一頻譜訊號。頻率過濾器過濾頻譜訊號之頻率以產生一過濾後訊號。頻率加總器加總過濾後訊號以產生一相當於該數位輸出訊號功率之加總訊號。

隨後，於S920，校正邏輯判定功率是否為最小(亦即小於一先前最小值)。例如，該功率可為最小帶內雜訊或其他最小功率。於某些實施例中，最小功率為初始化，而在其他實施例中，最小功率為來自前一迭代之值。

若於S920校正邏輯判定該功率小於先前最小功率，則於 S925中校正邏輯以數位輸出訊號之功率更新最小功率。校正邏輯亦記錄相關校正碼。

待校正邏輯於S925更新最小功率後，或若校正邏輯於S920判定功率不低於最小值，則校正邏輯可於S930針對次一校正碼重複S910校正、S915功率判定，以及S920-S925條件更新。如圖5-6所示，此校正碼未必為一連續校正碼。

若校正邏輯已重複執行所有相關校正碼之校正、功率判定及條件更新，則校正邏輯繼續進行S935。相關校正碼為全範圍校正碼(例如，-4至4)或僅其中一部分(例如，於預設校正碼任一側之第一或第二鄰近值)。

於S935中，就此一比較器重複執行S905-S930之演算法。待已於ADC之所有比較器中重複執行演算，演算法即告終。

其他實施說明、變化與應用

於上開敘述中，FFT 625將ADC數位輸出之轉換為頻域。過濾器630繼而在頻域中對轉換後之輸出執行過濾。於一替代實施例中，可用時域過濾器(例如一高通過濾器)取代FFT 625及過濾器630。

以時域過濾器取代FFT 625及過濾器630為此背景校正方案之替代做法。於上述背景校正方案中，經由FFT 625選擇性去除輸入訊號。反之，於時域做法中，係以高通過濾器去除帶內一切，僅測量頻外訊號之功率。

因此，於圖7之演算法中，S810係取代為以校正邏輯測量加總器之輸出，並設定一等於加總器輸出之Min_功率值。

S825係取代為以校正邏輯測量加總器之輸出，S830係取代 為以校正邏輯判定加總器之輸出是否小於Min_功率值。

S835係取代為以校正邏輯將Min_功率值設定為加總器之輸出。

S845係取代為以校正邏輯測量加總器之輸出，S850係取代為以校正邏輯判定加總器之輸出是否小於Min_功率值。

S855係取代為以以校正邏輯將Min_功率值設定為加總器之輸出。

S860係取代為以校正邏輯設定Min_功率值之比較器校正碼。

雖然在此係以三角積分調變器為例說明，本案方法亦可應用於其他架構。在某些情況下，此校正技術亦可應用於獨立高速ADC。

如上所述，過濾器及加總器於實施上為與校正邏輯分離之數位區塊。於其他實施例中，所述校正邏輯包括過濾器及加總器。

本案技術可在適度犧牲較低功率及/或較小面積之情況下有效改善三角積分ADC之整體效能。此種ADC可見於各種汽車應用(例如衛星收音機接受器、加速度計、追蹤控制)及保健應用(例如磁振造影(MRI)、超音波接收器)。此等應用係講求較佳效能，較低功率及較小面積。

所述前景頻域校正技術與習知RMS方法相較可實現更佳且更為一致之偏移校正碼。造成改善之原因在於能夠直接測量待以校正快閃偏移改善之參數(例如帶內雜訊)。於先前方法中，總雜訊最小化，其在輸入訊號缺席之情況下與帶內雜訊關聯。但總雜訊畢竟並非與帶內雜訊完全相同。

此外，利用背景頻域校正技術可對具有輸入之快閃式ADC進行校正。此校正可修正ADC實際運作時之偏移。因此，透過校正可修正出於溫度、供電及老化等因素造成之偏移。習知前景校正方案中，僅於設置時校正快閃式ADC並凍結校正碼，因而在ADC實際運作時無法進行現場校正。

於兩種情況中，頻域校正皆可能提供ADC效能改善(例如，較佳帶內雜訊及較高ADC SNR/DR)。若不需改善之效能，則可放棄效能改善，於ADC架構層面換取降低功率/面積。未取得較低功率要求，ADC可設計為具有較高雜訊，且效能降級可以改善之快閃校正加以平衡。為縮小面積，可透過加大偏移之方式換取縮減快閃式ADC面積之效果。頻域校正法即可允許此一面積縮減。

校正邏輯於實施上亦可為一或多種處理器及/或一或多種數位訊號處理器(DSP)。校正邏輯之實施形態亦可為PAL(可編程陣列邏輯)、GAL(通用陣列邏輯)、FPGA(現場可編程閘陣列)或離散邏輯。於校正邏輯係部分以軟體方式實現之實施例中，軟體可儲存於暫態媒體(例如訊號)或非暫態式媒體(例如ROM、RAM或光碟媒體)。

於某些實施例中，校正邏輯係與ADC設於同一晶片。於其他實施例中，ADC與校正邏輯並非設於相同晶片。

在一範例實施例中，圖示之電路係實施於一電子裝置之機板。該機板可為一常見電路板，使電子裝置內部電子系統之各種組件固定於其上，並提供其他周邊設備接頭。更具體而言，該機板可提供電性連接而使系統之其他組件得以電性相通。處理器(包括數位訊號處理器、微處理 器及支援晶片組)及電腦可讀取非暫態式記憶體元件可依據配置需求、處理需求及電腦設計連接至機板。其他組件，例如外接儲存裝置、外加感應器、音訊/視訊顯示控制器以及周邊裝置，可以插卡方式附加於機板、經由纜線連接機板，或直接整合於機板上。在各種實施例中，在此所述之機能可透過仿真形式實施為軟體或韌體，運行於一或多種支援所需仿真功能且可配置(例如可編程)元件之中。提供仿真之軟體或韌體可設於非暫態式電腦可讀取儲存媒體中，所述媒體包含允許一處理器執行該等機能之指令。

於另一範例實施例中，圖示電路可實施為獨立模組(例如，一裝置，其具備用以執行特定應用程式或功能之組件及電路系統)或實施為配合電子裝置上應用專屬硬體之插入式模組。本發明之特定實施例可部分或全部包括在一系統單晶片(SOC)封裝中。SOC係一積體電路，將一電腦或其他電子系統之組件整合於單一晶片上。其可包含數位、類比、混合訊號，且通常具有無線電頻率功能：一切皆於單一晶片基板俱足。其他實施例可包括一多晶片模組(MCM)，其具有為在同一電子封裝中之複數分離IC，該等IC可經由電子封裝彼此密切互動。於其他各種實施例中，所述數位過濾器可實施於特殊應用積體電路(ASIC)、FPGA及其他半導體晶片中之一或多種矽核心中。

在此概述之規格、尺寸及關係(例如處理器數量、邏輯操作等等)僅為例示及教示之目的。此等資訊可於不脫離本發明之精神或所附申請專利範圍之範疇逕行變化。所述規格僅適用於一非限制性實例，且應以此方式解讀。於上開敘述中，在範例實施例之說明中提及特定之處理器及/或組件安排。在不脫離所附申請專利範圍之前提下，此等實施例可為各種 修改及變化。在此所提供之敘述及圖示僅為說明用途而不具限制性質。

本發明之架構特別適用於涉及MASH ADC使用之高速連續時間高精度應用。可顯著獲益於本案架構之應用包括：儀器、測試、光譜分析儀、軍用目的、雷達、有線或無線通訊、行動電話(特別是在標準持續向高速通訊推進之際)及基地台。

在此提供之多種實例係就有限數量之電性組件描述其相互關係，然此僅為便於說明及示範之目的。此系統可以任何方式組合。連同類似設計替代方案，任何圖示組件、模組及元件皆可結合各種可能配置，俱屬本發明之範疇。圖示之電路可輕易變更規模且可容納大量組件以及更加複雜/精密之安排和配置。據此，在此提供之範例不應限制本案範圍或限制可能施用於無數其他架構之電路教示。

於本發明中，在「實施例」、「範例實施例」、「實施例」、「某些實施例」、「各種實施例」、「其他實施例」等等中所提及之各種特徵(例如，元件、結構、模組、組件、步驟、操作、特性等等)代表任何此等特徵包括於本發明之一或多種實施例中，但可能或未必結合於相同實施例。

某些操作可視情況刪減或去除，或此等操作可在不脫離本發明範圍之前提下經修改或變化。此外，操作之時序亦可能有所變更。前述之操作流程係為便於討論之範例用途。在此所述實施例具有實質靈活性，於其中可於不脫離本發明教示之前提下採用任何適當之安排、時序、配置及時間選擇機制。

熟悉此技藝人士可查明諸多其他變化、替代、改變、修改及調整，且本發明包含所有落入所附申請權向範疇之此等變化、替代、改變、 修改及調整。上述裝置之隨選特徵亦可相對於在此所述之方法或程序而實施，且範例中之具體細節可透過任何方式用於一或多種實施例。

605‧‧‧參考電壓

610‧‧‧開關矩陣

615‧‧‧亂序選擇邏輯

620‧‧‧快閃式ADC

625‧‧‧FFT單元

630‧‧‧頻率過濾器

635‧‧‧頻率加總器

640‧‧‧校正邏輯

Claims (20)

1. 一種校正系統，其可校正一類比數位(ADC)轉換器中一比較器之一偏移，且包含：該類比數位轉換器(ADC)，包括複數可將一類比輸入轉換為數位資料之比較器，該等比較器包括所述比較器；一頻率過濾器，過濾該數位資料以產生一過濾後訊號；以及校正邏輯，可基於該過濾後訊號調整所述比較器之該偏移。
2. 如請求項1所述之校正系統，其中該校正邏輯可為該比較器判定一校正碼以使該數位資料之功率最小化。
3. 如請求項2所述之校正系統，其中該比較器基於該校正碼將該類比輸入轉換為數位資料。
4. 如請求項1所述之校正系統，進一步包含：一頻率加總器，加總該過濾後訊號以產生一功率訊號，其中該校正邏輯基於該功率訊號調整該比較器之偏移。
5. 如請求項1所述之校正系統，其中該過濾器係以一時域過濾器實施或係以一快速傅立葉轉換單元及一頻域過濾器實施。
6. 如請求項1所述之校正系統，其中該校正邏輯可基於一第一校正碼及一在該第一校正碼前之第二校正碼而判定該數位資料之功率。
7. 如請求項1所述之校正系統，其中該校正邏輯可基於該比較器之全部校正碼中各校正碼而判定數位資料之功率。
8. 一種用以校正一類比數位(ADC)轉換器中一比較器一偏移之方法，該方法包含： 利用複數比較器將一類比輸入轉換為數位資料，該等比較器包括所述比較器；過濾該數位資料之頻率以產生一過濾後訊號；以及基於該過濾後訊號調整所述比較器之偏移。
9. 如請求項8所述之方法，進一步包含：為該比較器判定一校正碼以將該數位資料之功率最小化。
10. 如請求項9所述之方法，進一步包含：基於該校正碼將該類比輸入轉換為數位資料。
11. 如請求項8所述之方法，進一步包含：加總該過濾後訊號以產生一功率訊號；以及基於該功率訊號調整該比較器之偏移。
12. 如請求項8所述之方法，進一步包含：判定該數位資料之功率小於一預設值。
13. 如請求項8所述之方法，進一步包含：基於一第一校正碼及一在該第一校正碼前之第二校正碼判定該數位資料之功率。
14. 如請求項8所述之方法，進一步包含：基於該比較器之全部校正碼中各校正碼判定數位資料之功率。
15. 一種非暫態式電腦可讀取媒體，其內編載有複數指令，當該等指令執行時，會使一處理器執行一用以校正一類比數位(ADC)轉換器中一比較器一偏移之方法，該方法包含：對接收自該ADC之第一數位資料進行頻率過濾以產生一過濾後訊 號；以及基於該過濾後訊號調整該比較器之偏移，其中利用複數比較器將一類比輸入轉換為第二數位資料，該等比較器包括所述比較器。
16. 如請求項15所述之媒體，該方法進一步包含：為該比較器判定一校正碼以將該數位資料功率最小化。
17. 如請求項16所述之媒體，該方法進一步包含：基於該校正碼將該類比輸入轉換為數位資料。
18. 如請求項15所述之媒體，該方法進一步包含：加總該過濾後訊號以產生一功率訊號；以及基於該功率訊號調整該比較器之偏移。
19. 如請求項15所述之媒體，該方法進一步包含：判定該數位資料之功率小於一預設值。
20. 如請求項15所述之媒體，該方法進一步包含：基於一第一校正碼及一在該第一校正碼前之第二校正碼判定該數位資料之功率。