KR20190066479A

KR20190066479A - 입력 신호의 도함수에 기초하여 복수의 클록 사이의 스큐를 조절하는 전자 회로

Info

Publication number: KR20190066479A
Application number: KR1020170166217A
Authority: KR
Inventors: 류승탁; 노이주
Original assignee: 한국과학기술원
Priority date: 2017-12-05
Filing date: 2017-12-05
Publication date: 2019-06-13
Also published as: US20190173480A1

Abstract

본 개시는 기준 ADC 및 복수의 서브 ADC를 포함하는 전자 회로를 제공한다. 기준 ADC는 기준 클록에 응답하여 입력 신호를 기준 데이터로 변환한다. 복수의 서브 ADC는 상이한 타이밍들을 제공하는 복수의 변환 클록에 각각 응답하여 입력 신호를 복수의 출력 데이터로 각각 변환한다. 기준 데이터와 복수의 출력 데이터 각각 사이의 차이, 및 복수의 출력 데이터 중 차이에 대응하는 출력 데이터에 기초하여, 복수의 변환 클록 중 차이에 대응하는 출력 데이터와 관련되는 변환 클록의 타이밍이 조절된다. 본 개시의 실시 예들에 따르면, 시간-인터리빙하는 복수의 클록의 타이밍 오류가 해소될 수 있다.

Description

입력 신호의 도함수에 기초하여 복수의 클록 사이의 스큐를 조절하는 전자 회로 {ELECTRONIC CIRCUIT ADJUSTING SKEW BETWEEN PLURALITY OF CLOCKS BASED ON DERIVATIVE OF INPUT SIGNAL}

본 개시는 전자 회로에 관한 것으로, 좀 더 구체적으로는 전자 회로의 동작과 관련되는 클록을 다루기 위한 구성들 및 동작들에 관한 것이다.

근래 다양한 유형의 전자 장치들이 널리 이용되고 있다. 전자 장치는 그것에 포함되는 여러 전자 회로의 동작들에 따라 고유의 기능(들)을 제공한다. 전자 장치는 단독으로 동작할 수 있고, 또는 다른 전자 장치와 통신하면서 동작할 수 있다. 전자 장치는 다른 전자 장치와 통신하기 위해 통신 회로(예컨대, 송신 회로, 수신 회로 등)를 포함할 수 있다.

전자 장치들 사이의 통신은 아날로그 신호를 송신 및 수신함에 따라 수행될 수 있다. 반면, 전자 장치들 중 대부분이 디지털 데이터에 기초하여 동작할 수 있다. 따라서, 전자 장치들 중 대부분은 아날로그 신호를 디지털 데이터로 변환하기 위해 ADC(Analog-to-Digital Converter)를 포함할 수 있다.

통신 회로 및 ADC를 포함하여, 다양한 전자 회로는 클록에 응답하여 동작할 수 있다. 이러한 전자 회로들이 적합한 클록을 수신하지 못하는 경우, 전자 회로들의 동작들에 오류가 발생하거나 전자 회로들이 부적절하게 동작할 수 있다. 이는 전자 회로들을 포함하는 전자 장치의 동작에 오류를 야기할 수 있다. 따라서, 클록을 정확하게 제어하는 것이 중요하다.

한편, 통신 속도를 증가시키고 많은 양의 데이터를 빠르게 처리하기 위해 복수의 클록을 채용하는 시간-인터리빙(Time-interleaved) 방식의 회로 설계가 다루어지고 있다. 시간-인터리빙하는 복수의 클록은 복수의 전자 회로를 병렬로 동작시킬 수 있고, 따라서 단일의 클록을 채용하는 회로 설계에 비해 높은 성능을 가능하게 할 수 있다. 그러나, 복수의 클록에서 타이밍 오류(Timing Mismatch)가 발생하는 경우, 전자 회로들의 동작들에 오류가 발생하거나 전자 장치의 성능이 요구사항(Requirement)을 충족하지 못할 수 있다.

본 개시의 실시 예들은 시간-인터리빙하는 복수의 클록을 정확하게 제어하기 위한 전자 회로의 구성들 및 동작들을 제공할 수 있다. 몇몇 실시 예에서, 전자 회로는 복수의 클록 사이의 타이밍 오류를 해소하기 위해 복수의 클록 사이의 스큐를 조절(예컨대, 보정)할 수 있다.

몇몇 실시 예에서, 전자 회로는 기준 ADC 및 복수의 서브 ADC를 포함할 수 있다. 기준 ADC는 기준 클록에 응답하여 입력 신호를 기준 데이터로 변환할 수 있다. 복수의 서브 ADC는 상이한 타이밍들을 제공하는 복수의 변환 클록에 각각 응답하여 입력 신호를 복수의 출력 데이터로 각각 변환할 수 있다. 기준 데이터와 복수의 출력 데이터 각각 사이의 차이, 및 복수의 출력 데이터 중 차이에 대응하는 출력 데이터에 기초하여, 복수의 변환 클록 중 차이에 대응하는 출력 데이터와 관련되는 변환 클록의 타이밍이 조절될 수 있다.

몇몇 실시 예에서, 전자 회로는 복수의 지연 회로, 감산기, 및 에지 검출기를 더 포함할 수 있다. 복수의 지연 회로는 메인 클록을 상이한 지연 시간들만큼 지연시켜, 상이한 타이밍들을 제공하는 복수의 변환 클록을 각각 출력할 수 있다. 감산기는 기준 데이터와 복수의 출력 데이터 각각 사이의 차이를 계산할 수 있다. 에지 검출기는 차이의 값의 변경, 및 복수의 출력 데이터 중 차이에 대응하는 출력 데이터의 값에 기초하여, 지연 보정 값들을 생성할 수 있다. 복수의 서브 ADC 중 차이에 대응하는 출력 데이터를 출력한 서브 ADC와 관련되는 변환 클록의 타이밍이 조절되도록, 복수의 지연 회로 중 차이에 대응하는 출력 데이터를 출력한 서브 ADC와 관련되는 변환 클록을 출력한 지연 회로의 지연 시간이 지연 보정 값들에 기초하여 조절될 수 있다.

예로서, 지연 회로의 지연 시간이 지연 보정 값들에 기초하여 증가하는 경우, 그 지연 회로로부터 출력되는 변환 클록의 타이밍은 늦춰질 수 있다. 예로서, 지연 회로의 지연 시간이 지연 보정 값들에 기초하여 감소하는 경우, 그 지연 회로로부터 출력되는 변환 클록의 타이밍은 앞당겨질 수 있다. 복수의 변환 클록의 타이밍들이 조절됨에 따라, 복수의 변환 클록의 타이밍들 사이의 간격들이 균일해질 수 있다.

본 개시의 실시 예들에 따르면, 시간-인터리빙하는 복수의 클록의 타이밍 오류가 해소될 수 있다. 따라서, 복수의 클록을 채용하는 회로 설계에서, 복수의 클록이 정확하게 제어될 수 있다. 결과적으로, 전자 회로 및 전자 장치의 동작의 안정성 및 신뢰성이 향상될 수 있고, 전자 장치의 성능이 요구사항을 충족시킬 수 있다.

나아가, 본 개시의 실시 예들은 전자 회로의 동작 동안 실시간으로(즉, 백그라운드(Background)에서) 제공될 수 있다. 따라서, 전자 회로가 동작하는 동안에도 복수의 클록을 위한 타이밍 및 스큐가 제어될 수 있다.

도 1은 몇몇 실시 예에 따른 ADC 회로를 채용하는 전자 장치와 다른 전자 장치 사이의 예시적인 연결을 포함하는 전자 시스템의 블록도이다.
도 2는 도 1의 ADC 회로의 예시적인 구성을 보여주는 블록도이다.
도 3은 도 2의 ADC 회로에서 다루어지는 예시적인 변환 클록들을 보여주는 타이밍도이다.
도 4는 도 3의 예시적인 변환 클록들과 관련되는 타이밍들을 보여주는 타이밍도이다.
도 5는 도 2의 ADC 회로에서 다루어지는 예시적인 변환 클록들을 보여주는 타이밍도이다.
도 6은 도 5의 예시적인 변환 클록들과 관련되는 타이밍들을 보여주는 타이밍도이다.
도 7 및 도 8은 도 5의 변환 클록들 사이의 스큐를 조절하는 예시적인 방법을 설명하기 위한 타이밍도들이다.
도 9는 도 7 및 도 8의 타이밍도들과 관련하여 변환 클록들 사이의 스큐를 조절하는 예시적인 방법을 설명하기 위한 표이다.
도 10은 도 7 내지 도 9를 참조하여 설명된 예시적인 방법의 개념을 설명하기 위한 개념도이다.
도 11은 도 1의 ADC 회로의 예시적인 구성을 보여주는 블록도이다.
도 12는 도 11의 ADC 회로의 예시적인 동작을 설명하기 위한 블록도이다.
도 13은 도 11의 ADC 회로의 예시적인 동작을 설명하기 위한 타이밍도이다.
도 14는 도 11의 ADC 회로의 예시적인 동작을 설명하기 위한 블록도이다.
도 15는 도 11의 ADC 회로의 예시적인 동작을 설명하기 위한 타이밍도이다.
도 16은 도 11의 ADC 회로의 예시적인 동작을 설명하기 위한 타이밍도이다.
도 17 내지 도 20은 몇몇 실시 예에 따라 변환 클록들 사이의 스큐가 조절되는 예시적인 시뮬레이션들의 결과들을 보여주는 그래프들이다.
도 21은 몇몇 실시 예에 따른 ADC 회로를 채용하는 전자 시스템의 예시적인 구성을 보여주는 블록도이다.

위에서 언급된 특징들 및 아래의 상세한 설명들은 본 발명의 더 나은 이해를 가능하게 하기 위한 예시적인 실시 예들을 보여준다. 본 발명은 이러한 실시 예들로 한정되지 않고, 다른 관점에서 구현될 수 있다. 아래의 실시 예들은 단지 본 발명을 완전히 개시하기 위한 예시들일 뿐이고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자(이하, 통상의 기술자)들에게 본 발명을 전달하기 위한 설명일 뿐이다. 따라서, 본 발명을 구현하기 위한 여러 방법이 있는 경우, 이 방법들 중 특정한 것 또는 이와 동등한 것 중 어떠한 것으로든 본 발명을 구현하는 것이 가능할 것이다.

아래의 설명들에서 어떤 구성 요소가 특정 요소(들)를 포함한다고 언급되는 경우 또는 어떤 과정이 특정 동작(들)을 포함한다고 언급되는 경우, 다른 요소(들) 또는 다른 동작(들)이 더 포함될 수 있다. 아래의 설명들에서 이용되는 용어들은 특정 실시 예를 보여주기 위해 제공될 뿐이고, 본 발명을 한정하도록 의도되지 않는다. 더 나은 이해를 가능하게 하기 위해 설명되는 예시들은 그것의 상보적인 실시 예도 포함할 수 있다.

아래의 설명들에서 이용되는 용어들은 통상의 기술자들에 의해 널리 이해되는 의미를 가질 수 있다. 통상적으로 이용되는 용어들은 설명들의 맥락에 따라 일관되게 해석되어야 한다. 나아가, 아래의 설명들에서 이용되는 용어들은, 그것의 의미가 명확히 정의되지 않은 한, 지나치게 이상적이거나 형식적인 의미를 갖는 것으로 해석되지 않아야 한다. 이하, 첨부된 도면들을 참조하여 몇몇 실시 예가 설명될 것이다.

도 1은 몇몇 실시 예에 따른 ADC(Analog-to-Digital Converter) 회로(1315)를 채용하는 전자 장치(1300)와 다른 전자 장치(1100) 사이의 예시적인 연결을 포함하는 전자 시스템(1000)의 블록도이다.

전자 장치들(1100, 1300)은 다양한 종류의 전자 장치들일 수 있다. 예로서, 전자 장치들(1100, 1300) 각각은 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 웨어러블(Wearable) 장치, 전기 자동차, 워크스테이션, 서버 시스템 등 중 하나일 수 있다. 본 발명은 이 예들로 한정되지 않고, 전자 장치들(1100, 1300)은 서로 통신할 수 있는 어떠한 종류의 전자 장치들로든 구현될 수 있다.

전자 장치(1300)는 전자 장치(1100)와 통신할 수 있다. 이를 위해, 전자 장치(1300)는 통신 회로(1310)를 포함할 수 있고, 전자 장치(1100)는 통신 회로(1110)를 포함할 수 있다. 통신 회로들(1110, 1310) 각각은 전자 장치들(1100, 1300) 사이의 통신을 가능하게 하기 위해 다양한 하드웨어 회로(예컨대, 안테나, 증폭 회로, 변조/복조 회로, 인코더/디코더 회로, 클록 생성기 등)를 포함할 수 있다.

통신 회로들(1110, 1310)은 다양한 통신 규약 중 하나 이상에 따라 동작하고 구성될 수 있다. 예로서, 통신 회로들(1110, 1310)은 TCP/IP(Transfer Control Protocol/Internet Protocol), USB(Universal Serial Bus), Firewire 등과 같은 다양한 유선 통신 규약 중 적어도 하나, 및/또는 LTE(Long Term Evolution), WIMAX(Worldwide Interoperability for Microwave Access), GSM(Global System for Mobile communications), CDMA(Code Division Multiple Access), Bluetooth, Wi-Fi(Wireless Fidelity), RFID(Radio Frequency Identification) 등과 같은 다양한 무선 통신 규약 중 적어도 하나를 지원할 수 있다.

전자 장치(1100)는 전자 장치(1300)와 통신하기 위해 전자 장치(1300)로 아날로그 신호(ASa)를 송신할 수 있다. 통신 회로(1310)는 전자 장치(1100)로부터 아날로그 신호(ASa)를 수신할 수 있다. 전자 장치(1300)는 전자 장치(1100)와 통신하기 위해 전자 장치(1100)로 아날로그 신호(ASb)를 송신할 수 있다. 통신 회로(1110)는 전자 장치(1300)로부터 아날로그 신호(ASb)를 수신할 수 있다. 전자 장치들(1100, 1300) 사이의 통신은 아날로그 신호들(ASa, ASb)을 송신 및 수신함에 따라 수행될 수 있다.

한편, 전자 장치(1300)는 아날로그 신호(ASa)로부터 얻어지는 디지털 데이터(DDa)에 기초하여 동작할 수 있고, 전자 장치(1100)는 아날로그 신호(ASb)로부터 얻어지는 디지털 데이터(DDb)에 기초하여 동작할 수 있다. 따라서, 통신 회로(1310)는 아날로그 신호(ASa)를 디지털 데이터(DDa)로 변환하기 위해 ADC 회로(1315)를 포함할 수 있고, 통신 회로(1110)는 아날로그 신호(ASb)를 디지털 데이터(DDb)로 변환하기 위해 ADC 회로(1115)를 포함할 수 있다.

ADC 회로(1315)에 의해 변환된 디지털 데이터(DDa)는 전자 장치(1300)에 포함되는 다른 구성 요소로 제공될 수 있고, 전자 장치(1300)는 디지털 데이터(DDa)에 기초하여 고유의 기능(들)을 제공할 수 있다. ADC 회로(1115)에 의해 변환된 디지털 데이터(DDb)는 전자 장치(1100)에 포함되는 다른 구성 요소로 제공될 수 있고, 전자 장치(1100)는 디지털 데이터(DDb)에 기초하여 고유의 기능(들)을 제공할 수 있다.

도 2는 도 1의 ADC 회로(1115 또는 1315)의 예시적인 구성을 보여주는 블록도이다. 몇몇 실시 예에서, 도 1의 ADC 회로들(1115, 1315) 중 적어도 하나는 도 2의 ADC 회로(100)를 포함할 수 있다.

ADC 회로(100)는 위에서 설명된 및 아래에서 설명될 동작들을 수행하도록 구성되는 전자 회로로 구현될 수 있다. ADC 회로(100)는 위에서 설명된 및 아래에서 설명될 동작들을 수행하기 위해 다양한 아날로그/디지털 회로를 포함할 수 있다.

ADC 회로(100)는 복수의 서브(Sub) ADC를 포함할 수 있다. 예로서, ADC 회로(100)는 네 개의 서브 ADC(111, 112, 113, 114)를 포함할 수 있다. 네 개의 서브 ADC(111, 112, 113, 114)는 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지 않는다. ADC 회로(100)에 포함되는 서브 ADC들의 개수는 ADC 회로(100)의 구현, 목적, 성능, 용도 등 다양한 요인에 의존하여 다르게 변경 또는 수정될 수 있다. 이하, 네 개의 서브 ADC(111, 112, 113, 114)를 포함하는 ADC 회로(100)에 관한 설명들이 예시로서 제공될 것이다.

ADC 회로(100)는 입력 신호(예컨대, 아날로그 신호(AS))를 수신할 수 있다. 서브 ADC들(111, 112, 113, 114) 각각은 입력 신호를 출력 데이터로 변환할 수 있다. 예로서, 서브 ADC들(111, 112, 113, 114)은 입력 신호를 복수의 출력 데이터(DD1, DD2, DD3, DD4)로 각각 변환할 수 있다. 출력 데이터(DD1, DD2, DD3, DD4)는 ADC 회로(100)를 포함하는 전자 장치에서 디지털 데이터(DD)로서 다루어질 수 있다.

서브 ADC들(111, 112, 113, 114)은 아날로그 신호(AS)를 출력 데이터(DD1, DD2, DD3, DD4)로 변환하기 위해 다양한 유형의 ADC들로 구현될 수 있다. 예로서, 서브 ADC들(111, 112, 113, 114) 각각은 SAR(Successive Approximation Register) ADC, DSI(Dual Slope Integration) ADC, 플래시(Flash) ADC, DSM(Delta-Sigma Modulation) ADC 등과 같은 다양한 유형의 ADC 중 하나로 구현될 수 있으나, 본 발명은 이 예들로 한정되지 않는다. 서브 ADC들(111, 112, 113, 114)은 동일한 유형의 ADC로 구현되거나, 상이한 유형들의 ADC들로 구현될 수 있다.

ADC 회로(100)는 복수의 서브 ADC에 각각 대응하는 복수의 스위치를 포함할 수 있다. 예로서, ADC 회로(100)는 네 개의 서브 ADC(111, 112, 113, 114)에 각각 대응하는 스위치들(131, 132, 133, 134)을 포함할 수 있다. 스위치들(131, 132, 133, 134)은 입력 신호(예컨대, 아날로그 신호(AS))가 서브 ADC들(111, 112, 113, 114)로 제공되거나 제공되지 않도록 서브 ADC들(111, 112, 113, 114)로의 연결을 스위칭할 수 있다.

스위치들(131, 132, 133, 134)이 연결되는 경우, 입력 신호가 서브 ADC들(111, 112, 113, 114)로 제공될 수 있다. 반면, 스위치들(131, 132, 133, 134)이 연결 해제(Disconnect)되는 경우, 입력 신호는 서브 ADC들(111, 112, 113, 114)로 제공되지 않을 수 있다.

입력 신호가 서브 ADC들(111, 112, 113, 114) 중 특정 ADC로 제공되는 경우, 그 특정 ADC는 입력 신호를 출력 데이터로 변환할 수 있고 변환된 출력 데이터를 출력할 수 있다. 이러한 방식으로, 모든 서브 ADC들(111, 112, 113, 114)이 출력 데이터(DD1, DD2, DD3, DD4)를 출력할 수 있다.

도 2는 스위치들(131, 132, 133, 134) 각각이 스위치 소자인 것을 보여주지만, 본 발명은 도 2에 나타낸 것으로 한정되지 않는다. 스위치들(131, 132, 133, 134) 각각은 트랜지스터, 커패시터, 게이트 회로 등과 같이 연결을 스위칭할 수 있는 어떠한 소자로든 구현될 수 있다.

ADC 회로(100)는 복수의 서브 ADC를 위해 복수의 클록을 채용할 수 있다. 예로서, 변환 클록들(CLK1, CLK2, CLK3, CLK4)이 서브 ADC들(111, 112, 113, 114)을 위해 채용될 수 있다. 스위치들(131, 132, 133, 134)은 변환 클록들(CLK1, CLK2, CLK3, CLK4)에 각각 응답하여 연결을 스위칭할 수 있다.

스위치들(131, 132, 133, 134)이 변환 클록들(CLK1, CLK2, CLK3, CLK4)에 응답하여 동작함에 따라, 서브 ADC들(111, 112, 113, 114)이 변환 클록들(CLK1, CLK2, CLK3, CLK4)에 각각 응답하여 동작할 수 있다. 서브 ADC들(111, 112, 113, 114)은 독립적으로 변환 클록들(CLK1, CLK2, CLK3, CLK4)에 응답하여, 병렬로 입력 신호를 출력 데이터(DD1, DD2, DD3, DD4)로 변환할 수 있다. 따라서, 서브 ADC들(111, 112, 113, 114)은 단일의 ADC에 비해 더 높은 성능을 제공할 수 있다.

변환 클록들(CLK1, CLK2, CLK3, CLK4)은 상이한 타이밍들(예컨대, 아날로그-디지털 변환(Analog-to-Digital Conversion)을 위한 입력 신호의 샘플링 타이밍들)을 제공할 수 있다. 예로서, 변환 클록들(CLK1, CLK2, CLK3, CLK4)은 시간-인터리빙(Time-interleaved)할 수 있고, 이는 도 3 및 도 4를 참조하여 설명될 것이다. 이 관점에서, ADC 회로(100)는 시간-인터리빙 ADC, 또는 TI-ADC로 이해될 수 있다.

ADC 회로(100)에서 높은 처리 성능(예컨대, 아날로그-디지털 변환 성능)이 요구되는 경우, 높은 주파수의 클록을 채용하는 것이 필요할 수 있다. 그러나, 상당히 높은 주파수의 클록 신호를 구현하는 것은 물리적으로 어려울 수 있다.

따라서, 시간-인터리빙하는 변환 클록들(CLK1, CLK2, CLK3, CLK4)이 채용될 수 있다. 변환 클록들(CLK1, CLK2, CLK3, CLK4) 각각은 낮은 주파수를 가질 수 있고, 상대적으로 쉽게 구현될 수 있다. 변환 클록들(CLK1, CLK2, CLK3, CLK4) 각각이 낮은 주파수를 갖더라도, 시간-인터리빙하는 변환 클록들(CLK1, CLK2, CLK3, CLK4)은 입력 신호(예컨대, 아날로그 신호(AS))를 샘플링하는 데에 충분한 타이밍들을 제공할 수 있다.

ADC 회로(100)는 복수의 클록에 각각 대응하는 복수의 지연 회로를 포함할 수 있다. 예로서, ADC 회로(100)는 변환 클록들(CLK1, CLK2, CLK3, CLK4)을 각각 출력하도록 구성되는 지연 회로들(151, 152, 153, 154)을 포함할 수 있다.

지연 회로들(151, 152, 153, 154)은 메인 클록(CLK)을 상이한 지연 시간들만큼 지연시켜 변환 클록들(CLK1, CLK2, CLK3, CLK4)을 각각 생성할 수 있다. 메인 클록(CLK)은 별도의 클록 생성기로부터 제공될 수 있다.

지연 회로들(151, 152, 153, 154)에 의해 제공되는 지연 시간들은 상이할 수 있다. 지연 회로들(151, 152, 153, 154)은 상이한 지연 시간들에 따라 변환 클록들(CLK1, CLK2, CLK3, CLK4)을 출력할 수 있다. 따라서, 변환 클록들(CLK1, CLK2, CLK3, CLK4)이 상이한 타이밍들을 제공할 수 있다.

도 3은 도 2의 ADC 회로(100)에서 다루어지는 예시적인 변환 클록들(CLK1, CLK2, CLK3, CLK4)을 보여주는 타이밍도이다. 도 4는 도 3의 예시적인 변환 클록들(CLK1, CLK2, CLK3, CLK4)과 관련되는 타이밍들을 보여주는 타이밍도이다.

도 3을 참조하면, 변환 클록들(CLK1, CLK2, CLK3, CLK4)은 상이한 타이밍들(예컨대, 샘플링 타이밍들)을 제공할 수 있다. 예로서, 변환 클록들(CLK1, CLK2, CLK3, CLK4)은 각각 시각 t1, t2, t3, 및 t4에서 상승 에지(Rising Edge)들을 가질 수 있다.

따라서, 도 4를 참조하면, 도 2의 서브 ADC들(111, 112, 113, 114)은 각각 시각 t1, t2, t3, 및 t4에서 입력 신호(예컨대, 아날로그 신호(AS))를 샘플링할 수 있다(입력 신호가 상승 에지에서 샘플링되는 것으로 가정됨). 예로서, 서브 ADC(111)는 시각 t1에서 아날로그 신호(AS)를 샘플링할 수 있다. 따라서, 서브 ADC(111)는 아날로그 신호(AS)의 신호 레벨(L1)에 기초하여 출력 데이터(DD1)를 출력할 수 있다. 이 예에서, 변환 클록(CLK1)이 시각 t1에서 타이밍을 제공하는 것으로 이해될 수 있다.

유사하게, 서브 ADC들(112, 113, 114)은 시각 t2, t3, 및 t4에서 샘플링되는 아날로그 신호(AS)의 신호 레벨들(L2, L3, L4)에 기초하여 출력 데이터(DD2, DD3, DD4)를 출력할 수 있다. 여기서, 예로서, 아날로그 신호(AS)의 신호 레벨은 전압 레벨일 수 있으나, 본 발명은 이 예로 한정되지 않는다.

다시 도 3을 참조하면, 변환 클록들(CLK1, CLK2, CLK3, CLK4)은 시간-인터리빙할 수 있다. 예로서, 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이에 tg의 스큐(Skew)가 제공될 수 있다. 따라서, 변환 클록들(CLK1, CLK2, CLK3, CLK4)에 의해 타이밍들이 제공되는 시각 t1, t2, t3, t4, 및 t5 사이에서 tg의 시간 간격들이 관측될 수 있다. 변환 클록들(CLK1, CLK2, CLK3, CLK4)이 시간-인터리빙함에 따라, 입력 신호가 상이한 타이밍들 각각에서 연속하여 샘플링될 수 있다.

변환 클록들(CLK1, CLK2, CLK3, CLK4) 각각의 주기는 tg의 4배일 수 있다. 그러나, 변환 클록들(CLK1, CLK2, CLK3, CLK4)이 시간-인터리빙함에 따라, 샘플링 타이밍들은 tg의 시간 간격마다 제공될 수 있다. 변환 클록(CLK1)의 것과 동일한 주파수를 갖는 변환 클록들(CLK2, CLK3, CLK4)을 구현하는 것이 변환 클록(CLK1)의 것의 4배인 높은 주파수를 갖는 클록 신호를 구현하는 것보다 물리적으로 쉬울 수 있다.

서브 ADC들(111, 112, 113, 114)은 변환 클록들(CLK1, CLK2, CLK3, CLK4)에 각각 응답하여 병렬로 동작할 수 있다. 따라서, 서브 ADC들(111, 112, 113, 114)은 변환 클록(CLK1)의 것과 동일한 주파수를 갖는 단일의 클록에 응답하여 동작하는 단일의 ADC보다 더 높은 성능을 제공할 수 있다.

입력 신호(예컨대, 아날로그 신호(AS))로부터 정확하고 신뢰성 있게 출력 데이터(DD1, DD2, DD3, DD4)를 생성하기 위해, 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이에 tg의 스큐를 균일하게 유지시키는 것이 요구될 수 있다. 그러나, 회로 설계 이슈(예컨대, 소자 특성, 클록 선로들의 물리적인 길이들의 차이 등), PVT 변동(Process-Voltage-Temperature Variation) 등과 같은 다양한 요인이 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐 및 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들에 영향을 줄 수 있다. 이는 도 5 및 도 6을 참조하여 설명될 것이다.

도 5는 도 2의 ADC 회로(100)에서 다루어지는 예시적인 변환 클록들(CLK1, CLK2, CLK3, CLK4)을 보여주는 타이밍도이다. 도 6은 도 5의 예시적인 변환 클록들(CLK1, CLK2, CLK3, CLK4)과 관련되는 타이밍들을 보여주는 타이밍도이다.

위에서 설명된 것처럼, 다양한 요인이 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐 및 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들에 영향을 줄 수 있다. 변환 클록들(CLK1, CLK2, CLK3, CLK4)이 의도된 대로 전달되지 않음에 따라 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐가 불균일하게 되는 경우, 주파수 성분의 의도되지 않은 왜곡(Distortion)이 발생할 수 있다.

도 5를 참조하면, 예로서, 변환 클록(CLK1)의 타이밍이 시간 dt1만큼 늦을 수 있고, 변환 클록(CLK2)의 타이밍이 시간 dt2만큼 이를 수 있다. 예로서, 변환 클록(CLK3)의 타이밍이 시간 dt3만큼 늦을 수 있고, 변환 클록(CLK4)의 타이밍이 시간 dt4만큼 이를 수 있다.

이 경우, 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들은, 의도되었던 시각 t1, t2, t3, 및 t4가 아니라, 시각 t1s, t2s, t3s, 및 t4s에서 각각 제공될 수 있다. 게다가, 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐는 tg1, tg2, 및 tg3의 스큐로 불균일하게 될 수 있다.

도 6을 참조하면, 도 2의 서브 ADC들(111, 112, 113, 114)은 각각 시각 t1s, t2s, t3s, 및 t4s에서 입력 신호(예컨대, 아날로그 신호(AS))를 샘플링할 수 있다. 따라서, 의도되었던 시각 t1, t2, t3, 및 t4와 실제 시각 t1s, t2s, t3s, 및 t4s 사이에 dt1, dt2, dt3, 및 dt4의 타이밍 오류(Timing Mismatch)가 발생할 수 있다. 몇몇 경우, 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 셋업/홀드 시간은 아날로그 신호(AS)를 샘플링하기에 적절하지 않을 수 있다.

이로 인해, 서브 ADC들(111, 112, 113, 114)은, 아날로그 신호(AS)의 의도되었던 신호 레벨들(L1, L2, L3, L4) 대신, 아날로그 신호(AS)의 신호 레벨들(L1s, L2s, L3s, L4s)에 기초하여 출력 데이터(DD2, DD3, DD4)를 출력할 수 있다. 의도되었던 신호 레벨들(L1, L2, L3, L4)과 실제로 샘플링된 신호 레벨들(L1s, L2s, L3s, L4s) 사이에 오차들(dx1, dx2, dx3, dx4)이 발생할 수 있다.

오차들에 기인하여, 출력 데이터(DD2, DD3, DD4)가 의도되지 않은 값을 가질 수 있다. 몇몇 경우, 타이밍 오류는 의도되지 않은 또는 예측하지 못한 동작을 야기할 수 있다. 동작 속도가 빨라질수록, 오류가 심해질 수 있다.

본 개시의 실시 예들은 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 타이밍 오류를 검출할 수 있고 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐를 조절(예컨대, 보정)할 수 있다. 따라서, 변환 클록들(CLK1, CLK2, CLK3, CLK4)이 정확하게 제어될 수 있다. 결과적으로, ADC 회로(100) 및 이를 포함하는 전자 장치가 안정적이고 신뢰성 있게 동작할 수 있고, ENOB(Effective Number of Bits), 오류율(Error Rate), 다이나믹 레인지(Dynamic Range) 등과 같은 요구사항(Requirement)들을 충족시킬 수 있다.

도 7 및 도 8은 도 5의 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐를 조절하는 예시적인 방법을 설명하기 위한 타이밍도들이다. 도 9는 도 7 및 도 8의 타이밍도들과 관련하여 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐를 조절하는 예시적인 방법을 설명하기 위한 표이다.

도 7 및 도 8을 참조하면, 아날로그 신호(AS)의 신호 레벨은 시간의 흐름에 따라 가변할 수 있다. 예로서, 아날로그 신호(AS)의 신호 레벨은 데이터 값에 따라 가변할 수 있다.

예로서, 아날로그 신호(AS)가 제 1 논리 값(예컨대, 논리 "1")을 지시하도록 의도되는 경우, 아날로그 신호(AS)의 신호 레벨은 기준 레벨(RL)보다 높을 수 있다. 반면, 아날로그 신호(AS)가 제 2 논리 값(예컨대, 논리 "0")을 지시하도록 의도되는 경우, 아날로그 신호(AS)의 신호 레벨은 기준 레벨(RL)보다 낮을 수 있다.

아날로그 신호(AS)는 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들 각각에서 샘플링될 수 있고, 따라서 출력 데이터(DD1, DD2, DD3, DD4)가 생성될 수 있다. 출력 데이터(DD1, DD2, DD3, DD4) 각각은 샘플링된 입력 신호의 신호 레벨에 대응하는 논리 값을 가질 수 있다. 즉, 입력 신호의 신호 레벨은 출력 데이터의 값과 관련될 수 있다.

예로서, 샘플링된 입력 신호의 신호 레벨이 기준 레벨(RL)보다 높은 경우, 출력 데이터는 제 1 논리 값을 갖도록 생성될 수 있다. 반면, 샘플링된 입력 신호의 신호 레벨이 기준 레벨(RL)보다 낮은 경우, 출력 데이터는 제 2 논리 값을 갖도록 생성될 수 있다.

아날로그 신호(AS)는 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들 각각에서 샘플링될 수 있다. 예로서, 도 7의 예와 관련하여, 아날로그 신호(AS)가 시각 t11, t12, t13, 및 t14에서 샘플링되도록 의도될 수 있다. 그러나, 위에서 설명된 것처럼, 몇몇 경우, 다양한 요인이 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐 및 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들에 영향을 줄 수 있다. 이 경우, 아날로그 신호(AS)가 의도되지 않은 시각에서 샘플링될 수 있다.

예로서, 도 7의 예와 관련하여, 특정 변환 클록의 타이밍들이 의도된 것들보다 이르게 될 수 있다. 예로서, 특정 변환 클록의 타이밍들이 dt의 시간만큼 이르게 될 수 있고, 따라서 아날로그 신호(AS)가 시각 t11, t12, t13, 및 t14가 아닌 시각 t11r, t12r, t13r, 및 t14r에서 샘플링될 수 있다.

이 경우, 샘플링되는 아날로그 신호(AS)의 신호 레벨과 관련하여 오차가 발생할 수 있다. 예로서, 아날로그 신호(AS)가 시각 t11이 아닌 시각 t11r에서 샘플링되는 경우, 시각 t11에서의 아날로그 신호(AS)의 신호 레벨이 샘플링되는 대신 시각 t11r에서의 아날로그 신호(AS)의 신호 레벨이 샘플링될 수 있다. 따라서, 오차(dx)가 발생할 수 있다.

시각 t11r, t12r, t13r, 및 t14r과 관련되는 오차들을 고려하면, 아날로그 신호(AS)가 마치 의도된 것보다 지연되는 것처럼 보일 수 있다. 예로서, 시각 t11r, t12r, t13r, 및 t14r에서 샘플링되는 아날로그 신호(AS)는 아날로그 신호(ASr)처럼 지연되는 것으로 관측될 수 있다. 아날로그 신호(ASr)는 아날로그 신호(AS)에 대해 후행(Lag)하는 것으로 이해될 수 있다.

여기서, 아날로그 신호(AS)의 신호 레벨과 아날로그 신호(ASr)의 신호 레벨 사이에서 오차가 관측될 수 있다. 이 오차는 아날로그 신호(AS)의 신호 레벨과 아날로그 신호(ASr)의 신호 레벨 사이의 차이에 대응하는 오차 레벨을 가질 수 있다. 오차 레벨은 시간의 흐름에 따라 양(Positive)의 값 또는 음(Negative)의 값을 가질 수 있다.

도 7의 예와 관련하여, 예로서, 아날로그 신호(AS)가 제 1 논리 값(예컨대, 논리 "1")을 지시하도록 의도되는 경우, 오차 레벨은 양의 값으로부터 음의 값으로 변경될 수 있다(즉, 오차의 부호가 양으로부터 음으로 변경될 수 있다). 반면, 예로서, 아날로그 신호(AS)가 제 2 논리 값(예컨대, 논리 "0")을 지시하도록 의도되는 경우, 오차 레벨은 음의 값으로부터 양의 값으로 변경될 수 있다(즉, 오차의 부호가 음으로부터 양으로 변경될 수 있다).

아날로그 신호(AS)에 의해 의도되는 논리 값 및 오차 레벨의 변경은 특정 변환 클록의 타이밍들이 이른지 또는 늦은지 판별하기 위해 참조될 수 있다. 예로서, 도 7에 나타낸 오차 레벨의 변경은 특정 변환 클록의 타이밍들이 의도된 것들보다 이름을 나타낼 수 있다. 따라서, 도 7에 나타낸 오차 레벨의 변경은 그 특정 변환 클록의 타이밍들을 늦춰서 그 특정 변환 클록이 의도된 타이밍들을 갖도록 만들기 위해 참조될 수 있다.

유사하게, 도 8의 예와 관련하여, 아날로그 신호(AS)가 시각 t21, t22, t23, 및 t24에서 샘플링되도록 의도될 수 있다. 그러나, 몇몇 경우, 다양한 요인이 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐 및 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들에 영향을 줄 수 있다. 이 경우, 아날로그 신호(AS)가 의도되지 않은 시각에서 샘플링될 수 있다.

예로서, 도 8의 예와 관련하여, 특정 변환 클록의 타이밍들이 의도된 것들보다 늦어질 수 있다. 예로서, 특정 변환 클록의 타이밍들이 dt의 시간만큼 늦어질 수 있고, 따라서 아날로그 신호(AS)가 시각 t21, t22, t23, 및 t24가 아닌 시각 t21t, t22t, t23t, 및 t24t에서 샘플링될 수 있다.

이 경우, 샘플링되는 아날로그 신호(AS)의 신호 레벨과 관련하여 오차가 발생할 수 있다. 예로서, 아날로그 신호(AS)가 시각 t22가 아닌 시각 t22t에서 샘플링되는 경우, 시각 t22에서의 아날로그 신호(AS)의 신호 레벨이 샘플링되는 대신, 시각 t22t에서의 아날로그 신호(AS)의 신호 레벨이 샘플링될 수 있다. 따라서, 오차(dx)가 발생할 수 있다.

시각 t21t, t22t, t23t, 및 t24t와 관련되는 오차들을 고려하면, 아날로그 신호(AS)가 마치 의도된 것보다 앞당겨지는 것처럼 보일 수 있다. 예로서, 시각 t21t, t22t, t23t, 및 t24t에서 샘플링되는 아날로그 신호(AS)는 아날로그 신호(ASt)처럼 앞당겨지는 것으로 관측될 수 있다. 아날로그 신호(ASt)는 아날로그 신호(AS)에 대해 선행(Lead)하는 것으로 이해될 수 있다.

여기서, 아날로그 신호(AS)의 신호 레벨과 아날로그 신호(ASt)의 신호 레벨 사이에서 오차가 관측될 수 있다. 이 오차는 아날로그 신호(AS)의 신호 레벨과 아날로그 신호(ASt)의 신호 레벨 사이의 차이에 대응하는 오차 레벨을 가질 수 있다.

도 8의 예와 관련하여, 예로서, 아날로그 신호(AS)가 제 1 논리 값(예컨대, 논리 "1")을 지시하도록 의도되는 경우, 오차 레벨은 음의 값으로부터 양의 값으로 변경될 수 있다. 반면, 예로서, 아날로그 신호(AS)가 제 2 논리 값(예컨대, 논리 "0")을 지시하도록 의도되는 경우, 오차 레벨은 양의 값으로부터 음의 값으로 변경될 수 있다.

예로서, 도 8에 나타낸 오차 레벨의 변경은 특정 변환 클록의 타이밍들이 의도된 것들보다 늦음을 나타낼 수 있다. 따라서, 도 8에 나타낸 오차 레벨의 변경은 그 특정 변환 클록의 타이밍들을 앞당겨서 그 특정 변환 클록이 의도된 타이밍들을 갖도록 만들기 위해 참조될 수 있다.

도 9는 도 7 및 도 8의 예들과 관련하여 변환 클록을 제어하기 위한 예시적인 방법을 보여준다. 예로서, 몇몇 경우, 아날로그 신호(AS)는 논리 "1"의 값을 지시하도록 의도될 수 있다. 아날로그 신호(AS)가 논리 "1"에 대응하는 신호 레벨을 갖는 동안 오차의 부호가 양으로부터 음으로 변경되는 경우, 이는 특정 변환 클록의 타이밍들이 의도된 것보다 이름을 나타낼 수 있다(도 7 참조). 따라서, 본 개시의 실시 예들은 그 특정 변환 클록의 지연을 증가시켜 그 특정 변환 클록의 타이밍들을 늦출 수 있다.

반면, 아날로그 신호(AS)가 논리 "1"에 대응하는 신호 레벨을 갖는 동안 오차의 부호가 음으로부터 양으로 변경되는 경우, 이는 특정 변환 클록의 타이밍들이 의도된 것보다 늦음을 나타낼 수 있다(도 8 참조). 따라서, 본 개시의 실시 예들은 그 특정 변환 클록의 지연을 감소시켜 그 특정 변환 클록의 타이밍들을 앞당길 수 있다.

한편, 몇몇 경우, 아날로그 신호(AS)는 논리 "0"의 값을 지시하도록 의도될 수 있다. 아날로그 신호(AS)가 논리 "0"에 대응하는 신호 레벨을 갖는 동안 오차의 부호가 양으로부터 음으로 변경되는 경우, 이는 특정 변환 클록의 타이밍들이 의도된 것보다 늦음을 나타낼 수 있다(도 8 참조). 따라서, 본 개시의 실시 예들은 그 특정 변환 클록의 지연을 감소시켜 그 특정 변환 클록의 타이밍들을 앞당길 수 있다.

반면, 아날로그 신호(AS)가 논리 "0"에 대응하는 신호 레벨을 갖는 동안 오차의 부호가 음으로부터 양으로 변경되는 경우, 이는 특정 변환 클록의 타이밍들이 의도된 것보다 이름을 나타낼 수 있다(도 7 참조). 따라서, 본 개시의 실시 예들은 그 특정 변환 클록의 지연을 증가시켜 그 특정 변환 클록의 타이밍들을 늦출 수 있다.

이러한 방식으로, 아날로그 신호(AS)에 의해 의도되는 논리 값 및 오차의 부호의 변경은 특정 변환 클록의 타이밍들이 이른지 또는 늦은지 판별하기 위해 참조될 수 있다. 나아가, 판별의 결과는 특정 변환 클록의 지연 및 타이밍들을 조절하기 위해 참조될 수 있다.

변환 클록들(CLK1, CLK2, CLK3, CLK4)의 지연 및 타이밍들이 조절되는 경우, 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍 오류가 해소될 수 있다. 본 개시의 실시 예들을 구현하기 위한 예시적인 회로 설계들이 도 11 내지 도 16을 참조하여 설명될 것이다.

도 10은 도 7 내지 도 9를 참조하여 설명된 예시적인 방법의 개념을 설명하기 위한 개념도이다.

다양한 요인이 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐 및 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들에 영향을 주는 경우, 아날로그 신호(AS)가 의도되지 않은 시각에서 샘플링될 수 있다. 예로서, 의도된 샘플에 관련되는 타이밍과 실제로 샘플링되는 샘플에 관련되는 타이밍 사이에 오차(dt)가 발생할 수 있고, 의도된 샘플에 관련되는 신호 레벨과 실제로 샘플링되는 샘플에 관련되는 신호 레벨 사이에 오차(dx)가 발생할 수 있다. 위에서 설명된 것처럼, 본 개시의 실시 예들은 오차(dx)의 부호의 변경에 기초하여 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들을 조절할 수 있다.

한편, 의도된 샘플 및 실제로 샘플링되는 샘플과 관련하여, 아날로그 신호(AS) 상의 기울기(dx/dt)가 형성될 수 있다. 여기서, 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들 사이의 간격들이 좁아지는 경우(예컨대, 변환 클록들(CLK1, CLK2, CLK3, CLK4) 각각의 주파수가 높은 경우), 오차(dt)가 충분히 작아질 수 있다. 이 경우, 오차(dx)는 아날로그 신호(AS)의 도함수(Derivative)에 대응하는 것으로 이해될 수 있다.

이 관점에서, 본 개시의 실시 예들은 입력 신호(예컨대, 아날로그 신호(AS))의 도함수에 기초하여 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들을 조절하는 것으로 여겨질 수 있다. 따라서, 개념적으로, 본 개시의 실시 예들은 입력 신호의 도함수에 기초하여 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐를 조절할 수 있는 것으로 이해될 수 있다.

도 11은 도 1의 ADC 회로(1115 또는 1315)의 예시적인 구성을 보여주는 블록도이다. 몇몇 실시 예에서, 도 1의 ADC 회로들(1115, 1315) 중 적어도 하나는 도 11의 ADC 회로(200)를 포함할 수 있다.

ADC 회로(200)는 아래에서 설명될 동작들을 수행하도록 구성되는 전자 회로로 구현될 수 있다. ADC 회로(200)는 아래에서 설명될 동작들을 수행하기 위해 다양한 아날로그/디지털 회로를 포함할 수 있다. 예로서, ADC 회로(200)는 복수의 서브 ADC, 복수의 스위치, 및 복수의 지연 회로를 포함할 수 있다. 예로서, ADC 회로(200)는 서브 ADC들(211, 212, 213, 214), 스위치들(231, 232, 233, 234), 및 지연 회로들(251, 252, 253, 254)을 포함할 수 있다.

도 11은 더 나은 이해를 가능하게 하기 위해 네 개의 서브 ADC들(211, 212, 213, 214)과 관련되는 구현을 보여준다. 그러나, 본 발명은 도 11에 나타낸 것으로 한정되지 않는다. ADC 회로(200)에 포함되는 서브 ADC들의 개수는 다양하게 변경 또는 수정될 수 있다.

서브 ADC들(211, 212, 213, 214), 스위치들(231, 232, 233, 234), 및 지연 회로들(251, 252, 253, 254)은 각각 도 2의 서브 ADC들(111, 112, 113, 114), 스위치들(131, 132, 133, 134), 및 지연 회로들(151, 152, 153, 154)에 대응할 수 있다. 간결성을 위해, 서브 ADC들(211, 212, 213, 214), 스위치들(231, 232, 233, 234), 및 지연 회로들(251, 252, 253, 254)과 관련하여 중복되는 설명들은 이하 생략될 것이다.

ADC 회로(200)는 기준 ADC(210)를 포함할 수 있다. 기준 ADC(210)는 입력 신호(예컨대, 아날로그 신호(AS))를 기준 데이터(DD0)로 변환할 수 있다. 기준 ADC(210)는 아날로그 신호(AS)를 기준 데이터(DD0)로 변환하기 위해 다양한 유형의 ADC들 중 하나로 구현될 수 있다. 기준 ADC(210)는 서브 ADC들(211, 212, 213, 214)과 동일하거나 상이한 유형의 ADC를 포함할 수 있다. 기준 ADC(210)는 서브 ADC들(211, 212, 213, 214) 각각과 동일한 분해능을 갖도록 구성될 수 있다.

ADC 회로(200)는 기준 ADC(210)에 대응하는 스위치(230)를 포함할 수 있다. 스위치(230)는 입력 신호가 기준 ADC(210)로 제공되거나 제공되지 않도록 기준 ADC(210)로의 연결을 스위칭할 수 있다. 스위치(230)는 스위치 소자, 트랜지스터, 커패시터, 게이트 회로 등과 같은 연결을 스위칭할 수 있는 어떠한 소자로든 구현될 수 있다.

스위치(230)가 연결되는 경우, 입력 신호가 기준 ADC(210)로 제공될 수 있다. 반면, 스위치(230)가 연결 해제되는 경우, 입력 신호는 기준 ADC(210)로 제공되지 않을 수 있다.

스위치(230)는 기준 클록(CLKref)에 응답하여 연결을 스위칭할 수 있다. 즉, 입력 신호가 기준 클록(CLKref)에 응답하여 기준 ADC(210)로 제공되거나 제공되지 않을 수 있고, 따라서 기준 ADC(210)는 기준 클록(CLKref)에 응답하여 입력 신호를 기준 데이터(DD0)로 변환할 수 있고 변환된 기준 데이터(DD0)를 출력할 수 있다.

기준 클록(CLKref)은 메인 클록(CLK)으로부터 변환되거나, 별도의 클록 생성기로부터 제공될 수 있다. 기준 클록(CLKref)과 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 예시적인 관계는 도 16을 참조하여 설명될 것이다.

기준 클록(CLKref) 역시 변환 클록들(CLK1, CLK2, CLK3, CLK4) 각각처럼 타이밍을 제공할 수 있다. 예로서, 기준 클록(CLKref)은 기준 타이밍을 제공할 수 있다. 기준 타이밍은 도 3 내지 도 9를 참조하여 설명된 의도된 샘플링을 가능하게 하는 의도된 타이밍에 대응할 수 있다.

기준 클록(CLKref)은 변환 클록들(CLK1, CLK2, CLK3, CLK4)과 독립적으로 제공될 수 있다. 따라서, 기준 클록(CLKref)은 시간-인터리빙과 무관할 수 있고, 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 타이밍 오류에 의해 영향을 받지 않을 수 있다. 이 특성을 고려하여, 기준 클록(CLKref)의 타이밍은 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들을 조절하기 위한 기준으로써 이용될 수 있다.

본 개시의 실시 예들에서, 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들은 기준 클록(CLKref)에 기초하여 조절될 수 있다. 따라서, 변환 클록들(CLK1, CLK2, CLK3, CLK4)이 기준 클록(CLKref)에 기초하여 정렬(Align)될 수 있다. 결과적으로, 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 타이밍 오류가 해소될 수 있다.

ADC 회로(200)는 감산기들(250-1 내지 250-4)을 포함할 수 있다. 감산기들(250-1 내지 250-4)은 기준 데이터(DD0)와 출력 데이터(DD1, DD2, DD3, DD4) 사이의 차이들을 계산하고 출력할 수 있다. 도 7 내지 도 9를 참조하여 설명된 것처럼, 의도된 샘플에 관련되는 신호 특성과 실제로 샘플링된 샘플에 관련되는 신호 특성 사이의 차이(즉, 오차)는 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들이 이른지 또는 늦은지 판별하기 위해 참조될 수 있다. 감산기들(250-1 내지 250-4)은 이 오차를 고려하기 위해 채용될 수 있다.

기준 데이터(DD0)는 기준 타이밍을 제공하는 기준 클록(CLKref)에 기초하여, 의도된 샘플로부터 생성될 수 있다. 반면, 출력 데이터(DD1, DD2, DD3, DD4) 각각은 시간-인터리빙하는 변환 클록들(CLK1, CLK2, CLK3, CLK4)에 기초하여, 실제 샘플들로부터 생성될 수 있다. 따라서, 기준 데이터(DD0)와 출력 데이터(DD1, DD2, DD3, DD4) 각각 사이의 차이(즉, 오차)는 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들이 이른지 또는 늦은지 판별하기 위해 참조될 수 있다.

감산기들(250-1 내지 250-4)은 오차의 부호(SOE)를 출력할 수 있다. 오차의 부호(SOE)는 기준 데이터(DD0)와 출력 데이터(DD1, DD2, DD3, DD4) 각각 사이의 차이가 양인지 또는 음인지 나타낼 수 있다. 오차의 부호(SOE)는 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들이 이른지 또는 늦은지 판별하기 위해 참조될 수 있다. 몇몇 실시 예에서, 데이터(DD0, DD1, DD2, DD3, DD4) 각각이 복수의 비트를 포함하는 경우, 감산기들(250-1 내지 250-4) 각각은 복수의 비트 전체에 대해 감산 연산을 수행할 수 있으나, 본 발명은 이 예로 한정되지 않는다.

오차의 부호(SOE)는 기준 데이터(DD0)의 값이 출력 데이터(DD1, DD2, DD3, DD4) 각각의 값보다 큰지 또는 작은지에 의존하여 상이한 값들을 가질 수 있다. 기준 데이터(DD0)의 값이 출력 데이터(DD1, DD2, DD3, DD4) 각각의 값과 상이한 경우, 오차의 부호(SOE)는 기준 데이터(DD0)와 출력 데이터(DD1, DD2, DD3, DD4) 각각 사이의 차이에 대응하는 값을 가질 수 있다. 몇몇 실시 예에서, 감산기들(250-1 내지 250-4) 각각은 기준 데이터(DD0)의 값이 출력 데이터(DD1, DD2, DD3, DD4) 각각의 값과 동일한 경우에 오차의 부호(SOE)의 이전 값을 유지하도록 구성될 수 있다.

ADC 회로(200)는 에지 검출기(270)를 포함할 수 있다. 에지 검출기(270)는 지연 보정 값들(DC)을 생성할 수 있다. 지연 보정 값들(DC)은 지연 회로들(251, 252, 253, 254)의 지연 시간들을 조절(예컨대, 증가 또는 감소)하기 위해 참조될 수 있다. 지연 회로들(251, 252, 253, 254)의 지연 시간들이 지연 보정 값들(DC)에 기초하여 조절되는 경우, 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들이 조절될 수 있다(예컨대, 늦춰지거나 앞당겨질 수 있다).

에지 검출기(270)는 기준 데이터(DD0)와 출력 데이터(DD1, DD2, DD3, DD4) 각각 사이의 차이에 기초하여, 지연 보정 값들(DC)을 생성할 수 있다. 나아가, 에지 검출기(270)는 출력 데이터(DD1, DD2, DD3, DD4) 각각에 기초하여, 지연 보정 값들(DC)을 생성할 수 있다. 이를 위해, 에지 검출기(270)는 오차의 부호(SOE) 및 출력 데이터(DD1, DD2, DD3, DD4)를 수신할 수 있다.

도 7 내지 도 9를 참조하여 설명된 것처럼, 출력 데이터(DD1, DD2, DD3, DD4)의 논리 값, 및 기준 데이터(DD0)와 출력 데이터(DD1, DD2, DD3, DD4) 각각 사이의 차이는 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들이 이른지 또는 늦은지 판별하기 위해 참조될 수 있다. 따라서, 에지 검출기(270)는 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들을 판별하고 적합한 지연 보정 값들(DC)을 생성하기 위해, 출력 데이터(DD1, DD2, DD3, DD4) 및 오차의 부호(SOE)를 이용할 수 있다.

예로서, 에지 검출기(270)는 감산기들(250-1 내지 250-4)에 의해 계산된 차이의 값의 변경(즉, 오차의 부호(SOE)의 변경)을 출력 데이터(DD1, DD2, DD3, DD4)의 값과 조합(Combine)하여 지연 보정 값들(DC)을 생성할 수 있다. 이를 위해, 예로서, 에지 검출기(270)는 조합 논리 회로를 포함할 수 있다.

예로서, 에지 검출기(270)는 출력 데이터(DD1, DD2, DD3, DD4)의 값이 유지되는 동안 발생하는 오차의 부호(SOE)의 에지를 검출할 수 있다. 따라서, 에지 검출기(270)는 오차의 부호(SOE)의 변경(즉, 감산기들(250-1 내지 250-4)에 의해 계산된 차이의 값의 변경)을 검출할 수 있다. 이를 위해, 예로서, 에지 검출기(270)는 위상 검출 회로 등과 같은 다양한 아날로그/디지털 회로를 포함할 수 있다. 에지 검출기(270)는 검출의 결과에 기초하여 지연 보정 값들(DC)을 생성할 수 있다.

도 12 내지 도 16을 참조하여 설명될 것처럼, 지연 회로들(251, 252, 253, 254)의 지연 시간들은 지연 보정 값들(DC)에 기초하여 독립적으로 또는 별개로 조절될 수 있다. 예로서, 지연 회로(251)의 지연 시간은 변환 클록(CLK1)의 타이밍들을 조절하기 위해 조절될 수 있고, 지연 회로(254)의 지연 시간은 변환 클록(CLK4)의 타이밍들을 조절하기 위해 조절될 수 있다. 지연 회로(251)의 지연 시간은 지연 회로(254)의 지연 시간을 조절하는 것과 독립적으로 조절될 수 있다.

특정 지연 회로의 지연 시간은 그 특정 지연 회로로부터 출력되는 변환 클록에 응답하여 동작하는 서브 ADC로부터 출력된 출력 데이터에 기초하여 조절될 수 있다. 특정 출력 데이터에 기초하여 생성된 지연 보정 값은 그 특정 출력 데이터를 생성한 서브 ADC를 동작시키는 데에 이용되는 변환 클록을 출력하는 지연 회로의 지연 시간을 조절하기 위해 참조될 수 있다.

에지 검출기(270)는 기준 데이터(DD0)와 특정 출력 데이터 사이의 차이, 및 그 차이에 대응하는 특정 출력 데이터에 기초하여, 지연 보정 값들(DC)을 생성할 수 있다. 생성된 지연 보정 값들(DC)은 그 특정 출력 데이터를 출력한 서브 ADC와 관련되는 변환 클록을 출력하는 지연 회로의 지연 시간을 조절하기 위해 참조될 수 있다. 따라서, 그 특정 출력 데이터를 출력한 서브 ADC와 관련되는 변환 클록의 타이밍이 조절될 수 있다.

예로서, 감산기(250-1)는 기준 데이터(DD0)와 출력 데이터(DD1) 사이의 차이에 기초하여 오차의 부호(SOE)를 출력할 수 있다. 에지 검출기(270)는 이 오차의 부호(SOE)를 수신할 수 있다. 에지 검출기(270)는 오차의 부호(SOE)에 대응하는 출력 데이터(DD1)를 더 수신할 수 있다. 에지 검출기(270)는 오차의 부호(SOE) 및 출력 데이터(DD1)에 기초하여 지연 보정 값들(DC)을 출력할 수 있다. 지연 보정 값들(DC)은 출력 데이터(DD1)를 출력한 서브 ADC(211)와 관련되는 변환 클록(CLK1)의 타이밍을 조절하기 위해 생성될 수 있다. 이를 위해, 변환 클록(CLK1)을 출력한 지연 회로(251)의 지연 시간이 지연 보정 값들(DC)에 기초하여 조절될 수 있다.

몇몇 실시 예에서, ADC 회로(200)는 어큐뮬레이터(Accumulator; 290)를 포함할 수 있다. 어큐뮬레이터(290)는 에지 검출기(270)로부터 출력되는 지연 보정 값들(DC)을 누적시킬 수 있다. 어큐뮬레이터(290)는 누적된 지연 보정 값들(DC)에 기초하여 최종 보정 값을 생성할 수 있다. 지연 회로들(251, 252, 253, 254) 각각의 지연 시간은 최종 보정 값에 기초하여 조절(예컨대, 증가 또는 감소)될 수 있다.

어큐뮬레이터(290)는 지연 회로들(251, 252, 253, 254) 각각을 위해 지연 보정 값들(DC)을 별개로 누적시킬 수 있다. 예로서, 어큐뮬레이터(290)는 지연 회로(251)를 위한 지연 보정 값들(DC)과 지연 회로(254)를 위한 지연 보정 값들(DC)을 독립적으로 누적시킬 수 있다.

예로서, 어큐뮬레이터(290)는 기준 시간 동안 지연 보정 값들(DC)을 누적시킬 수 있다. 또는, 예로서, 어큐뮬레이터(290)는 기준 개수의 지연 보정 값들이 누적될 때까지 지연 보정 값들(DC)을 누적시킬 수 있다.

몇몇 경우, 지연 보정 값들(DC)이 지나치게 빈번하게 생성되거나, 지연 보정 값들(DC)이 노이즈를 포함할 수 있다. 이 이유에 기인하여, 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 매 타이밍마다 지연 시간을 조절하는 것은 비효율적이거나 효과적이지 못할 수 있다. 따라서, 어큐뮬레이터(290)는 의도된 기준에 의존하여 지연 보정 값들(DC)을 누적시킬 수 있고 최종 보정 값을 출력할 수 있다. 최종 보정 값은 충분히 수집된 지연 보정 값들에 기초하여 변환 클록들(CLK1, CLK2, CLK3, CLK4)을 위한 지연 시간들을 적절히 조절하기 위해 참조될 수 있다.

예로서, 어큐뮬레이터(290)는 지연 보정 값들(DC)을 합산하기 위해 논리 회로를 포함할 수 있다. 예로서, 어큐뮬레이터(290)는 지연 보정 값들(DC)을 필터링하기 위해 LPF(Low-pass Filter)를 포함할 수 있다. 어큐뮬레이터(290)의 구성은 지연 보정 값들(DC)을 누적시키기 위해 다양하게 변경 또는 수정될 수 있다.

도 12는 도 11의 ADC 회로(200)의 예시적인 동작을 설명하기 위한 블록도이다. 도 13은 도 11의 ADC 회로(200)의 예시적인 동작을 설명하기 위한 타이밍도이다.

도 12는 ADC 회로(200)에 포함되는 몇몇 구성 요소를 보여준다. 도 12의 구성 요소들은 서브 ADC(212)와 관련되는 변환 클록(CLK2)의 타이밍들을 조절하도록 구성될 수 있다. 서브 ADC(212)는 변환 클록(CLK2)에 응답하여 아날로그 신호(AS)를 출력 데이터(DD2)로 변환할 수 있다. 기준 ADC(210)는 기준 클록(CLKref)에 응답하여 아날로그 신호(AS)를 기준 데이터(DD0)로 변환할 수 있다. 감산기(250-2)는 기준 데이터(DD0)와 출력 데이터(DD2) 사이의 차이에 기초하여 오차의 부호(SOE)를 출력할 수 있다.

에지 검출기(270)에 포함되는 에지 검출기(270a)는 변환 클록(CLK2)의 타이밍들을 조절하기 위해 참조되는 지연 보정 값들(DC2)을 생성할 수 있다. 이를 위해, 에지 검출기(270a)는 기준 데이터(DD0)와 출력 데이터(DD2) 사이의 차이의 값과 관련되는 오차의 부호(SOE)를 수신할 수 있다. 나아가, 에지 검출기(270a)는 출력 데이터(DD2)를 수신할 수 있다.

에지 검출기(270a)는 오차의 부호(SOE) 및 출력 데이터(DD2)에 기초하여 지연 보정 값들(DC2)을 출력할 수 있다. 몇몇 실시 예에서, 어큐뮬레이터(290)에 포함되는 어큐뮬레이터(290a)는 지연 보정 값들(DC2)을 누적시켜, 최종 보정 값을 생성할 수 있다. 지연 보정 값들(DC2) 또는 최종 보정 값은 지연 회로(252)의 지연 시간을 조절하기 위해 참조될 수 있다. 지연 회로(252)의 지연 시간이 조절됨에 따라, 변환 클록(CLK2)의 타이밍들이 조절될 수 있다.

예로서, 변환 클록(CLK2)의 타이밍들은, 도 5 및 도 6을 참조하여 설명된 것처럼, 의도된 타이밍들보다 (예컨대, 시간 dt2만큼) 이를 수 있다. 이 예에서, 지연 회로(252)의 지연 시간은 지연 보정 값들(DC2) 또는 최종 보정 값에 기초하여 증가할 수 있고, 따라서 변환 클록(CLK2)의 타이밍들이 늦춰질 수 있다.

도 13을 참조하면, 기준 데이터(DD0) 및 출력 데이터(DD2) 각각은 아날로그 신호(AS)의 신호 레벨에 따라 논리 "1" 또는 논리 "0"의 값을 가질 수 있다. 예로서, 도 13에 나타낸 기준 데이터(DD0) 및 출력 데이터(DD2)의 논리 값들은 기준 데이터(DD0) 및 출력 데이터(DD2)의 MSB(Most Significant Bit)들의 논리 값들일 수 있다. 한편, 변환 클록(CLK2)의 타이밍들이 의도된 타이밍들보다 이른 경우, 출력 데이터(DD2)는 기준 데이터(DD0)에 대해 후행하는 것처럼 보일 수 있다(도 7 참조).

감산기(250-2)는 기준 데이터(DD0)와 출력 데이터(DD2) 사이의 차이에 기초하여 오차의 부호(SOE)를 출력할 수 있다. 예로서, 감산기(250-2)는 기준 데이터(DD0) 및 출력 데이터(DD2)의 복수의 비트 전체에 대해 감산 연산을 수행하여 오차의 부호(SOE)를 생성할 수 있다. 예로서, 기준 데이터(DD0)와 출력 데이터(DD2) 사이의 차이가 양의 값을 갖는 경우, 오차의 부호(SOE)는 논리 "1"의 값을 가질 수 있다. 반면, 기준 데이터(DD0)와 출력 데이터(DD2) 사이의 차이가 음의 값을 갖는 경우, 오차의 부호(SOE)는 논리 "0"의 값을 가질 수 있다. 예로서, 기준 데이터(DD0)의 값이 출력 데이터(DD2)의 값과 동일한 경우, 오차의 부호(SOE)는 이전 값을 유지할 수 있다.

에지 검출기(270a)는, 예로서, 오차의 부호(SOE)의 변경 및 출력 데이터(DD2)의 값에 기초하여 변환 클록(CLK2)의 타이밍들이 이른지 또는 빠른지 판별할 수 있다. 나아가, 에지 검출기(270a)는 판별의 결과에 기초하여 지연 보정 값들(DC2)을 생성하고 출력할 수 있다.

예로서, 시각 t31에서, 출력 데이터(DD2)가 제 1 논리 값(예컨대, 논리 "1")에 대응할 수 있다. 출력 데이터(DD2)의 값이 제 1 논리 값으로 유지되는 동안 오차의 부호(SOE)가 제 1 논리 값(예컨대, 논리 "1")으로부터 제 2 논리 값(예컨대, 논리 "0")으로 변경되는 경우, 에지 검출기(270a)는 변환 클록(CLK2)의 타이밍들이 이름을 판별할 수 있다(도 7 및 도 9 참조).

예로서, 시각 t32에서, 출력 데이터(DD2)가 제 2 논리 값(예컨대, 논리 "0")에 대응할 수 있다. 출력 데이터(DD2)의 값이 제 2 논리 값으로 유지되는 동안 오차의 부호(SOE)가 제 2 논리 값(예컨대, 논리 "0")으로부터 제 1 논리 값(예컨대, 논리 "1")으로 변경되는 경우, 에지 검출기(270a)는 변환 클록(CLK2)의 타이밍들이 이름을 판별할 수 있다(도 7 및 도 9 참조).

위 예들에서, 에지 검출기(270a)는 변환 클록(CLK2)을 출력한 지연 회로(252)의 지연 시간을 증가시키기 위해 지연 보정 값(DC2)을 생성할 수 있다. 지연 회로(252)의 지연 시간이 지연 보정 값(DC2)에 기초하여 증가하는 경우, 변환 클록(CLK2)의 타이밍들이 늦춰질 수 있다.

도 14는 도 11의 ADC 회로(200)의 예시적인 동작을 설명하기 위한 블록도이다. 도 15는 도 11의 ADC 회로(200)의 예시적인 동작을 설명하기 위한 타이밍도이다.

도 14는 ADC 회로(200)에 포함되는 몇몇 구성 요소를 보여준다. 도 14의 구성 요소들은 서브 ADC(213)와 관련되는 변환 클록(CLK3)의 타이밍들을 조절하도록 구성될 수 있다. 서브 ADC(213)는 변환 클록(CLK3)에 응답하여 아날로그 신호(AS)를 출력 데이터(DD2)로 변환할 수 있다. 기준 ADC(210)는 기준 클록(CLKref)에 응답하여 아날로그 신호(AS)를 기준 데이터(DD0)로 변환할 수 있다. 감산기(250-3)는 기준 데이터(DD0)와 출력 데이터(DD3) 사이의 차이에 기초하여 오차의 부호(SOE)를 출력할 수 있다.

에지 검출기(270)에 포함되는 에지 검출기(270b)는 변환 클록(CLK3)의 타이밍들을 조절하기 위해 참조되는 지연 보정 값들(DC3)을 생성할 수 있다. 이를 위해, 에지 검출기(270b)는 기준 데이터(DD0)와 출력 데이터(DD3) 사이의 차이의 값과 관련되는 오차의 부호(SOE)를 수신할 수 있다. 나아가, 에지 검출기(270b)는 출력 데이터(DD3)를 수신할 수 있다.

에지 검출기(270b)는 오차의 부호(SOE) 및 출력 데이터(DD3)에 기초하여 지연 보정 값들(DC3)을 출력할 수 있다. 몇몇 실시 예에서, 어큐뮬레이터(290)에 포함되는 어큐뮬레이터(290b)는 지연 보정 값들(DC3)을 누적시켜, 최종 보정 값을 생성할 수 있다. 지연 보정 값들(DC3) 또는 최종 보정 값은 지연 회로(253)의 지연 시간을 조절하기 위해 참조될 수 있다. 지연 회로(253)의 지연 시간이 조절됨에 따라, 변환 클록(CLK3)의 타이밍들이 조절될 수 있다.

예로서, 변환 클록(CLK3)의 타이밍들은, 도 5 및 도 6을 참조하여 설명된 것처럼, 의도된 타이밍들보다 (예컨대, 시간 dt3만큼) 늦을 수 있다. 이 예에서, 지연 회로(253)의 지연 시간은 지연 보정 값들(DC3) 또는 최종 보정 값에 기초하여 감소할 수 있고, 따라서 변환 클록(CLK3)의 타이밍들이 앞당겨질 수 있다.

도 15를 참조하면, 기준 데이터(DD0) 및 출력 데이터(DD3) 각각은 아날로그 신호(AS)의 신호 레벨에 따라 논리 "1" 또는 논리 "0"의 값을 가질 수 있다. 예로서, 도 15에 나타낸 기준 데이터(DD0) 및 출력 데이터(DD3)의 논리 값들은 기준 데이터(DD0) 및 출력 데이터(DD3)의 MSB들의 논리 값들일 수 있다. 한편, 변환 클록(CLK3)의 타이밍들이 의도된 타이밍들보다 늦은 경우, 출력 데이터(DD3)는 기준 데이터(DD0)에 대해 선행하는 것처럼 보일 수 있다(도 8 참조).

감산기(250-3)는 기준 데이터(DD0)와 출력 데이터(DD3) 사이의 차이에 기초하여 오차의 부호(SOE)를 출력할 수 있다. 예로서, 감산기(250-3)는 기준 데이터(DD0) 및 출력 데이터(DD3)의 복수의 비트 전체에 대해 감산 연산을 수행하여 오차의 부호(SOE)를 생성할 수 있다. 예로서, 기준 데이터(DD0)와 출력 데이터(DD3) 사이의 차이가 양의 값을 갖는 경우, 오차의 부호(SOE)는 논리 "1"의 값을 가질 수 있다. 반면, 기준 데이터(DD0)와 출력 데이터(DD3) 사이의 차이가 음의 값을 갖는 경우, 오차의 부호(SOE)는 논리 "0"의 값을 가질 수 있다. 예로서, 기준 데이터(DD0)의 값이 출력 데이터(DD3)의 값과 동일한 경우, 오차의 부호(SOE)는 이전 값을 유지할 수 있다.

에지 검출기(270b)는, 예로서, 오차의 부호(SOE)의 변경 및 출력 데이터(DD3)의 값에 기초하여 변환 클록(CLK3)의 타이밍들이 이른지 또는 빠른지 판별할 수 있다. 나아가, 에지 검출기(270b)는 판별의 결과에 기초하여 지연 보정 값들(DC3)을 생성하고 출력할 수 있다.

예로서, 시각 t41에서, 출력 데이터(DD3)가 제 1 논리 값(예컨대, 논리 "1")에 대응할 수 있다. 출력 데이터(DD3)의 값이 제 1 논리 값으로 유지되는 동안 오차의 부호(SOE)가 제 2 논리 값(예컨대, 논리 "0")으로부터 제 1 논리 값(예컨대, 논리 "1")으로 변경되는 경우, 에지 검출기(270b)는 변환 클록(CLK3)의 타이밍들이 늦음을 판별할 수 있다(도 8 및 도 9 참조).

예로서, 시각 t42에서, 출력 데이터(DD3)가 제 2 논리 값(예컨대, 논리 "0")에 대응할 수 있다. 출력 데이터(DD3)의 값이 제 2 논리 값으로 유지되는 동안 오차의 부호(SOE)가 제 1 논리 값(예컨대, 논리 "1")으로부터 제 2 논리 값(예컨대, 논리 "0")으로 변경되는 경우, 에지 검출기(270b)는 변환 클록(CLK3)의 타이밍들이 늦음을 판별할 수 있다(도 8 및 도 9 참조).

위 예들에서, 에지 검출기(270b)는 변환 클록(CLK3)을 출력한 지연 회로(253)의 지연 시간을 감소시키기 위해 지연 보정 값(DC3)을 생성할 수 있다. 지연 회로(253)의 지연 시간이 지연 보정 값(DC3)에 기초하여 감소하는 경우, 변환 클록(CLK3)의 타이밍들이 앞당겨질 수 있다.

도 16은 도 11의 ADC 회로(200)의 예시적인 동작을 설명하기 위한 타이밍도이다. 도 16은 기준 클록(CLKref)과 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 예시적인 관계를 보여준다.

몇몇 실시 예에서, 기준 클록(CLKref)의 주기는 변환 클록들(CLK1, CLK2, CLK3, CLK4) 각각의 주기보다 길 수 있다. 예로서, 네 개의 변환 클록들(CLK1, CLK2, CLK3, CLK4)이 채용되고 변환 클록들(CLK1, CLK2, CLK3, CLK4) 각각의 주기가 T1인 경우, 기준 클록(CLKref)의 주기는 T1의 (5/4)배일 수 있다. 이 예에서, 기준 클록(CLKref)의 타이밍은 기준 클록(CLKref)의 주기마다 다른 변환 클록의 타이밍에 대응할 수 있다.

예로서, 기준 클록(CLKref)의 첫 주기가 시작되는 시각 t51에서, 기준 클록(CLKref)의 타이밍은 변환 클록(CLK1)의 타이밍에 대응할 수 있다. 따라서, 기준 ADC(210)와 함께 서브 ADC(211)가 동작할 수 있고, 기준 데이터(DD0) 및 출력 데이터(DD1)가 생성될 수 있다. 나아가, 변환 클록(CLK1)의 타이밍들을 조절하기 위해, 지연 회로(251)의 지연 시간이 기준 데이터(DD0) 및 출력 데이터(DD1)에 기초하여 조절될 수 있다.

이후, 기준 클록(CLKref)의 다음 주기가 시작되는 시각 t52에서, 기준 클록(CLKref)의 타이밍은 변환 클록(CLK2)의 타이밍에 대응할 수 있다. 따라서, 기준 ADC(210)와 함께 서브 ADC(212)가 동작할 수 있고, 기준 데이터(DD0) 및 출력 데이터(DD2)가 생성될 수 있다. 나아가, 변환 클록(CLK2)의 타이밍들을 조절하기 위해, 지연 회로(252)의 지연 시간이 기준 데이터(DD0) 및 출력 데이터(DD2)에 기초하여 조절될 수 있다.

이러한 방식으로, 이어지는 시각 t53, t54, 및 t55에서, 기준 클록(CLKref)의 타이밍들은 변환 클록들(CLK3, CLK4, CLK1)의 타이밍들에 각각 대응할 수 있다. 따라서, 기준 클록(CLKref)의 주기마다 다른 서브 ADC가 기준 ADC(210)와 함께 동작할 수 있다. 결과적으로, 기준 클록(CLKref)의 주기마다 다른 출력 데이터가 생성될 수 있다.

감산기들(250-1 내지 250-4)은 기준 데이터(DD0), 및 출력 데이터(DD1, DD2, DD3, DD4) 중 하나를 수신할 수 있다. 감산기들(250-1 내지 250-4)에 의해 차이를 계산하는 데에 이용되는 출력 데이터는 기준 클록(CLKref)의 주기마다 변경될 수 있다. 따라서, 차이를 계산하는 데에 이용되는 출력 데이터는 감산기들(250-1 내지 250-4)이 차이를 계산할 때마다 출력 데이터(DD1, DD2, DD3, DD4) 중에서 변경될 수 있다.

기준 클록(CLKref)의 타이밍들이 모든 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들에 순차적으로 대응함에 따라, 감산기들(250-1 내지 250-4)은 기준 데이터(DD0)와 출력 데이터(DD1, DD2, DD3, DD4) 모두 사이의 차이들을 계산할 수 있다. 나아가, 에지 검출기(270)는 감산기들(250-1 내지 250-4)에 의해 계산된 차이들에 기초하여, 모든 지연 회로들(251, 252, 253, 254)을 위해 지연 보정 값들(DC)을 생성할 수 있다.

모든 지연 회로들(251, 252, 253, 254)의 지연 시간들이 지연 보정 값들(DC)에 기초하여 조절됨에 따라, 모든 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들이 조절될 수 있다. 특정 변환 클록의 타이밍들이 의도된 타이밍들보다 이른 경우, 그 특정 변환 클록의 타이밍들은 늦춰질 수 있다. 반면, 특정 변환 클록의 타이밍들이 의도된 타이밍들보다 늦은 경우, 그 특정 변환 클록의 타이밍들은 앞당겨질 수 있다. 따라서, 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 상이한 타이밍들 사이의 간격들이 균일해질 수 있고, 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 타이밍 오류가 해소될 수 있다.

다만, 도 16의 기준 클록(CLKref) 및 변환 클록들(CLK1, CLK2, CLK3, CLK4)은 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지 않는다. 기준 클록(CLKref)은 모든 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들을 조절하기 위해 다양하게 변경 또는 수정될 수 있다.

본 개시의 실시 예들은 단순하게 구현될 수 있다. 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들은 단지 데이터 자체, 및 데이터들 사이의 차이에만 기초하여 조절될 수 있다. 나아가, 본 개시의 실시 예들은 ADC 회로(200)의 동작 동안 실시간으로(즉, 백그라운드(Background)에서) 제공될 수 있다. ADC 회로(200)가 동작하는 동안에도, 변환 클록들(CLK1, CLK2, CLK3, CLK4)의 타이밍들 및 스큐가 제어될 수 있다.

도 17 및 도 18은 몇몇 실시 예에 따라 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐가 조절되는 예시적인 시뮬레이션들의 결과들을 보여주는 그래프들이다.

도 17은 입력 신호의 주파수가 상대적으로 높은 경우에 수행된 시뮬레이션의 결과를 보여주고, 도 18은 입력 신호의 주파수가 상대적으로 낮은 경우에 수행된 시뮬레이션의 결과를 보여준다. 도 17 및 도 18을 참조하면, 입력 신호가 계속 수신되는 동안, 오차(즉, 의도된 샘플과 실제의 샘플 사이의 차이)의 레벨이 점점 0으로 수렴함이 이해될 수 있다.

0으로 수렴하는 오차 레벨은 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 타이밍 오류가 해소됨을 의미할 수 있다. 따라서, 본 개시의 실시 예들은 입력 신호의 주파수에 관계없이 복수의 클록 사이의 타이밍 오류를 해소하기 위해 유의미한 설계들을 제공할 수 있음이 이해될 수 있다.

도 19 및 도 20은 몇몇 실시 예에 따라 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐가 조절되는 예시적인 시뮬레이션들의 결과들을 보여주는 그래프들이다.

도 19는 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐가 조절되기 전에 얻어지는 출력들의 신호 레벨들을 보여주고, 도 20은 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐가 조절된 후에 얻어지는 출력들의 신호 레벨들을 보여준다. 도 19 및 도 20을 참조하면, 주파수(F0)는 ADC 회로(200)를 동작시키기 위해 의도되는 클록 주파수에 대응할 수 있다. 반면, 주파수들(F1, F2, F3)은 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 타이밍 오류에 기인하여 얻어지는 출력들과 관련될 수 있다.

도 20을 도 19와 비교하면, 변환 클록들(CLK1, CLK2, CLK3, CLK4) 사이의 스큐가 조절됨에 따라, 타이밍 오류에 기인하는 주파수들(F1, F2, F3)을 갖는 신호들의 레벨들이 높은 값(V1)으로부터 낮은 값(V2)으로 감소하였음이 이해될 수 있다. 즉, 본 개시의 실시 예들은 복수의 클록 사이의 간격을 균일하게 조절하는 데에 유용함이 이해될 수 있다.

도 21은 몇몇 실시 예에 따른 ADC 회로를 채용하는 전자 시스템(2000)의 예시적인 구성을 보여주는 블록도이다.

전자 시스템(2000)은 메인 프로세서(2100), 워킹 메모리(2200), 스토리지 장치(2300), 통신 블록(2400), 유저 인터페이스(2500), 및 버스(2600)를 포함할 수 있다. 예로서, 전자 시스템(2000)은 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 웨어러블 장치, 전기 자동차, 워크스테이션, 서버 등과 같은 전자 장치들 중 하나일 수 있다.

메인 프로세서(2100)는 전자 시스템(2000)의 전반적인 동작들을 제어할 수 있다. 메인 프로세서(2100)는 다양한 종류의 산술 연산들 및/또는 논리 연산들을 처리할 수 있다. 예로서, 메인 프로세서(2100)는 범용 프로세서, 전용 프로세서, 또는 어플리케이션 프로세서(Application Processor)로 구현될 수 있다.

워킹 메모리(2200)는 전자 시스템(2000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 워킹 메모리(2200)는 메인 프로세서(2100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 예로서, 워킹 메모리(2200)는 DRAM(Dynamic RAM), SDRAM(Synchronous RAM) 등과 같은 휘발성 메모리, 및/또는 PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.

스토리지 장치(2300)의 메모리 장치는 전력 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 스토리지 장치(2300)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다. 예로서, 스토리지 장치(2300)는 HDD(Hard Disk Drive), SSD(Solid State Drive), 카드 스토리지, 임베디드(Embedded) 스토리지 등과 같은 스토리지 매체를 포함할 수 있다.

통신 블록(2400)은 전자 시스템(2000)의 외부 장치/시스템과 통신할 수 있다. 통신 블록(2400)은 MODEM(Modulator/Demodulator) 칩 또는 장치, 네트워크 카드, 통신 스위치, 허브, 라우터 등과 같이 통신 서비스를 제공할 수 있는 구성 요소일 수 있다. 예로서, 통신 블록(2400)은 LTE, WIMAX, GSM, CDMA, Bluetooth, NFC(Near Field Communication), Wi-Fi, RFID 등과 같은 다양한 무선 통신 규약 중 적어도 하나, 및/또는 TCP/IP, USB, Firewire 등과 같은 다양한 유선 통신 규약 중 적어도 하나를 지원할 수 있다.

통신 블록(2400)은 통신 서비스를 제공하기 위해 송신 회로, 수신 회로, ADC 회로(2410) 등과 같은 다양한 전자 회로를 포함할 수 있다. ADC 회로(2410)는 본 개시의 실시 예들에 따라 복수의 클록의 타이밍들을 조절할 수 있고 복수의 클록 사이의 타이밍 오류를 해소할 수 있다. 이를 위해, ADC 회로(2410)는 도 1 내지 도 16을 참조하여 설명된 실시 예들 및 이 실시 예들로부터 수정되는 다양한 다른 실시 예에 따라 구현될 수 있다.

유저 인터페이스(2500)는 사용자와 전자 시스템(2000) 사이의 통신을 중재할 수 있다. 예로서, 유저 인터페이스(2500)는 키보드, 마우스, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서 등과 같은 입력 인터페이스를 포함할 수 있다. 예로서, 유저 인터페이스(2500)는 LCD(Liquid Crystal Display) 장치, LED(Light Emitting Diode) 표시 장치, OLED(Organic LED) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, 스피커, 모터 등과 같은 출력 인터페이스를 포함할 수 있다.

버스(2600)는 전자 시스템(2000)의 구성 요소들 사이에서 통신 경로를 제공할 수 있다. 전자 시스템(2000)의 구성 요소들은 버스(2600)의 버스 포맷에 기초하여 서로 데이터를 교환할 수 있다. 예로서, 버스 포맷은 USB, SCSI(Small Computer System Interface), PCIe(Peripheral Component Interconnect Express), M-PCIe(Mobile PCIe), ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), EIDE(Enhanced IDE), NVMe(Nonvolatile Memory Express), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스 규약 중 하나 이상을 포함할 수 있다.

한편, 위 설명들은 통신과 관련하여 채용되는 ADC 회로를 설명하기 위해 제공되었으나, 본 발명은 위 설명들로 한정되지 않는다. 본 개시의 실시 예들에 따른 ADC 회로는 어떠한 유형의 전자 장치/회로에서든 채용될 수 있다. 나아가, 본 개시의 실시 예들은 ADC 회로 외의 다른 유형의 전자 회로에서도 채용될 수 있다. 본 개시의 실시 예들은 시간-인터리빙하는 복수의 클록에 기초하여 동작하는 어떠한 유형의 전자 회로에서든 채용될 수 있다.

각 블록도에 나타낸 구성은 더 나은 이해를 가능하게 하기 위해 제공된다. 각 블록은 그것의 기능에 따라 더 작은 단위의 블록들로 구현될 수 있다. 또는, 복수의 블록은 그것들의 기능들에 따라 더 큰 단위의 클록으로 구현될 수 있다. 본 발명은 각 블록도에 나타낸 구성에 의해 한정되지 않는다.

이상에서, 본 발명이 몇몇 실시 예에 기초하여 설명되었다. 다만, 본 발명이 속하는 기술 분야의 특성에 기인하여, 본 발명에 의해 의도되는 목적 및 효과는 본 발명의 요지를 포함하면서도 위 실시 예들과 상이한 구현에 의해 달성될 수 있다. 따라서, 위 실시 예들은 한정적인 것이 아니라 설명적인 관점에서 이해되어야 한다. 즉, 본 발명의 요지를 포함하면서 위 실시 예들과 동일한 목적 및 효과를 달성할 수 있는 구현은 본 발명에 의해 청구되는 보호 범위에 포함되는 것으로 해석되어야 한다.

따라서, 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변경 또는 수정되는 구현은 본 발명에 의해 청구되는 보호 범위에 포함될 것이다. 또한, 본 발명의 보호 범위는 위 실시 예들로 한정되지 않고, 아래의 청구범위로부터 읽히는 기술 사상을 커버하는 것으로 이해되어야 한다.

1000, 2000 : 전자 시스템

Claims

기준 클록에 응답하여, 입력 신호를 기준 데이터로 변환하도록 구성되는 기준 ADC(Analog-to-Digital Converter);
메인 클록을 상이한 지연 시간들만큼 지연시켜, 상이한 타이밍들을 제공하는 복수의 변환 클록을 각각 출력하도록 구성되는 복수의 지연 회로;
상기 복수의 변환 클록에 각각 응답하여, 상기 입력 신호를 복수의 출력 데이터로 각각 변환하도록 구성되는 복수의 서브 ADC;
상기 기준 데이터와 상기 복수의 출력 데이터 각각 사이의 차이를 계산하도록 구성되는 감산기; 및
상기 차이, 및 상기 복수의 출력 데이터 중 상기 차이에 대응하는 출력 데이터에 기초하여, 지연 보정 값들을 생성하도록 구성되는 에지 검출기를 포함하되,
상기 복수의 서브 ADC 중 상기 대응하는 출력 데이터를 출력한 서브 ADC와 관련되는 변환 클록의 타이밍이 조절되도록, 상기 복수의 지연 회로 중 상기 관련되는 변환 클록을 출력한 지연 회로의 지연 시간이 상기 지연 보정 값들에 기초하여 조절되는 전자 회로.
제 1 항에 있어서,
상기 복수의 변환 클록은, 상기 입력 신호가 상기 상이한 타이밍들 각각에서 연속하여 샘플링되도록, 시간-인터리빙(Time-interleaved)하는 전자 회로.
제 1 항에 있어서,
상기 기준 클록의 주기는 상기 복수의 변환 클록 각각의 주기보다 길고,
상기 기준 클록의 타이밍은 상기 기준 클록의 상기 주기마다 다른 변환 클록의 타이밍에 대응하는 전자 회로.
제 1 항에 있어서,
상기 복수의 출력 데이터 중 상기 차이를 계산하는 데에 이용되는 출력 데이터는 상기 감산기가 상기 차이를 계산할 때마다 상기 복수의 출력 데이터 중에서 변경되는 전자 회로.
제 1 항에 있어서,
상기 관련되는 변환 클록을 출력한 상기 지연 회로의 상기 지연 시간이 상기 지연 보정 값들에 기초하여 증가하는 경우, 상기 관련되는 변환 클록의 상기 타이밍이 늦춰지고,
상기 관련되는 변환 클록을 출력한 상기 지연 회로의 상기 지연 시간이 상기 지연 보정 값들에 기초하여 감소하는 경우, 상기 관련되는 변환 클록의 상기 타이밍이 앞당겨지는 전자 회로.
제 1 항에 있어서,
상기 감산기는 상기 기준 데이터 및 상기 복수의 출력 데이터 각각의 복수의 비트 전체에 대해 감산 연산을 수행하여 상기 차이를 계산하는 전자 회로.
제 1 항에 있어서,
상기 에지 검출기는 상기 차이에 대응하는 상기 출력 데이터의 MSB에 기초하여 상기 지연 보정 값들을 생성하는 전자 회로.
제 1 항에 있어서,
상기 에지 검출기로부터 출력되는 상기 지연 보정 값들을 누적시켜 최종 보정 값을 생성하도록 구성되는 어큐뮬레이터를 더 포함하되,
상기 관련되는 변환 클록을 출력한 상기 지연 회로의 상기 지연 시간은 상기 최종 보정 값에 기초하여 증가하거나 감소하는 전자 회로.
제 8 항에 있어서,
상기 어큐뮬레이터는, 기준 시간 동안 또는 기준 개수의 지연 보정 값들이 누적될 때까지, 상기 에지 검출기로부터 출력되는 상기 지연 보정 값들을 누적시키도록 더 구성되는 전자 회로.
기준 클록에 응답하여, 입력 신호를 기준 데이터로 변환하도록 구성되는 기준 ADC(Analog-to-Digital Converter); 및
상이한 타이밍들을 제공하는 복수의 변환 클록에 각각 응답하여, 상기 입력 신호를 복수의 출력 데이터로 각각 변환하도록 구성되는 복수의 서브 ADC를 포함하되,
상기 기준 데이터와 상기 복수의 출력 데이터 각각 사이의 차이, 및 상기 복수의 출력 데이터 중 상기 차이에 대응하는 출력 데이터에 기초하여, 상기 복수의 변환 클록 중 상기 대응하는 출력 데이터와 관련되는 변환 클록의 타이밍이 조절되는 전자 회로.
제 10 항에 있어서,
상기 차이의 값의 변경을 상기 대응하는 출력 데이터의 값과 조합하여 지연 보정 값을 생성하도록 구성되는 에지 검출기를 더 포함하되,
상기 관련되는 변환 클록의 상기 타이밍은 상기 지연 보정 값에 기초하여 조절되는 전자 회로.
제 11 항에 있어서,
상기 대응하는 출력 데이터가 제 1 논리 값에 대응하는 동안 상기 차이의 상기 값이 상기 제 1 논리 값으로부터 제 2 논리 값으로 변경되는 경우, 상기 관련되는 변환 클록의 상기 타이밍은 상기 지연 보정 값에 기초하여 늦춰지는 전자 회로.
제 11 항에 있어서,
상기 대응하는 출력 데이터가 제 1 논리 값에 대응하는 동안 상기 차이의 상기 값이 제 2 논리 값으로부터 상기 제 1 논리 값으로 변경되는 경우, 상기 관련되는 변환 클록의 상기 타이밍은 상기 지연 보정 값에 기초하여 앞당겨지는 전자 회로.
제 10 항에 있어서,
상기 기준 데이터와 상기 복수의 출력 데이터 모두 사이의 차이들이 계산되고,
상기 복수의 출력 데이터와 각각 관련되는 상기 복수의 변환 클록의 상기 상이한 타이밍들이 상기 차이들에 각각 기초하여 조절되는 전자 회로.
제 14 항에 있어서,
상기 복수의 변환 클록의 상기 상이한 타이밍들이 조절됨에 따라, 상기 복수의 변환 클록의 상기 상이한 타이밍들 사이의 간격들이 균일해지는 전자 회로.
상이한 지연 시간들에 따라, 상이한 타이밍들을 제공하는 복수의 클록을 각각 출력하도록 구성되는 복수의 지연 회로;
기준 데이터와, 상기 복수의 클록에 각각 응답하여 생성되는 복수의 출력 데이터 각각 사이의 차이를 계산하도록 구성되는 감산기; 및
상기 복수의 출력 데이터 중 상기 차이에 대응하는 출력 데이터의 값이 유지되는 동안 상기 차이의 값이 변경되는 경우, 상기 복수의 클록 중 상기 대응하는 출력 데이터와 관련되는 클록의 타이밍이 조절되도록, 상기 대응하는 출력 데이터 및 상기 차이의 상기 값의 변경에 기초하여 지연 보정 값들을 생성하도록 구성되는 에지 검출기를 포함하는 전자 회로.
제 16 항에 있어서,
상기 복수의 지연 회로 중 상기 관련되는 클록을 출력한 지연 회로의 지연 시간이 상기 지연 보정 값들에 기초하여 조절되는 전자 회로.
제 16 항에 있어서,
상기 대응하는 출력 데이터의 상기 값이 제 1 논리 값으로 유지되는 동안 상기 차이의 상기 값이 상기 제 1 논리 값으로부터 제 2 논리 값으로 변경되는 경우, 상기 복수의 지연 회로 중 상기 관련되는 클록을 출력한 지연 회로의 지연 시간이 상기 지연 보정 값들에 기초하여 증가하는 전자 회로.
제 16 항에 있어서,
상기 대응하는 출력 데이터의 상기 값이 제 1 논리 값으로 유지되는 동안 상기 차이의 상기 값이 제 2 논리 값으로부터 상기 제 1 논리 값으로 변경되는 경우, 상기 복수의 지연 회로 중 상기 관련되는 클록을 출력한 지연 회로의 지연 시간이 상기 지연 보정 값들에 기초하여 감소하는 전자 회로.
제 16 항에 있어서,
상기 복수의 지연 회로의 상기 상이한 지연 시간들은 상기 지연 보정 값들에 기초하여 독립적으로 조절되는 전자 회로.