CN106559080B - 用于数模转换器的低功率切换技术 - Google Patents

Abstract

本申请涉及用于数模转换器的低功率切换技术。本公开实施例提供改良的切换技术，运用返回‑保持方案控制三阶层DAC单元。本公开的技术包括在至少处于两段零数字值转换保持期之间的时期持续时间中，将DAC单元关闭。由于DAC单元在两次保持期之间关闭，当D型正反器在这些保持期因应待转换数字值的改变而发生输出改变时，电流源汲极电压在临界瞬时时间中不会受到干扰。如此可降低功率消耗，同时保有三阶层复归保持DAC的高效能特性。

Description

用于数模转换器的低功率切换技术

技术领域

本发明涉及数模转换器，特别是涉及关于用以控制三阶层数模转换器单元以降低功率消耗的方法及系统。

背景技术

诸如温度、压力、声音或影像通常转换成可轻易为现代数字系统所处理的数字表示法。在许多系统中，此类数字信息必须转换回模拟形式方能执行真实作业功能。负责执行此步骤的电路即为数模转换器(DAC)，且其输出可用于驱动多种装置，例如扬声器、视讯显示器、马达、机械伺服机构、调频(RF)发射器以及温度控制装置等等。DAC通常设置于数字系统中，工作信号于其中先经模数转换器(ADC)数字化，并接受处理，而后再由DAC转换回模拟形式。在此类系统中，数模转换器所需效能会受到系统中其他组件的性能及要求所影响。

功率消耗为工程师持续努力寻求改良之处，所谓改良可为减少数模转换器的功率消耗。

发明内容

本发明的实施例提供用以控制DAC中三阶层DAC单元的机制。如在此所称，“DAC单元”有时也被称为“DAC单位”，是指包括两个电流源(pMOS及nMOS电流源)以及六个切换机制的电流导引DAC组件(在此被称为“开关”b、b_bar及z，如图8所示。

在此所述的机制可应用于电流导引DAC，且特别适合于过采样Σ-Δ音频DAC应用。

本发明的一种方面提供一种用以控制三阶层电流导引DAC单元的方法，其配置成，将关于各数字值转换为下一个数字值的模拟输出维持关于各数字值改变成下一个数字值的非零保持时期。如本领域中已知，三阶层DAC单元又称为DAC组件，其对于+1、0及-1数字输入产生响应(即，数字输入的三阶层)。本发明方法包括，就第一数字值改变成第二数字值而言，判定第二数字值为零，并在至少处于有关第一数字值改变成第二数字值的保持期的结束与下一个保持期的开始(即有关第二数字值改变成第三数字值的保持期)两者间的一时期(如图中的A时期)中防止DAC单元导通电流(即，关闭DAC单元)。

在一些实施例中，该方法可进一步包括识别所述第二数字值为k个连续零数字值中第一零值的步骤，其中k是等于或大于二的整数。在此实施例中，防止DAC单元导通电流的步骤可涉及在处于有关第一数字值改变成第二数字值的保持期的结束与有关k个连续零数字值中的最后一个之前数字值(即k个连续零数字值中的第(k-1)个数字值)改变成k个连续零数字值中的最后一个数字值(亦即k个连续零数字值中的第k个数字值)的保持期的开始两者间的一连续时期(图中的B时期)中防止DAC单元导通电流。

在前面段落所述方法的其他一些实施例中，该方法可进一步包括确定紧接k个连续零数字值中最后一个之前的数字值为一非零值，并在有关k个连续零数字值中的最后一个之前的数字值改变成k个连续零数字值中的最后一个数字值的保持期的至少一部分允许DAC单元导通电流(即，开启DAC单元)。在一些实施例中，该方法也可包括在处于有关k个连续零数字值中最后一个之前的数字值改变成k个连续零数字值中最后一个数字值的保持期的结束与k个连续零数字值中最后一个数字值改变为紧接k个连续零数字值中最后一个数字值的数字值的保持期的开始两者间的时期(图中的A4时期)中防止DAC单元导通电流。但在其他实施例中，允许DAC单元在后时间段(图中的A4时期)导通电流。

在一些实施例中，防止DAC单元导通电流的步骤可涉及在处于有关第一数字值改变成第二数字值的保持期的结束与有关k个连续零数字值中的最后一个数字值(即k个连续零数字值中的第k个数字值)改变成下一个数字值的保持期的开始两者间的连续时期中防止DAC单元导通电流。

在一些实施例中，该方法也可包括将输入数据样本延迟多个时钟周期，所述延迟足以允许前视设置时间，用以辨识一连串k个连续数字值中的数字值。

如将被本领域技术人员可以理解的，本发明的各方面可透过各种方式实施–例如为方法、系统、计算机程序产品或计算机可读储存媒体。据此，本发明的方面可完全以硬件实施、完全以软件实施(包括韧体、常驻软件、微码等等)，或以软硬件组合而成的“电路”、“模块”或“系统”方面实施，如在此所述。本案中所叙述的功能可采用算法的形式经一台或多台计算机的一个或多个处理单元(例如一个或多个微处理器)执行而实施。在各种实施例中，在此所述各方法的不同步骤及步骤的部分可由不同处理单元执行。此外，本发明的各方面可采用计算机程序产品的形式，实施于一个或多个计算机其中例如储存有计算机可读取程序代码的可读取媒体中，以非瞬时者为佳。在各种实施例中，所述计算机程序可，例如，下载(上传)至现有装置及系统(例如至现有DAC或DAC控制器等等)，或于此等装置及系统制造时储存于其中。

本发明的其他特色及优点将由以下说明及权利要求加以陈明。

附图说明

图1示出了16位两阶层逻辑温度计码电流导引DAC的典型实施；

图2示出返回到零的波形；

图3示出返回-保持方案的框图；

图4示出了返回-保持方案的时序图；

图5示出了用于返回-保持信号的控制逻辑的示意图；

图6示出8位、三阶层逻辑温度计码电流导引DAC的示意图；

图7示出了示于图6的控制信号z的真值表；

图8示出用于16位、三阶层温度计代码电流导引DAC的返回-保持方案的框图；

图9示出用于三阶层DAC的返回-保持方案的时序图；

图10示出三阶层DAC的控制信号产生的示意图；

图11示出根据本发明的一些实施例，实施改良的返回-保持方案的三阶层DAC单元的第一切换技术的时序图；

图12示出根据本发明的一些实施例，用于实现第一切换技术的控制信号生成的示意图；

图13示出根据本发明的一些实施例，实施改良的返回-保持方案的三阶层DAC单元的第二切换技术的时序图；

图14示出根据本发明的一些实施例，用于实现第二切换技术的控制信号产生的示意图；

图15示出根据本发明的一些实施例，实施改良的返回-保持方案的三阶层DAC单元的第三切换技术的时序图；

图16示出根据本发明的一些实施例，用于实施第三切换技术的控制信号产生的示意图；

图17示出根据本发明的一些实施例的示范性装置的系统图，所述装置被配置以用于实现实施改良的返回-保持方案的三阶层DAC单元的改进的切换技术；和

图18示出根据本发明的一些实施例，阐述示例性数据处理系统的框图。

具体实施方式

DAC的基础

DAC是响应于二进制数字输入码而产生数字值化(分离步骤)模拟输出的装置。其中数字输入可以是例如来自晶体管逻辑(TTL)、发射极耦合逻辑(ECL)、互补式金属氧化物半导体(CMOS)电路或低电压差分信号(LVDS)的输入，而模拟输出可为电压或电流。产生输出的方式将参考数量(电压或电流)分为二进制及/或线性分式，然后，该数字输入驱动对应个别DAC单元(可包括电流源、电压源、电阻器、电容器等等)的开关，结合适当数量的此等分式以产生输出，此程序有时称为“编码”。分式的数量及大小对应于可能的数字输入码数量，其为转换器分辨率或数字输入码中位数(N)的函数。例如，N位可产生2^N个可能编码。

在DAC中，将数字信号提供至编码组件(编码器)，由编码组件开启或关闭个别DAC单元，以将数字信号的数字输入值转换为模拟值。同一时间开启的DAC单元数量代表该时间所产生模拟信号的模拟值。

例如，具有15个DAC单元的DAC能够由开启适当DAC单元而将4位数字值(亦即N＝4)转换为16种不同模拟值(2^N，因此就N＝4而言，可能的编码数量为2⁴＝16)中的一种。例如，若要将数字值0110转换为模拟值，可开启六个DAC单元，若要将数字值0111转换为模拟值，可开启七个DAC单元，若要将数字值1001转换为模拟值，可开启9个DAC单元，若要将数字值1011转换为模拟值，可开启-11个DAC单元，以此类推。

电流导引DAC的基本知识

电流导引拓朴为业界常用的DAC实现方法。由于此种拓朴简单且具有灵活性，可应用于大规模的高速或高分辨率应用组合。图1示出了16位温度计码电流导引DAC 100的典型实施。该DAC包括一组电流导引单元102、104、106及108；放大器110；一对反馈电阻器112及114；且有时包括一对电容器C1 116及C2 118。电容器116及118有效减缓步进输出波形以降低放大器转换速率的要求。最简单形式的控制位及其互补版本为D型正反器数组的Q输出及QB输出。这些D型正反器的输入为数字DAC码。因为是由数字编码控制将多少单元导向放大器的适当加总接点，所以电路运作十分简单。使用定义DAC转换率的时钟，经由D型正反器，将控制位的所有输出过渡同步。

相较于传统奈奎斯特(Nyquist)转换器，Σ-ΔDAC能够以较低成本达成高分辨率及低扭曲的功效。过去已有诸多在输出级中使用电流导引拓朴的极高分辨率DAC。

DAC的返回-保持方案的基础知识

电流导引DAC广为人知的问题在于符际干扰(ISI)。造成ISI的原因是各电流单元送达输出的电流脉冲波形起落时间不等。因此，DAC的当前输出值取决于其先前值。ISI的净效应为使DAC的总谐波扭曲(THD)及噪声表现显著劣化。

在现有技术中，使用例如归零(RTZ)技术等前案技术降低ISI的影响。RTZ的原理如图2所示。RTZ迫使各电流单元关闭一段时间，通常为半个时钟周期。因此，DAC的输出于每一时钟周期的始必然从零开始，如此可以完全去除ISI。然而，此技术的主要缺点包括高转换速率、带宽要求以及放大器的高功耗，且返回于零状态时会产生额外的高频内容。

因此，有人提出以“返回-保持”(RTH)替代RTZ。图3的框图为实施于电流导引DAC输出级中的返回-保持方案，其中加设有开关S1 302、S2304及S3 306。开关S1 302及S2 304受控于HOLD_B信号，开关S3 306受控于HOLD信号。时钟的时序图、电流单元控制位以及控制信号如图4所示。

如图3中RTH电路的运作说明如下。当时钟402的升缘抵达时，HOLD_B 404变为低(LOW)，并由关闭开关S1 302及S2 304而将反馈电阻器R1 308及R2 310与电流对电压转换器的加总接头断开。在此同时，HOLD 406变为高(HIGH)，并经由开关S3 306将电阻器R1 308与R2 310的左侧连接。电流单元的输出也经由开关S3 306短路连接在一起。在此“保持”期间，电流对电压转换器处于“保持”模式，由电容器C1 312及C2 314将其输出电压保持在相同值。因此，此切换方案被命名为“返回-保持”。由于电阻器R1 308及R2 310跨电流对电压转换器的正、负输出连接，此电阻器串(开关S3 306的端子)的中点设定于放大器A1的输出共享模式(CM)电压。由于输出电流单元连接至此点，放大器A1提供CM缓冲器的功效，并将其汲极保持于CM位准，因此无需使用额外的CM缓冲器。

在“保持”期间，DAC正反器输出412有所改变，但由于反馈电阻器R1 308及R2 310仍与加总接头SJP及SJN断开，所以模拟输出410不会改变。当“保持”期间结束时，S3 306关闭，S1 302及S2 304开启。电阻器R1 308及R2 310连接回SJP及SJN，允许DAC电流转换成输出电压。由于DAC正反器输出412在“保持”期间改变，输出并不具有关于每一个别切换电流单元起落时间的信息或记忆。因此输出电压不会受到符际干扰。

图5示出了D型正反器产生HOLD、HOLD_B及时钟408的电路。RESET信号用于将所示RS正反器设置为重设状态，此时HOLD_B为高(HIGH)且HOLD为低(LOW)。同一RESET信号也清除D型正反器DFF1。

逻辑闸AN1 502及I1 504于DAC_CLK 506的升缘抵达时产生脉冲，其中DAC_CLK506为转换器的主时钟。所产生脉冲的持续时间取决于经由逆变器I1 504的延迟。通常，1ns至2ns的脉宽即足以设定目前硅晶圆技术中所用RS正反器。当此脉冲出现于NO1 508的输入时，其将HOLD_B 510设定为LOW，将HOLD 512设定为HIGH。此时，电流对电压处于“保持”阶段，其电压维持恒定。此脉冲的降缘脉冲调节正反器DFF1514以在输出Q产生HIGH。在由B1516决定的延迟后，B1 516的输出变成HIGH，并将HOLD_B 510设回HIGH，且将HOLD 512设回LOW；电流对电压也开始转换新DAC码所产生的电流。

而后DAC_CLK的降缘产生脉冲，此脉冲重设DFF1 514。图5的电路在DAC_CLK的每一升缘重复相同运作。

由于TRIG的降缘用于脉冲调节储存有DAC码的D型正反器数组，D型正反器数组对应待转换数字码的改变而产生的状态改变将于电流对电压转换器处于“保持”模式时发生。当经由逆变器I1及缓冲器B1的延迟约略相等时，D型正反器数组状态必定会在“保持”期间的中改变。使电流对电压转换器处于保持模式，即当D型正反器因应数字码改变为下一个数字值而发生输出改变时，在保持期维持有关先前数字值转换的模拟输出，即能够防止在此临界瞬时时间中发生干扰电流源汲极电压的情形。

图5电路的优点在于逻辑闸可轻易设计为产生理想的HOLD 512与HOLD_B 510交叉点。此理想交叉点对高速操作必备放大器的加总接头产生最少量的干扰。再者，若放大器带宽充足，切换方案可无感于HOLD_B支脉宽变化。这表示电路不会受到图5的逻辑闸所造成的抖动所影响，此为返回-保持技术的又一优点。

三阶层DAC的基础

参照上述图1，传统温度计码电流导引DAC的缺点为热噪声问题。尤其，当数据为零时，切换电流源的一半可连接至一加总接头，另一半可连接至电流对电压转换器的另一加总接头。此外，顶部电流源可必然连接至加总接头。电流源为DAC输出中的主要热噪声源，决定转换器的讯噪比(SNR)。

一种先前用于处理上述热噪声问题的技术使用三阶层温度计码电流导引DAC单元，各单元包括一对电流源(正与负)及每个电流源3个开关，这些开关在本文中称为开关b、b_bar及z。这样的DAC单元示于图6的例子中，示出了8个DAC单元，以位0-7表示。通常，DAC会使用多个DAC单元，例如图6示例中的8个DAC单元或图8示例中的16个DAC单元，特定DAC单元的开关在途中以指示该DAC单元的参考号码标示，例如在图8中标示为“单元0”的DAC单元的开关“b”，或在图6中标示为“单元0”的DAC单元的开关“b”，显示为开关b0，在图8标示为“单元15”的DAC单元开关“b”显示为开关b15，以此类推。

由于各对电流源可透过三种方式连接至加总接头，每对可贡献正电荷量、负电荷量或完全不提供任何电荷。当数据为零时，所有电流源皆连接至一缓冲器放大器，以维持适当的汲极电压。因此，主要噪声源来自放大器，其于设计上远小于电流源。这样可大幅改善SNR。图7显示图6开关z控制信号的真值表。

对于每个DAC单元(例如图6所示的每一个0-7)而言，当转换者为1的数字值时，开关b为闭路，开关b_bar及z为开路；当转换者是为-1的数字值时，开关b_bar为闭路而开关b及z为开路；且，当转换者是为零的数字值时，开关z为闭路而开关b及b_bar为开路。

三阶层DAC中返回-保持切换方案的应用

上述常规两阶层DAC的返回-保持技术同样可应用于三阶层DAC，为三阶层DAC带来类似如于两阶层DAC中所述的优点。图8示出了这样的实施范例，其是16位三阶层温度计码电流导引DAC的返回-保持方案框图。实施此返回-保持方案的三阶层DAC另具有开关S1802，S2 804及S3 806。类似于图3所示，在图8中，开关S1 802及S2 804受控于HOLD_B信号，开关S3 806受控于HOLD信号。时钟、电流单元控制位及控制信号的时序图标于图9。

下面描述图8中所示RTH电路的操作。当时钟902的升缘抵达时，HOLD_B 904变为LOW，关闭开关S1 802及S2 804，由此将反馈电阻器R1 808及R2 810与电流对电压转换器的加总接头断开。在此同时，HOLD906变为HIGH，并经由开关S3 806连接电阻器R1 808与R2810的左侧。电流单元的输出也由开关S3 806短路连接在一起。在此“保持”期间，电流对电压转换器处于“保持”模式，由电容器C1 812及C2 814将其输出电压保持在相同值。由于电阻器R1 808及R2 810跨电流对电压转换器的正、负输出连接，此电阻器串(开关S3 806的端子)的中间点设定于放大器A1的输出共享模式(CM)电压。由于输出电流单元连接至此点，放大器A1具有CM缓冲器的功效，且将其汲极保持于CM位准，因此无需使用额外CM缓冲器。

图8的电路与图3的电路类似，在“保持”期间，DAC正反器输出因应DAC码的改变而发生变化。正反器输出的改变虽未明示于图9，但类似于图4中输出412处的D型正反器输出改变(即D型正反器于保持期的输出改变)。图9所示是DAC码918的改变，即数字值变化。此改变于略早于保持期发生，其差距可称为设定时间920，为设定D型正反器输出因应DAC码改变的变化所需时间。

虽然在“保持”期间，DAC正反器输出因应DAC码改变而改变，但由于反馈电阻器R1808及R2 810仍与加总接头SJP及SJN断开，模拟输出910不会改变。当“保持”期间结束，S3806关闭，S1 802及S2 804开启。电阻器R1 808及R2 810重新连接SJP及SJN，允许DAC电流转换成输出电压。由于DAC正反器输出在“保持”期间改变，输出并不具有关于每个别切换电流单元起落时间的信息或记忆，因此输出电压不会受到符际干扰。

类似于图6电路的操作，对于三阶层返回-保持DAC的每个DAC单元(例如图8的各位0-15)而言，当转换者是为1的数字值时，开关b为闭路而开关b_bar及z为开路。此现象示于图9，当转换者是为1的数字值(图9中的示数918-1)时，开关b的控制信号912为HIGH状态，而开关b_bar的控制信号914及开关z的控制信号916均为LOW状态。

同理，当转换者是为零的数字值时，开关z为闭路而开关b及b_bar为开路。此现象示于图9，当转换者是为零的数字值(图9中的示数918-2)时，开关z的控制信号916为HIGH状态，而开关b_bar的控制信号914及开关b的控制信号912皆为LOW状态。

最后，当转换者是为-1的数字值时，开关b_bar为闭路而开关b及z为开路。此现象示于图9，当转换者是为-1的数字值(图9中的示数918-3)时，开关b_bar的控制信号914为HIGH状态，而开关b的控制信号912及开关z的控制信号916俱为LOW状态。

图10的例示电路1000可用于为三阶层RTH DAC的每个DAC单元b、b_bar及z开关分别产生控制信号912、914及916。如图10所示，b开关的控制信号912为正反器1010的输出，b_bar开关的控制信号914为正反器1030的输出，z开关的控制信号916为正反器1020的输出。这些控制信号驱动开关为开路及闭路，如图9所示。

当待转换的数字值为正值，其提供至输入POS 1002。当待转换的数字值为负值，其提供至电路1000的输入NEG 1004。当待转换的数字值为零，在这种情况下输入POS 1002及NEG 1004均接收零，NOR闸1006的输出将成为逻辑HIGH。正、负数位值及NOR闸输出分别提供至其各自正反器1010、1030及1020。

控制信号912、914及916仅当HOLD信号906为HIGH时发生转换，此时电流对电压处于“保持”阶段，其电压维持不变，确保开关仅在保持期切换。关于图5的其他讨论可适用于此处，因此为求简洁，在此不加赘述。

下述的图10以及图12、14和16，仅就DAC单元b、b_bar及z开关的控制信号产生提供若干实例。在其他实施例中，可使用其他电路架构依据在此所述切换技术产生这些信号。

这样的三阶层RTH DAC将通过使用RTH方案提供的优势与如上所述通过使用三阶层逻辑提供的优势相结合。

用于三阶层RTH DAC的改进的切换技术

本发明实施例提供利用返回-保持方案以控制三阶层DAC单元的改良切换技术。公开的技术包括至少在处于两段转换为零的数字值的保持期之间的时期中关闭DAC单元。因为DAC单元在两段保持期之间为关闭状态，电流源汲极电压在临界瞬时时间内不会于D型正反器在保持期因应待转换数字值的改变而产生输出改变时受到干扰。以这种方式可减少功率消耗，同时保有三阶层返回-保持DAC的高效能特性。

本发明实施例的原理在于认知到只要开关z为闭路且电流流经DAC单元中z开关路径的部分，则电路便会转进于此且电力流经此处，因而转换零数字值的DAC单元仍会消耗大量电力。若在转换此零值时，至少于两段连续保持期间的时期，切断该DAC单元的电流源，将此DAC单元完全关闭，则可防止电流流经此DAC单元，从而降低DAC单元的功率消耗。因此，本发明实施例在实施RTH方案的三阶层DAC中，利用两段连续保持期间的闲置期完全关闭通往转换零数字值的DAC单元的电流源。如此一来，电流源汲极电压于临界瞬时时间不会受到干扰，确保三阶层RTH DAC的高效能特性。

现将参照图11-16的时序及控制信号图说明改良后的切换技术，其为图8电路架构的改良后控制机制。由于所有这些技术关于实施返回-保持方案的三阶层DAC，唯切换经过修改，因此下述的DAC单元可视为实施修改后的返回-保持方案。

改进的开关技术#1

图11依据本公开一些实施例，为实施修改后返回-保持方案三阶层DAC单元的第一切换技术时序图。由于第一切换技术为上述返回-保持技术的修改，关于图9的描述可适用于此特定修改。简洁起见，在此不重复图9的完整叙述，而仅就对图9切换机制的修改加以陈明。

类似于图9，图11示出了DAC时钟信号1102、HOLD_B信号1104、HOLD信号1106、D型正反器时钟1108及图11例示DAC码的模拟输出1110。还类似于图9，图11示出了开关b、b_bar及z的控制信号1112、1114及1116，以及DAC码1118的例示部分，包括数字值1、0及-1，分别以参考数字1118-1、1118-2及1118-3表示。

图11中各种组件的时序与图9相同，唯一的例外是控制信号控制开关z，示为控制信号z 1116。如图11所示，依据第一切换技术，当转换者是为零的数字值时，在保持期1与保持期2等二连续保持期之间，即图11中的A时期内，开关z为开路。否则控制信号b、b_bar及z与图9相同。具体而言，依据图11所示的第一切换技术，在保持期1及2的部分中，z开关的控制信号为HIGH，如同图9的切换技术，指示z开关于这些时间内为闭路。这些时间必须够长，才能依据所需DAC型为达成DAC单元电流源的沉降行为，例如达成特定程度的扭曲沉降，例如96dB的扭曲沉降。如果图11示例中的z开关在保持期1与2间的时期(即A时期)维持闭路，产生如图9所示的常规返回-保持方案，将会给电流源建立提供更多时间，这将是有益的，但会消耗更多的功率。在图11的示例中，时间期A中开关z是打开的在实现足够的DAC行为和同时降低功耗之间提供了可接受的折衷。

图11中所示产生控制信号1112，1114，和1116的电路在图12中以电路1200显示。因此，图12示出用于在三阶层RTH DAC单元(例如图8中所示)上实施第一开关技术的控制信号产生的示意图。当然，在其他实施例中，可以使用产生用于第一开关技术的控制信号的其它电路。

由于第一切换技术为上述返回-保持技术的修改，关于图10的描述可适用在此特定修改。简洁起见，在此不重复图10的完整叙述，而仅就对图10切换机制的修改加以描述。

图12未用于产生控制信号1112、1114及1116的例示电路1200。如图12所示，b开关的控制信号1112为正反器1210的输出，b_bar开关的控制信号1114为正反器1230的输出，且z开关的控制信号1116为NOR闸1208的输出。这些控制信号驱动开关为开路及闭路，如图11所示。

图12与图10的不同之处在于用于开关z的控制信号1116的生成。具体地，如图12中所示，电路1200使用OR门1206而非图10的NOR门1006。进一步地，不同于图10中所示提供元件1220的输出作为用于开关z的控制信号，在图12中，输出提供给NOR门1208，第二输出为HOLD_B，以产生用于开关z的控制信号1116。上面提供的参考图10的其他讨论适用于此处，其改良基于本公开对于本领域技术人员来说将是显而易见的，因此不再重复。

图12产生开关z控制信号1116的产生方式与图10不同。具体而言，如图12所示，电路1200采用OR闸1206，而非图10的NOR闸1006。进一步地，不同于图10将组件1220的输出提供为开关z的控制信号，在图12中，该输出提供至其第二输入为HOLD_B的NOR闸1208，由此产生开关z的控制信号1116。上面提供的参考图10的其他讨论适用于此处，其改良基于本公开对于本领域技术人员来说将是显而易见的，因此不再重复。

概括地说，根据开关技术#1，当数字值从先前值切换至下一个为零的值时，DAC单元首先对倾倒节点为开启(即开关z为闭路状态且电流流经DAC单元)。若DAC单元电流源用于下一个时钟周期，此操作为其提供设置时间。当使用DAC单元时，这也提供周期以外的瞬时时间。HOLD_B于A时期将DAC单元关闭。在“省电”A期间，DAC单元完全关闭，减少功率消耗。

切换技术#1关于转换单个为零数字值时的改良后切换。此技术可于每此转换零数字值时应用。

在一些实施中，DAC码可包括多个连续零数字值。在这种情况下，切换技术#1可以扩展至有利地用于该情况。现将参照改良切换技术#2及#3说明包括此种情况的实施例。

改进的开关技术#2

图13依据本公开的一些实施例，为实施修改后返回-保持方案的三阶层DAC单元中第二切换技术的时序图。由于第二切换技术为上述图9返回-保持技术的修改，且为图11切换技术#1的延伸，关于图9及图11的描述可适用于此特定修改。因此，在此切换技术#2对于上述切换机制的修改加以陈明。

类似于图9及图11，图13示出DAC时钟信号1302、HOLD_B信号1304、HOLD信号1306、D型正反器时钟1308及图13例示DAC码的模拟输出1310。还类似于图9和11，图13示出分别用于开关b、b_bar及z的控制信号1312、1314及1316，以及例示部分DAC码1318，此次包括一系列数字值，即1、0、-1、0、0、0及1，分别以示数1318-1至1318-7标明。

图13中各种组件的各种数字码值时序与图9所示者大致相同，唯一的差异在于控制开关z的控制信号z 1316。如图13所示，依据第二切换技术，首先确定一连串多个为连续零的k需要转换。此一连串k连续零在图13的范例中为一连串三个连续零(亦即k＝3)，示为数字值1318-4、1318-5及1318-6。在这种情况下，开关z可于连续时期(图13的B时期)中保持为开路，该连续时期(图13的B时期)处于一段保持期(图13的保持期3)结束与另一段保持期(图13的保持期5)开始之间，所述第一段保持期(图13的保持期3)是有关非零数字值(图13的DAC码值1318-3)改变成连续k个零中的第一零值(图13的DAC码值1318-4)，而所述第二段保持期(图13的保持期5)则是有关k个连续零数字值中第(k-1)个数位值(图13的DAC码值1318-5)改变成第k个数字值(图13的DAC码值1318-6)。

因此，切换技术#2使DAC单元在该时期保持关闭，如切换技术#1，参见例如图13中A时期的二例，示为时期A2及A3，但因所转换者为多个连续零值，DAC单元为关闭状态的时间可较仅实施切换技术#1为长。k等于或大于3时即为如此，其中B时期包括(k-1)个A时期，如图13的B时期包括A2及A3时期。

k个连续数字值的评估可利用样本此技术中已知的延迟及前视技术。可应用上述关于k零值中第一(k-1)值的方式。样本延迟及前视可连续执行，即在每下一个数字值转换时，评估一连串k个数字值以判定是否所有为灵的数字值向后移动一个数位值。因此，可运用已知样本延迟及前视技术持续评估预先定义多个数字值的滑动窗口，且切换技术#2可连续施用于k个零值的一连串第一(k-1)数位值。

一旦判定接续于k零值后的下一个数字值为并非零值，切换技术#2可进一步包括为此连串中最后零值所采取的节电措施。应知为求判定接续于k零值后的下一个数字值为非零数字值，必须使用上述的已知前视技术对(k+1)值进行评估。

当特定数位值判定为该连串k个零数位值中的最后一个时，如图13中数字值1318-6的情形，则切换技术#2可使用技术#1进行该值的转换–即在有关第(k-1)个数字值改变为第k个数字值的保持期(图13的保持期5)中的部分时间开启DAC单元以导通电流，接着在从保持期结束到下一个保持期(图13的保持期6)开始间的时期(图13的A4时期)再次关闭DAC单元。然后，DAC单元可于后方保持期中再次开启(即在图13的保持期6中开启，如同图9中RTH方案的情形)。为转换最后一个为零数字值而以此方式开启DAC单元以供可让电流源沉降以便电路做好处理接续而来非零值的准备。此于图13中标示为“电流单元的前视设定时间”。图13所示的前视设定时间较佳者够长而足以达成DAC单元电流源依据所需DAC行为的所需沉降行为，例如达成特定程度的扭曲沉降。

或者，DAC单元可于全部k数字值的外保持期维持关闭，但如此一来，DAC单元的电流源的沉降时间不足，因而会导致无寄生动态范围(SFDR)缩小。图13虽未特别示出，但会在保持期3与保持期6之间保持DAC单元关闭。如已知者，SFDR代表基础信号对输出中最强寄生信号的强度比，且堪称DAC效能的重要特性，SFDR越高越佳。在此情境中，虽然SFDR缩小，但因DAC单元可在有关第(k-1)个数字值改变成第k个数字值的保持期(亦即图13的保持期5)保持关闭，有助节电，故而整体仍为可接受的情形。

当实施切换技术#2时，若判定待转换的多个数字值包括受两个非零数字值所包围的零值，则，于各种实施例中，可实施切换技术#1可以便于此零值转换的期间节省电力(如图13中开关z在A1时期为开路)，或者不使用节电技术，且开关z可在该值的转换期间维持闭路(图13未示)。

图14示出可产生图13中控制信号1312、1314及1316的电路1400。因此，图14即图8三阶层RTH DAC单元实施第二切换技术的控制信号产生示意图。当然，在其他实施例中，也可使用其他电路产生第二切换技术的控制信号。

由于第一切换技术为上述返回-保持技术的修改，关于图10的描述可适用于此特定修改。简洁起见，在此不重复图10的完整叙述，而仅就对图10切换机制的修改加以陈明。

图14的例示电路1400产生控制信号1312、1314及1316。如图14所示，b开关的控制信号1312为正反器1440的输出，b_bar开关的控制信号1314为正反器1450的输出，z开关的控制信号1316为NOR闸1460的输出。此等控制信号驱动开关开路并闭路，如图13所示。

图14不同于图10的处为开关z控制信号的产生。具体而言，如图14所示，正反器1410及1430延迟输入数据，促进如图13中时序图所述的前视动作。上述有关于图10及图12的其他讨论适用于此修改，且为于此技术中具有通常知识的人基于本发明所轻易可知，因而在此不加赘述。

概括地说，依据切换技术#2的某些实施例，输入数据可延迟至少1个时钟周期，做为前视设定时间。当侦测到进入数字值中有二个或多个连续零值时，可将DAC单元完全关闭，藉此减少电流单元的瞬时，从而节省更多电力。在“省电”期间B，DAC单元完全关闭，减少功率消耗。在一些实施例中，若下一个数字值并非零值，DAC单元可配置成应用切换技术#1。

改良切换技术#3

图15依据本公开一些实施例示出实施修改后返回-保持方案的三阶层DAC单元的第三切换技术时序图。第三技术与上述第二技术实施例不同的处在于，当一连串k个连续零数字值的最后一个零值后的下一数位值，亦即第(k+1)个值为一非零值时，该如何处理最后一个零值。具体而言，如图15所示，依据切换技术#3，在A4期间，z开关可为闭路，且DAC单元可为开启并导通电流。

因此，依据切换技术#3，DAC单元可在第(k-1)个数字值改变成第k个数字值的保持期(图15的保持期5)的部分时间为开启以导通电流，在从保持期结束到下一个保持期(图15的保持期6)开始的后续时期(图15的A4时期)中保持开启，并在后者保持期中保持开启(亦即在图15中保持期6的至少一部分时间继续为开启状态，如同图9中RTH方案的情形)。以此方式开启切换DAC单元，与图13所示情境相较，可为最后一个零数字值的转换提供更多时间，藉此使电流源达成所需沉降行为以准备转换接续而来的非零值，此即图15所示的「电流单元前视设定时间」。由于此设定时间在图15的情境大于图13，虽必须消耗较多电力，但可达成较佳的SFDR。

上述有关于图13的其余说明适用于此，为求简洁，在此不加赘述。

图16所示为用于产生控制信号1512、1514及1516的例示电路1600。如图16所示，b开关的控制信号1512为正反器1210的输出，b_bar开关的控制信号1114为正反器1230的输出，z开关的控制信号1116为NOR闸1208的输出。这些控制信号驱动开关为开路及闭路状态，如图11所示。图16不同于图10、图12及图14的处同样在于开关z的控制信号产生方式。具体而言，图14的NOR闸1460在图16中由逆变器1660所取代。取代后，“z”在非零转换(即+1或-1数字输入值的转换)前的整个时期可为HIGH。此改变允许DAC单元中电流源的完整设置时间，如上所述。上述有关于图10、图12及图14的其他讨论适用于此修改，且为于此技术中具有通常知识的人基于本发明所轻易可知，因而在此不加赘述。

概括地说，依据切换技术#3的一些实施例，输入数据可延迟至少1个时钟周期以做为前视设定时间。当侦测到进入数字值中有二个或多个连续零值时，可将DAC单元完全关闭，由此减少电流单元的瞬时，从而节省更多电力。在“省电”B期间，DAC单元完全关闭，减少功率消耗。在一些实施例中，如果下一个数字值并非零值，DAC单元可保持开启，以便电流源获得一个完整时钟周期的设定时间。此实施无需对汲极计生电容充放电，因此特别适合高速度操作。

图11、图13及图15所示的切换技术仿真显示可渐进增加SFDR，例如在图11中为90dB，图13为95dB，图15为100dB。

例示DAC

图17示出依据本公开一些实施例的例示装置1700系统图，例如DAC，其在实施修改后返回-保持方案的三阶层DAC单元中实施改良切换技术。如图所示，此装置可接收输入数字值并将至少部分数字值提供予DAC单元1704。虽然图17仅示出一个DAC单元，该DAC 1700通常包括多个DAC单元，如上述部分附图所示。DAC 1700可进一步包括控制器1706，其可至少按照上述方式产生控制信号，以依据在此所述的改良切换技术于不同时间允许或防止电流流经DAC单元。为此，在一些实施例中，控制器1706可包括至少处理器1708及内存1710，如图17所示，用以实施在此所述的各种改良切换技术。然而在其他实施例中，控制器1706可由实施如图12、图14及图16所示电路，或实施为b、b_bar及z开关产生控制信号的模拟电路，而执行在此所述的各种改良切换技术。模拟值1712可在DAC 1700的输出处提供。

在各种实施例中，各DAC单元可各自连接于一个别控制器1706。在其他实施例中，控制器1706可配置成控制DAC的二个或多个，甚至全部DAC单元。

此外，虽然图17绘示的控制器1706包括于DAC 1700内，但在其他实施例中，控制器1706可设于DAC 1700外部，在此情况下，控制器1706可配置成经由任何适当的通讯管道，远程控制DAC 1700。换句话说，控制器1706可不如图17所示设于DAC 1700内，而是设于DAC1700外，并以可沟通的方式耦接于DAC 1700。

例示数据处理系统

图18为依据本公开一种实施例的例示数据处理系统1800框图。此数据处理系统可配置成例如在此所述控制器1706的功能或配置成实施在此所述的各种改良切换技术的任何其他系统。

如图18所示，数据处理系统1800可包括至少处理器1802，其经由系统总线1806耦接于内存组件1804。就此而言，数据处理系统可将程序代码储存于内存组件1804中。再者，处理器1802可执行经由系统总线1806而自内存组件1804取得的程序代码。在本发明方面中，所述数据处理系统可为适合储存并/或执行程序代码的计算机。然应知数据处理系统1800实可采取任何系统的形式实施，只要其包括处理器及能够执行本案功能的内存即可。

内存组件1804可包括一个或多个物理内存装置，例如，本机内存1808及一个或多个大量储存装置1810。本机内存可为随机存取内存或常用于执行程序代码的其他非持续性内存装置。所述大量储存装置可实施为硬盘或其他持续性数据储存装置。处理系统1800亦可包括一个或多个高速缓存(图未示)，其提供至少部分程序代码的暂时性储存，由此节省执行时需要用于自大量储存装置1810取得程序代码的时间。

图中标示为输入设备1812及输出装置1814的输入/输出(I/O)装置可随选耦接于数据处理系统。输入设备的范例可包括，但不限于，键盘、指向装置，例如鼠标或类似物。输出装置的范例可包括，但不限于，屏幕或显示器、扬声器或类似物。输入及/或输出装置可直接或经由中介I/O控制器耦接于数据处理系统。

在一实施例中，输入及输出装置可实施为结合式输入/输出装置(于图18中围绕输入设备1812及输出装置1814的虚线)。此结合式装置的范例为触控显示器，有时亦称为“触碰屏幕显示器”或简称为“触控屏幕”。在这样的实施例中，可由例如触控笔或用户手指等实体对象在触控屏幕上或附近的动作构成对于该装置的输入。

网络配接器1816还可以随选耦接于数据处理系统，使其能够经由中介的私人或公用网络而连接其他系统、计算机系统、远距网络装置及/或远距储存装置。网络配接器可包括数据接收器，用以接收由该系统、装置及/或网络传送至数据处理系统1800的数据，并可包括数据传输器，用以将来自数据处理系统1800的数据传输至该系统、装置及/或网络。调制解调器、电缆调制解调器及以太网络卡为可用于数据处理系统1800的不同网络配接器类型。

如图18所示，内存组件1804可储存应用程序1818。于各种实施例中，应用程序1818可储存于本机内存1808、一个或多个大量储存装置1810或与该本机内存及该大量储存装置分离。应知数据处理系统1800可进一步执行操作系统(图18未示)，以利应用程序1818的执行。采取可执行程序代码形式的应用程序1818可由数据处理系统1800执行，例如，由处理器1802执行。因应应用程序的执行，数据处理系统1800可实施在此所述的一或多项操作或方法步骤。

变化与实施

虽然本公开的上述实施例参照图1-18的例示实施方式加以说明，但熟悉此技术的人应可了解，各种上开教示可应用于多种其他实施方式。例如，虽然本发明所提供的部分描述涉及温度计编码，此等描述同样可应用于其他用于DAC中的编码方法。再者，虽然在此以具有8或16个DAC单元的DAC为例说明，当然亦可使用任何其他数量的DAC单元。

本公开实施例特别适用于要求高速的过采样DAC，亦称内插式DAC，例如三角积分DAC。然而，在此所提供的技术不仅限用于过采样DAC，只要配合于此技术中具有通常知识的人所可轻易思及的修改，亦同样适用于其他种类的DAC，例如奈奎斯特DAC。

于特定情境中，在此所述的特色可应用于汽车系统、安全关键产业应用、医疗系统、科学仪器装置、无线及有线通讯、雷达、工业制程控制、音频及视讯设备、电流感应、器械操作(具高精确度性质)以及其他数字处理类型系统。

此外，上述特定实施例可用于医学造影、病患监控、医疗器械操作及居家健康照护的数字信号处理技术，包括肺部监视器、加速度计、心率监视器、起搏器等等。其他应用可涉及汽车安全系统技术(例如，稳定性控制系统、驾驶人辅助系统、刹车系统、信息娱乐及任何种类的车内应用程序)。

又于其他范例情境中，本发明的教示可应用于工业市场，包括用以提升产能、能效以及可靠性的制程控制系统。于消费者应用中，上开信号处理电路的教示可用于图像处理、自动对焦及影像稳定化(例如，用于数字相机、摄录像机等等)。其他消费者应用可包括家庭剧院系统的音频及视讯处理器、DVD录像机及高画质电视机。

在以上实施例的讨论中，系统的组件，例如时钟、多任务器、缓冲器及/或其他组件可经更换、取代或以其他方式修改以满足特定电路系统需求。此外，应知亦可选用互补电子装置、硬件、软件等等实施本发明关于改良切换技术的教示。

用以实施本发明改良切换技术的各种系统零件可包括用以执行在此所述功能的电子电路系统。于某些情况下，系统的一项或多项零件可由专为执行本发明功能而配置的处理器所提供。例如，所述处理器可包括一种或多种特殊应用组件，或者包括用于执行本发明功能的可编程逻辑闸。所述电路系统可操作于模拟领域、数字领域或混合信号领域。于某些实例中，所述处理器可藉由执行一项或多项储存于非瞬时计算机可读取储存介质的指令而实现本发明的功能。

在示范实施例中，可于电路板或相关电子装置中使用任何数量的图8-18电路。所述电路板可为通用电路板，其上装设电子装置内部电子系统的各种组件，并进一步提供连接其他周边装置的连接器。更具体而言，所述电路板可提供电性连接，供系统的其他组件进行电性通讯。可依据实务配置需求、处理需求及计算机设计等等因素，将任何适合的处理器(包括数字信号处理器、微处理器、支持芯片组等等)、计算机可读非瞬时内存组件等等适当耦接于该电路板。更可将例如外接储存装置、外加传感器、音频/视讯显示控制器及周边装置等其他组件以插卡形式插入电路板，或经由缆线连接电路板，或直接整合于电路板本身。于各种实施例中，在此所述的机能可采用模仿形式实施，即为运行于支持此等功能的结构中一个或多个可配置(例如可编程)组件的软件或韧体。提供模仿的软件或韧体可设置于非瞬时的计算机可读储存媒体中，其包括允许处理器执行改等机能的指令。

在另一个示范实施例中，图8-18的电路可采用独立式模块的形式实施(例如，一种具有相关组件及电路系统而可执行特定应用程序或功能的装置)或为插入式模块的形式，可插入电子装置上的应用专属硬件中。应知本发明实施改良切换技术的特定实施例可部分或全部纳入系统单芯片(SOC)封装中。所谓SOC指将计算机或其他电子系统的组件整合于单一芯片上的集成电路。其可包括数字、模拟、混合信号功能且通常具有射频功能：一切均可设置于单一芯片基板上。其他实施例可包括多芯片模块(MCM)，其位于单一电子封装中的多个分离IC，可经由电子封装彼此密且互动。于其他各种实施例中，在此所述改良切换技术的机能可实施于特殊应用集成电路(ASIC)、现地可编程门阵列(FPGA)及其他半导体芯片中的一或多枚硅芯。

应知在此概述的所有规格、尺寸及关系(例如，处理器数量、逻辑操作等等)仅为范例及教示的用。此等信息可在不脱离本发明精神或所附申请专利范围的前提下为大幅变化。规格仅适用于非限制性范例，且应以此方式解读。于以上叙述中，示范实施例的描述参照特定处理器及/或组件安排。实际实施时可在不脱离所附申请专利范围的前提下进行各种修改及变化。据此，应知说明及附图属说明性质，而非限制性质。

在此所述的诸多范例中可能就二、三、四或更多电性组件间的交互作用加以描述，然而仅为讲求说明的清晰且为举例的用。应知本发明系统实可以任何适合的方式组建。连同类似设计替代方案，图8-18所绘示的任何组件、模块及组件可以各种可能的配置组合，一切均属本说明书的广义范围。于特定情况下，描述一组流程中一或多种机能时仅提及有限数量的电性组件或许较为便于说明。应知图8-18的电路及其教示可轻易改变规模，且可容纳大量组件以及更复杂/精密的安排及配置。据此，在此提及的范例不应限制本发明电路的范畴并禁止其广义教示运用于无数其他架构的可能。

应知于本说明书中，“一实施例”、“示范实施例”、“另一实施例”、“某些实施例”、“各种实施例”、“其他实施例”、“替代实施例”等等中所提及各种特色(例如，组件、结构、模块、组件、步骤、操作、特性等等)意欲表示本发明的一或多实施例中包括任何此等功能，但可能未必结合于同一实施例。

也应知本案改良切换技术的功能仅说明图8-18所示系统可执行的部分可能功能。这些操作中的部分可视需要删除或取消适当，或者此等操作可在不脱离本发明范畴的前提下经过大幅修改或改变。此外，此等操作的时序亦可显著改变。前文述及的操作流程仅为举例以便讨论的用。在此所述实施例应具实质灵活性，可在不脱离本发明教示的前提下采取任何适合的安排、先后、配置及时序机制。

熟悉此技术的人可思及诸多其他改变、取代、变化、修改及修改，且所有落于所附申请专利范围内的此等改变、取代、变化、变更及修改俱应为本发明所包括的范畴。

虽然本案申请专利范围于向专利商标局提出时采用单一附属形式，应知除非于技术上无法实行，否则任何权项均可附属并结合于任何同类前项。

应知上述装置的所有操作特性亦可透过此在所述的方法或程序加以实施，且范例中的细节可用于一个或多个实施例中的任何部分。

Claims (17)

1.一种数模转换器DAC，包括：

多个DAC单元，每个DAC单元包括三阶电流导引DAC单元，配置成在与提供给DAC单元的每个数字值变化到下一个数字值相关联的保持期间中，维持与所述每个数字值转换为所述下一个数字值相关联的模拟输出；和

一个或多个控制器，用于控制多个DAC单元，

其中，所述一个或多个控制器被配置为，针对所述多个DAC单元中的每个DAC单元，

确定提供给DAC单元的第一数字值变化到第二数字值，所述第二数字值为零，

识别第二数字值为k个连续零数字值中的第一零值，k是等于或大于二的整数，并且

至少在与第一数字值变化到第二数字值相关联的保持期间的结束和与作为k个连续零数字值中的最后一个之前的一个数字值到作为k个连续零数字值中的最后一个数字值的数字值的变化相关联的保持期间的开始之间的时间段期间，防止DAC单元导通电流。

2.根据权利要求1所述的DAC，其中所述一个或多个控制器被进一步配置为，针对所述多个DAC单元中的每个DAC单元，

识别紧邻k个连续零数字值中的最后一个数字值之后的数字值是非零值，

在与k个连续零数字值中最后一个之前的一个数字值到k个连续零数字值中最后一个数字值的数字值的变化相关联的保持期间中的至少部分期间，允许DAC单元导通电流，以及

在与作为k个连续零数字值中的最后一个之前的一个数字值到k个连续零数字值中的最后一个数字值的数字值的变化相关联的保持期间的结束和与k个连续零数字值中的最后一个数字值到紧邻k个连续零数字值中的最后一个数字值之后的数字值的变化相关联的保持期间的开始之间的时间段期间，防止DAC单元导通电流。

3.根据权利要求1所述的DAC，其中所述一个或多个控制器被进一步配置为，针对所述多个DAC单元中的每个DAC单元，

识别紧邻k个连续零数字值中的最后一个数字值之后的数字值是非零值，

在与作为k个连续零数字值中最后一个之前的一个数字值到k个连续零数字值中的最后一个数字值的数字值的变化相关联的保持期间中的至少一部分期间，允许DAC单元导通电流，以及

在与作为k个连续零数字值中的最后一个之前的一个数字值到k个连续零数字值中的最后一个数字值的数字值的变化相关联的保持期间的结束和与k个连续零数字值中的最后一个数字值到紧邻k个连续零数字值中的最后一个数字值之后的数字值的变化相关联的保持期间的开始之间的时间段期间，允许DAC单元导通电流。

4.根据权利要求1所述的DAC，其中被配置成防止DAC单元导通电流的所述一个或多个控制器包含：

一个或多个控制器，被配置成：在与所述第一数字值到所述第二数字值的变化相关联的保持期间的结束和与k个连续零数字值中的最后一个数字值到下一个数字值的变化相关联的保持期间的开始之间的时间段期间，防止DAC单元导通电流。

5.根据权利要求1所述的DAC，其中所述一个或多个控制器被进一步配置为，针对所述多个DAC单元中的每个DAC单元，

使输入数据样本延迟若干个时钟周期，足以允许先行建立时间来识别k个连续数字值的序列中的数字值。

6.根据权利要求1所述的DAC，其中，每个DAC单元包括一对电流源，被配置为当连接时导通电流通过DAC单元，以及其中被配置成防止DAC单元导通电流的所述一个或多个控制器包括：

一个或多个控制器，被配置成断开所述一对DAC单元的电流源。

7.根据权利要求1所述的DAC，其中，所述DAC是过采样DAC。

8.一种用于控制三阶电流导引DAC单元的装置，被配置为在与每个数字值变化到下个数字值相关联的保持期间中，维持与所述每个数字值转换为所述下个数字值相关联的模拟输出，所述装置包括：

装置，用于对于第一数字值变化到第二数字值，确定第二数字值是零；

装置，用于识别所述第二数字值是k个连续零数字值中的的第一零值，k是等于或大于二的整数，和

装置，用于至少在与所述第一数字值到所述第二数字值的变化相关联的保持期间的结束和与作为k个连续零数字值中的最后一个之前的一个数字值到作为k个连续零数字值中的最后一个数字值的数字值的变化相关联的保持期间的开始之间的时间段期间，防止所述三阶DAC单元导通电流。

9.根据权利要求8所述的装置，进一步包括：

装置，用于确定紧邻k个连续零数字值中的最后一个数字值之后的数字值是非零值；

装置，在与作为k个连续零数字值中的最后一个之前的一个到k个连续零数字值中的最后一个数字值的变化相关联的保持期间中的至少部分期间，允许三阶DAC单元导通电流，以及

装置，在与作为k个连续零数字值中的最后一个之前的一个到k个连续零数字值中的最后一个数字值的数字值的变化相关联的保持期间的结束和与k个连续零数字值中的最后一个数字值到紧邻k个连续零数字值中的最后一个数字值之后的数字值的变化相关联的保持期间的开始之间的时间段期间，防止三阶DAC单元导通电流。

10.根据权利要求8所述的装置，进一步包括：

装置，用于确定紧邻k个连续零数字值中的最后一个数字值之后的数字值是非零值；

装置，在与作为k个连续零数字值中的最后一个之前的一个数字值到k个连续零数字值中的最后一个数字值的变化相关联的保持期间中的至少部分期间，允许三阶DAC单元导通电流，以及

装置，在与作为k个连续零数字值中的最后一个之前的一个数字值到k个连续零数字值中的最后一个数字值的数字值的变化相关联的保持期间的结束和与k个连续零数字值中的最后一个数字值到紧邻k个连续零数字值中的最后一个数字值之后的数字值的变化相关联的保持期间的开始之间的时间段期间，允许三阶DAC单元导通电流。

11.根据权利要求8所述的装置，其中用于防止的装置包括：

装置，在与所述第一数字值到所述第二数字值的变化相关联的保持期间的结束和与k个连续零数字值中的最后一个数字值到下一个数字值的变化相关联的保持期间的开始之间的时间段期间，防止三阶DAC单元导通电流。

12.根据权利要求8所述的装置，进一步包括：

装置，使输入数据样本延迟若干个时钟周期，足以允许先行建立时间来识别k个连续数字值的序列中的数字值。

13.一种存储软件代码部分的非暂时性计算机可读存储介质，被配置为当在处理器上执行时，实施用于控制三阶电流导引DAC单元的方法，所述三阶电流导引DAC单元被配置以在与每个数字值变化到下一个数字值相关联的保持期间中，维持与所述每个数字值转换为所述下一个数字值相关联的模拟输出，所述方法包括：

对于第一数字值变化到第二数字值，确定所述第二数字值是零；

识别所述第二数字值是k个连续零数字值中的第一零值，k是等于或大于二的整数，和

至少在与第一数字值变化到第二数字值相关联的保持期间的结束和与作为k个连续零数字值中最后一个之前的一个数字值到k个连续零数字值中的最后一个数字值的数字值的变化相关联的保持期间的开始之间的时间段期间，防止三阶DAC元件导通电流。

14.如权利要求13所述的非暂时性计算机可读存储介质，其中所述软件代码部分被进一步配置为：

识别紧邻k个连续零数字值中的最后一个数字值之后的数字值是非零值，

在与k个连续零数字值中最后一个之前的一个到k个连续零数字值中的最后一个数字值的数字值的变化相关联的保持期间中的至少部分期间，允许三阶DAC单元导通电流，以及

在与k个连续零数字值中最后一个之前的数字值变化为k个连续零数字值中的最后一个数字值相关联的保持期间的结束和与k个连续零数字值中的最后一个数字值到紧邻k个连续零数字值中的最后一个数字值之后的数字值的变化相关联的保持期间的开始之间的时间段期间，防止三阶DAC单元导通电流。

15.如权利要求13所述的非暂时性计算机可读存储介质，其中所述软件代码部分被进一步配置为：

识别紧邻k个连续零数字值中的最后一个数字值之后的数字值是非零值，

在与作为k个连续零数字值中最后一个之前的一个到k个连续零数字值中的最后一个数字值的数字值的变化相关联的保持期间中的至少部分期间，允许DAC单元导通电流，以及

在与作为k个连续零数字值中最后一个之前的一个数字值到k个连续零数字值中的最后一个数字值的数字值的变化相关联的保持期间的结束和与k个连续零数字值中的最后一个数字值到紧邻k个连续零数字值中的最后一个数字值之后的数字值的变化相关联的保持期间的开始之间的时间段期间，允许三阶DAC单元导通电流。

16.如权利要求13所述的非暂时性计算机可读存储介质，其中所述防止步骤包括：

在与所述第一数字值到所述第二数字值的变化相关联的保持期间的结束和与k个连续零数字值中的最后一个数字值到下一个数字值的变化相关联的保持期间的开始之间的时间段期间，防止三阶DAC单元导通电流。

17.如权利要求13所述的非暂时性计算机可读存储介质，其中所述软件代码部分被进一步配置为：

使输入数据样本延迟若干个时钟周期，足以允许先行建立时间来识别k个连续数字值的序列中的数字值。

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