CN101018058A - 模拟/数字转换电路 - Google Patents

模拟/数字转换电路 Download PDF

Info

Publication number
CN101018058A
CN101018058A CNA2007100069717A CN200710006971A CN101018058A CN 101018058 A CN101018058 A CN 101018058A CN A2007100069717 A CNA2007100069717 A CN A2007100069717A CN 200710006971 A CN200710006971 A CN 200710006971A CN 101018058 A CN101018058 A CN 101018058A
Authority
CN
China
Prior art keywords
signal
mentioned
comparator
digital
maintaining part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007100069717A
Other languages
English (en)
Other versions
CN101018058B (zh
Inventor
山田敏己
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Publication of CN101018058A publication Critical patent/CN101018058A/zh
Application granted granted Critical
Publication of CN101018058B publication Critical patent/CN101018058B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明提供一种A/D转换电路，该电路是可缩短转换时间而不增加布局面积和消耗电流的多输入的A/D转换电路。当二进制计数器(30)的最上位(b8)为“L”时，各输入信号(INi)被取样/保持部(10)取样，保持在各数据保持部(50i)内的数字信号(Di)被选择器60依次选择而输出。当最上位(b8)为“H”时，各输入信号(INi)作为模拟信号(Ai)被保持，并与在DAC(20)中根据数字信号(DIG)所生成的基准电压(REF)进行比较。当从比较器(50i)所输出的判定信号(Ri)从“L”变化到“H”时，此时的数字信号(DIG)作为数字信号(Di)被保持在各数据保持部(50i)内。

Description

模拟/数字转换电路
技术领域
本发明涉及模拟/数字(以下称为“A/D”)转换电路，特别是涉及多输入的A/D转换电路。
背景技术
图2是现有的A/D转换电路的概略结构图。
该A/D转换电路是处理多输入的部件，具有分别输入有模拟输入信号INi(其中，i＝1～256)的输入端子11i。电容器13i和缓冲器14i经由开关12i与各输入端子11i连接。电容器13i是保持开关12i所取样的输入信号INi的部件，另一端与接地电位GND连接。缓冲器14i是使保持在电容器13i内的电压(输入信号INi)不变化而以低阻抗进行输出的部件，由连接有电压跟随器的运算放大器等构成。缓冲器14i的输出侧经由开关15i与节点NA连接。而且，A/D转换器(以下称为“ACD”)16与节点NA连接，从该ADC 16输出数字输出信号OUT。
在该A/D转换电路中，在取样期间所有开关121～12256接通，输入信号IN1～IN256被分别提供给电容器131～13256。此时，开关151～15256全部是断开的。当取样期间结束时，所有开关121～12256断开，输入信号IN1～IN256被分别保持在电容器131～13256内，变为保持期间。
当变为保持期间时，首先，开关151接通，与保持在电容器131内的输入信号IN1相同的电压从缓冲器141经由开关151被输出到节点NA。然后，节点NA的模拟电压由ADC 16转换成数字信号，并作为输出信号OUT被输出。
然后，开关151断开，开关152接通。然后，与保持在电容器132内的输入信号IN2相同的电压从缓冲器142经由开关152被输出到节点NA，由ADC 16转换成数字信号而作为输出信号OUT被输出。这样，缓冲器141～14256的输出电压由开关151～15256依次切换，并由ADC 16依次转换成数字信号。
【专利文献1】日本特开平7-38439号公报
然而，在上述A/D转换电路中，存在以下课题。
即，为了进行阻抗变换和电路分离而配备缓冲器141～14256，使设置在缓冲器141～14256的输出侧的切换用的开关151～15256依次接通/断开，把这些缓冲器141～14256的输出电压依次提供给ADC 16，转换成数字值。由于缓冲器14需要准备与输入信号IN相同的数量，因而当输入信号数增多时，这些缓冲器14所占的布局面积和消耗电流增大。因此，设置许多大容量的缓冲器变得困难，只能设置小容量的缓冲器，驱动能力受到限制。因此，当开关15接通而缓冲器14的输出电压被输出到节点NA时，存在到该节点NA的电压稳定为止的响应时间延长的问题。
例如，当把与节点NA连接的负荷电容C设定为5pF，把缓冲器14的输出电流I设定为5μA，把缓冲器14的响应电压V设定为5V时，充电给负荷电容的电荷Q具有Q＝CV＝IT(其中，T是输出电流I流动的时间)的关系，因而T＝5pF×5V/5μA＝5μs。当把到节点NA的电压稳定为止的响应时间设定为4T时，该响应时间为20μs。
在ADC 16是通常的逐次比较型的情况下，当把取样速度设定为10MHz左右时，数据转换时间为1μs左右，因而输入信号IN1～IN256的A/D转换时间的合计是约5.4ms(256×21μs)。即使使用取样速度是40MHz的高速的ADC 16，由于A/D转换时间中缓冲器14的响应时间占支配地位，因而该A/D转换时间的合计也几乎不变。
作为缩短A/D转换时间的方法，有准备多个ADC来并行进行AD转换的方法，然而有可能布局面积和消耗电流增大。
发明内容
本发明的目的是提供一种可缩短转换时间而不增加布局面积和消耗电流的多输入的A/D转换电路。
本发明的A/D转换电路的特征在于，该A/D转换电路具有：取样/保持部，其在取样期间，把m(其中，m是多数)个模拟输入信号经由开关分别提供给对应的电压保持用的电容器，并在保持期间，切断该开关而把保持在该电容器内的电压作为模拟电压来输出；DAC，其在保持期间，根据数字值生成呈n(其中，n是多数)级的阶梯状增加或减少的基准电压；m个比较器，其与上述输入信号对应地设置，在保持期间把上述基准电压与从上述缓冲放大器所输出的模拟电压进行比较来输出判定信号；m个数据保持部，其与上述比较器对应地设置，在保持期间把从该比较器所输出的判定信号发生变化时的上述数字值作为数字信号来保持；选择器，其在取样期间，根据上述数字值依次选择保持在上述m个数据保持部内的数字信号来输出；以及计数器，其在取样期间，与时钟信号同步地从0至少计数到m-1，把该计数值作为上述数字值来输出，并在保持期间，与该时钟信号同步地从0至少计数到n-1，把该计数值作为该数字值来输出。
在本发明中，具有针对多个输入信号的各方把保持在电容器内的电压与从DAC所提供的呈阶梯状变化的基准电压进行比较的比较器。因此，由于多个输入信号并行地与基准电压进行比较，因而没有必要为了转换而切换输入信号，不需要到输入信号稳定为止的等待时间，可缩短转换时间。并且，由于针对各输入信号保持与基准电压比较的判定信号发生变化时对应于基准电压的数字值，因而电路结构简化，具有可抑制布局面积和消耗电流的效果。
本发明的上述和其他目的以及新特征通过对照附图阅读以下优选实施例的说明将会更加明白。然而，附图专用于解说，而不限定本发明的范围。
附图说明
图1是示出本发明的实施例1的A/D转换电路的结构图。
图2是现有的A/D转换电路的结构图。
图3是示出图1的动作的信号波形图。
图4是示出本发明的实施例2的比较器和数据保持部的结构图。
图5是示出本发明的实施例3的定时控制部的结构图。
具体实施方式
【实施例1】
图1(a)和(b)是示出本发明的实施例1的A/D转换电路的结构图。
该A/D转换电路是处理多输入(例如，256个输入)的部件，如图1(a)所示，具有取样/保持部(S&H)10、数字/模拟转换器(以下称为“DAC”)20以及二进制计数器30。
取样/保持部10具有分别输入有模拟输入信号INi(其中，i＝1～256)的输入端子11i，电容器13i和缓冲器14i经由开关12i与各输入端子11i连接。电容器13i是保持开关12i所取样的输入信号INi的部件，另一端与接地电位GND连接。缓冲器14i是使保持在电容器13i内的电压(输入信号INi)不变化而以低阻抗输出模拟电压Ai的部件，由连接电压跟随器的运算放大器等构成。
DAC 20是输出与数字信号DIG对应的模拟基准电压REF的部件，由以下部分构成，即：电阻分压器21，其将电源电位VDD与接地电位GND之间的电压分压成例如256级的电压；开关22i，其用于切换由该电阻分压器21所分压的256级的电压而作为基准电压REF来输出；以及解码器(DEC)23，其将数字值DIG进行解码来输出对开关22i进行接通/断开控制的信号。另外，解码器23由控制信号DE控制动作，当动作被禁止时，使输出接地电位GND的开关221接通。并且，DAC 20构成为当因控制信号DE而处于动作状态时，随着数字值DIG的增加，基准电压REF上升。
二进制计数器30是例如9位的计数器，是对时钟信号CLK进行计数并输出其计数值CNT的部件。计数值CNT的下8位(位b0～b7)作为数字值DIG被提供给解码器23。
该A/D转换电路还具有：与从取样/保持部10所输出的模拟电压Ai对应的256个比较器(CMP)40i，以及256个数据保持部50i。各比较器40i分别把模拟电压Ai与基准电压REF进行比较，在Ai≥REF时输出电平为“L(低)”的判定信号Ri，在Ai＜REF时输出电平为“H(高)”的判定信号Ri。并且，各数据保持部50i是分别保持当从比较器40i所输出的判定信号Ri从“L”变化到“H”时的数字值DIG并作为数字信号Di来输出的部件。从各数据保持部50i所输出的数字信号Di被提供给选择器60。
选择器60是当根据控制信号OE处于可输出状态时，根据计数值CNT的下8位(位b0～b7)的数字值DIG来选择数字信号Di，并作为输出信号OUT来输出的部件。
另外，二进制计数器30的最上位b8作为控制信号DE被提供给DAC20，并由反相器31、32反转，作为对取样/保持部10的开关121～12256进行接通/断开控制的控制信号S/H以及对选择器60进行控制的控制信号OE被提供。并且，最上位b8和时钟信号CLK被提供给“与”门(以下称为“AND”)33，由该最上位b8进行了门控制的时钟信号CLK作为时钟信号CK被提供给各数据保持部50i。
各数据保持部50i具有相同结构，例如如图1(b)所示，由以下部分构成，即：变化检测部，其由用于检测判定信号Ri从“L”变化到“H”来输出锁存信号LAT的触发器(以下称为“FF”)51、52和AND 53构成；以及数据锁存器54，其根据该锁存信号LAT对数字值DIG进行锁存，并作为数字信号Di来输出。即，FF 51、52进行级联连接，与公共的时钟信号CK同步动作，该FF 51的输出端子Q和FF 52的反转输出端子/Q连接在AND 53的输入侧，从该AND 53的输出侧输出锁存信号LAT。
图3是示出图1的动作的信号波形图。该A/D转换电路的动作被分为计数值CNT是0～255的取样和输出期间以及计数值CNT是256～511的转换期间。以下，参照该图3，把图1的动作分为取样和输出动作(1)以及转换动作(2)来进行说明。
(1)取样和输出动作
在计数值CNT是0～255期间，最上位b8是“L”，控制信号DE和时钟信号CK为“L”，控制信号S/H、OE为“H”。由于控制信号DE是“L”，因而DAC 20的动作停止，基准电压REF变为接地电位GND。并且，由于时钟信号CK固定在“L”，因而各数据保持部50i的变化检测部也停止动作。因此，锁存在各数据保持部50i内的数字信号Di不变化。
另一方面，控制信号S/H为“H”，取样/保持部10的开关121～12256全部接通。由此，提供给各输入端子11i的输入信号INi经由对应的开关12i被提供给电容器13i，该电容器13i被充电成与输入信号INi相同的电压。然后，与输入信号INi相同的电压作为模拟电压Ai从缓冲器14i被输出。在该期间，当输入信号INi发生变化时，模拟电压Ai也追随该变化而变化。
并且，由于控制信号OE为“H”，因而选择器60的动作开始。最初，由于数字值DIG是0，因而选择数据保持部501的数字信号D1，并作为输出信号OUT来输出。如果在下一时钟信号CLK的上升时数字值DIG为1，则选择数据保持部502的数字信号D2，并作为输出信号OUT来输出。以下同样，时钟信号CLK每次上升时，数字值DIG增加，根据该数字值DIG把数字信号Di作为输出信号OUT依次输出。
这里，当把时钟信号CLK的频率设定为1MHz时，取样/保持部10的各开关12i处于接通状态的期间是256μs。因此，即使缓冲器14i的驱动能力小，也可以说该时间足以使所输出的模拟电压Ai稳定。
(2)转换动作
在计数值CNT是256～511期间，最上位b8为“H”，控制信号DE为“H”，时钟信号S/H、OE为“L”。并且，从AND 33开始输出时钟信号CK，各数据保持部50i的变化检测部的动作开始。
由于控制信号S/H为“L”，因而取样/保持部10的开关121～12256全部断开。由此，各输入端子11i与电容器13i之间的连接被遮断，开关12i刚断开前的电压作为输入信号INi被保持在该电容器13i内。然后，与保持在电容器13i内的输入信号INi相同的电压作为模拟电压Ai从缓冲器14i被输出，并被提供给对应的比较器40i。并且，当控制信号OE为“L”时，选择器60的动作停止。
并且，由于控制信号DE为“H”，因而DAC 20的解码器23的动作开始。根据计数值CNT的作为下8位的数字值DIG，依次切换被电阻分压器21所分压的256级的电压，并作为基准电压REF来输出。即，基准电压REF随着数字值DIG的增加，呈阶梯状从接地电位GND上升到电源电位VDD。
基准电压REF被公共地提供给各比较器401。另一方面，与输入信号INi对应的模拟电压Ai被分别提供给各比较器40i，在这些比较器40i中，分别进行模拟信号Ai与基准电压REF的比较，并输出该比较结果的判定信号Ri。由于基准电压REF呈阶梯状从接地电位GND上升到电源电位VDD，因而最初Ai≥REF，判定信号Ri是“L”。
当基准电压REF上升而变为Ai＜REF时，判定信号Ri从“L”变化到“H”。当判定信号Ri从“L”变化到“H”时，从数据保持部50i的变化检测部输出锁存信号LAT，此时的数字值DIG作为数字信号Di被保持在数据锁存器54内。因此，保持在数据锁存器54内的数字信号Di是基准电压REF超过模拟信号Ai的瞬间的数字值DIG，即与大致等于模拟信号Ai的基准电压REF对应的值。然而，把该数字值Di作为输出信号OUT来输出是在计数值CNT增加到511后回到0、并且根据该计数值CNT选择了数据保持部50i时进行的。
如上所述，该实施例1的A/D转换电路由于针对多个模拟信号Ai的各方设置了对应的比较器40i，因而没有必要在取样/保持部10的缓冲器14i的输出侧设置切换用的开关，总是能把这些缓冲器14i的输出信号(模拟电压Ai)作为比较器40i的输入信号来提供。因此，作为缓冲器14i没有必要准备驱动能力大的缓冲器，具有可缩短转换时间而不增加布局面积和消耗电流的优点。
顺便提一下，在该实施例1中，当把时钟信号CLK的频率设定为1MHz时，对所有256个输入进行A/D转换所需的时间是1μs×512计数＝512μs，为现有电路的9.5％，可大幅缩短转换时间。
【实施例2】
图4是示出本发明的实施例2的比较器和数据保持部的结构图。
该比较器40A和数据保持部50A是取代图1中的各比较器40i和数据保持部50i而设置的。
比较器40A是当被提供了功率控制信号PD时(在本例中，当PD为“H”时)转移到低消耗功率模式的部件。例如，在图1中的比较器40的电源供给路径上设置开关，该开关可通过根据功率控制信号PD进行接通/断开控制来构成。
数据保持部50A除了当判定信号Ri从“L”变化到“H”时，对数字值DIG进行锁存而作为数字信号Di来输出的功能以外，还追加了对比较器40A输出功率控制信号PD的功能。即，该数据保持部50A除了与图1(b)一样的由FF 51、52和AND 53构成的变化检测部、以及根据从该变化检测部所输出的锁存信号LAT对数字值DIG进行锁存的数据锁存器54以外，还具有设置/复位型的FF 55。锁存信号LAT被提供给FF 55的设置端子S，公共的复位信号RST被提供给复位端子R，从输出端子Q输出功率控制信号PD。另外，复位信号RST由把控制信号OE和8位的数字值DIG作为输入、由9位的AND 34所生成，以便当例如计数值CNT是255时被提供。
在该比较器40A和数据保持部50A中，当计数值CNT为255时，根据从AND 34所输出的复位信号RST使数据保持部50A的FF 55复位，功率控制信号PD为“L”。由此，比较器40A的动作开始。
然后，当数据保持部50A的变化检测部检测出判定信号Ri从“L”变化到“H”时，根据锁存信号LAT把数字值DIG锁存在数据锁存器54内，并根据该锁存信号LAT设置FF 55。由此，功率控制信号PD为“H”，比较器40A的动作停止。
如上所述，该实施例2的数据保持部50A具有仅在检测出判定信号Ri从“L”变化到“H”的期间停止功率控制信号PD(使PD为“L”)的功能，比较器40A构成为仅在该功率控制信号PD停止的期间进行动作。由此，具有可抑制不需要的功率消耗的优点。
【实施例3】
图5是示出本发明的实施例3的定时控制部的结构图。
该定时控制部是为了使任意的输入信号数m与基准电压数n对应，而取代图1中的二进制计数器30及其周边的反相器31、32和AND 33而设置的。
该定时控制部具有用于在取样期间和保持期间切换时钟信号CLK来输出的选择器71。在保持期间中从0至少计数到m-1的计数器72连接在选择器71的第1输出侧，在取样期间中从0至少计数到n-1的计数器73连接在该选择器71的第2输出侧。
计数器72、73的计数值分别连接在选择器74的第1和第2输入侧。选择器74在保持期间中选择计数器72的计数值，在取样期间中选择计数器73的计数值，并作为数字值DIG来输出。
计数器72、73分别具有输出溢出信号OF1、OF2的功能和根据复位信号进行清零的复位功能。并且，计数器72的溢出信号OF1被提供给设置/复位型的FF 75的复位端子R和计数器73的复位端子R，计数器73的溢出信号OF2被提供给FF 75的设置端子S和计数器72的复位端子R。
FF 75的输出信号S75作为选择信号被提供给选择器71、74，并作为控制信号DE被输出到DAC 20中。并且，FF 75的输出信号被反相器31、32反转，并作为控制信号S/H、OE分别被提供给取样/保持部10和选择器60。并且，选择器71的第1输出侧的信号作为时钟信号CK被提供给各数据保持部50i。
在该定时控制部中，在保持期间，FF 75的输出信号S75例如为“H”，由选择器71选择第1输出侧，由选择器74选择第1输入侧。由此，计数器72动作，其计数值作为数字值DIG从选择器74被输出。并且，从选择器71的第1输出侧所输出的时钟信号CK被提供给各数据保持部50i。当计数器72的计数值为m时，溢出信号OF1被输出，FF 75和计数器73被复位。由此，FF 75的输出信号S75为“L”，转移到取样期间。
在取样期间，由选择器71选择第2输出侧，由选择器74选择第2输入侧。由此，计数器73动作，其计数值作为数字值DIG从计数器74被输出。当计数器72的计数值从0依次增加而变为n时，溢出信号OF2被输出，FF 75被设置，计数器72被复位。由此，FF 75的输出信号S75为“H”，转移到保持期间。
如上所述，该实施例3的定时控制部具有分别对输入信号数m和基准电压数n进行计数的2个计数器72、73，使用保持期间和取样期间进行切换来输出数字值DIG。由此，具有可与任意的输入信号数m和基准电压数n对应来进行最佳的定时控制的优点。
另外，本发明不限于上述实施例，可进行各种变形。作为该变形例，例如有以下变形例。
(a)使输入信号IN的数量与从DAC 20所输出的基准电压REF的数量相同(256)作了说明，然而可以是不同数量。在输入信号数m和基准电压数n不同的情况下，可以构成为使二进制计数器30的最大计数值可计数到m和n中的较大一方的2倍。
例如，在输入信号数m是128、以及A/D转换分辨率即基准电压数n是256(8位)的情况下，二进制计数器30采用9位。在该情况下，在取样和输出动作期间中的数字值DIG的128～255的期间，由于不存在对应的数据保持部50，因而不会输出有效的输出信号OUT。
并且，在输入信号数m是256、以及基准电压数n是128的情况下，二进制计数器30也采用9位。在该情况下，DAC 20构成为当数字值DIG是128～255时，总是输出电源电位VDD作为基准电压REF。
(b)DAC 20的结构不限于例示的结构。例如，只要使用加权电阻型和梯形电阻型等，就可不使用解码器23而根据二进制数字值DIG直接控制开关，因而可使电路简化。
(c)DAC 20构成为随着数字值DIG的增加而使基准电压REF阶梯式上升，而与此相反，也可以构成为使基准电压REF阶梯式下降。在该情况下，使从各比较器40i所输出的判定信号Ri的电平反转，或者把各数据保持部50i的结构变更成当判定信号Ri从“H”变化到“L”时保持数字值DIG即可。
(d)在图4的数据保持部50A中，当判定信号Ri从“L”变化到“H”时，把功率控制信号PD输出到对应的比较器40A中来使该比较器40A的动作停止，然而可以把图1中的各比较器40i变更为图4所示的可进行功率控制的比较器40A，并提供控制信号OE作为功率控制信号。在该情况下，各比较器40A在计数值CNT是256～511的转换动作期间中处于动作状态。
(e)在计数值CNT的前半进行取样和输出动作，在后半进行转换动作，然而可以与之相反。

Claims (3)

1.一种模拟/数字转换电路，其特征在于，该模拟/数字转换电路具有：
取样/保持部，其在取样期间，把m个模拟输入信号经由开关分别提供给对应的电压保持用的电容器，并在保持期间，切断该开关而把保持在该电容器内的电压作为模拟电压来输出；
数字/模拟转换器，其在保持期间，根据数字值生成呈n级的阶梯状增加或减少的基准电压；
m个比较器，其与上述输入信号对应地设置，在保持期间把上述基准电压与从上述缓冲放大器所输出的模拟电压进行比较来输出判定信号；
m个数据保持部，其与上述比较器对应地设置，在保持期间把从该比较器所输出的判定信号发生变化时的上述数字值作为数字信号来保持；
选择器，其在取样期间，根据上述数字值依次选择保持在上述m个数据保持部内的数字信号来进行输出；以及
计数器，其在取样期间，与时钟信号同步地从0至少计数到m-1，把该计数值作为上述数字值来输出，并在保持期间，与该时钟信号同步地从0至少计数到n-1，把该计数值作为该数字值来输出；
其中，m、n是复数。
2.根据权利要求1所述的模拟/数字转换电路，其特征在于，上述数据保持部在检测出从上述比较器所输出的判定信号的变化之后，输出用于在下一保持期间开始前的期间使对应的上述比较器处于等待状态的功率控制信号。
3.根据权利要求1所述的模拟/数字转换电路，其特征在于，上述比较器在取样期间中处于等待状态。
CN2007100069717A 2006-02-10 2007-01-31 模拟/数字转换电路 Expired - Fee Related CN101018058B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006033594 2006-02-10
JP2006033594A JP4705858B2 (ja) 2006-02-10 2006-02-10 アナログ・ディジタル変換回路
JP2006-033594 2006-02-10

Publications (2)

Publication Number Publication Date
CN101018058A true CN101018058A (zh) 2007-08-15
CN101018058B CN101018058B (zh) 2012-06-20

Family

ID=38367808

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007100069717A Expired - Fee Related CN101018058B (zh) 2006-02-10 2007-01-31 模拟/数字转换电路

Country Status (4)

Country Link
US (1) US7372390B2 (zh)
JP (1) JP4705858B2 (zh)
KR (1) KR101312813B1 (zh)
CN (1) CN101018058B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101895296A (zh) * 2009-05-18 2010-11-24 瑞萨电子株式会社 模拟数字转换器电路和模拟数字转换方法
CN102055477A (zh) * 2010-11-29 2011-05-11 复旦大学 一种幅度交织模拟数字混合信号处理电路
CN102291143A (zh) * 2010-05-18 2011-12-21 凌力尔特有限公司 用于编码和发送来自模数转换处理的数值的方法和电路
CN102365823A (zh) * 2009-03-30 2012-02-29 奥林巴斯株式会社 校正信号生成装置以及a/d转换装置
CN101753145B (zh) * 2008-12-19 2012-09-26 联发科技股份有限公司 乘法数模转换器
CN103281051A (zh) * 2013-05-22 2013-09-04 山东大学 一种快响应低漂移有源低通滤波器电路
CN103312331A (zh) * 2013-05-30 2013-09-18 电子科技大学 一种基于忆阻器的模数转换器
CN103916127A (zh) * 2012-12-28 2014-07-09 富士通株式会社 模拟/数字转换器
CN106559080A (zh) * 2015-09-29 2017-04-05 美国亚德诺半导体公司 用于数模转换器的低功率切换技术

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4970224B2 (ja) * 2007-11-30 2012-07-04 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2009159069A (ja) 2007-12-25 2009-07-16 Panasonic Corp 固体撮像装置およびカメラ
JP5123655B2 (ja) * 2007-12-26 2013-01-23 パナソニック株式会社 固体撮像装置
JP5073547B2 (ja) * 2008-03-27 2012-11-14 ラピスセミコンダクタ株式会社 表示駆動回路と表示駆動方法
US7973692B2 (en) * 2008-06-06 2011-07-05 Lsi Corporation Systems and methods for synchronous, retimed analog to digital conversion
US9288089B2 (en) 2010-04-30 2016-03-15 Ecole Polytechnique Federale De Lausanne (Epfl) Orthogonal differential vector signaling
US8593305B1 (en) 2011-07-05 2013-11-26 Kandou Labs, S.A. Efficient processing and detection of balanced codes
US9246713B2 (en) 2010-05-20 2016-01-26 Kandou Labs, S.A. Vector signaling with reduced receiver complexity
US9288082B1 (en) 2010-05-20 2016-03-15 Kandou Labs, S.A. Circuits for efficient detection of vector signaling codes for chip-to-chip communication using sums of differences
US9362962B2 (en) 2010-05-20 2016-06-07 Kandou Labs, S.A. Methods and systems for energy-efficient communications interface
US9450744B2 (en) 2010-05-20 2016-09-20 Kandou Lab, S.A. Control loop management and vector signaling code communications links
US9106238B1 (en) * 2010-12-30 2015-08-11 Kandou Labs, S.A. Sorting decoder
US9251873B1 (en) 2010-05-20 2016-02-02 Kandou Labs, S.A. Methods and systems for pin-efficient memory controller interface using vector signaling codes for chip-to-chip communications
US9077386B1 (en) 2010-05-20 2015-07-07 Kandou Labs, S.A. Methods and systems for selection of unions of vector signaling codes for power and pin efficient chip-to-chip communication
US9985634B2 (en) 2010-05-20 2018-05-29 Kandou Labs, S.A. Data-driven voltage regulator
US9596109B2 (en) 2010-05-20 2017-03-14 Kandou Labs, S.A. Methods and systems for high bandwidth communications interface
US9401828B2 (en) 2010-05-20 2016-07-26 Kandou Labs, S.A. Methods and systems for low-power and pin-efficient communications with superposition signaling codes
US9564994B2 (en) 2010-05-20 2017-02-07 Kandou Labs, S.A. Fault tolerant chip-to-chip communication with advanced voltage
US9275720B2 (en) 2010-12-30 2016-03-01 Kandou Labs, S.A. Differential vector storage for dynamic random access memory
US8860597B2 (en) * 2011-07-06 2014-10-14 Qualcomm Incorporated Digital to-analog converter circuitry with weighted resistance elements
US8633753B2 (en) 2012-02-09 2014-01-21 Analog Devices, Inc. Clock distribution system and method for a multi-bit latch
US9268683B1 (en) 2012-05-14 2016-02-23 Kandou Labs, S.A. Storage method and apparatus for random access memory using codeword storage
KR101446289B1 (ko) * 2012-10-11 2014-10-06 연세대학교 산학협력단 시간-디지털 변환기 및 시간-디지털 변환 방법
US8902093B1 (en) * 2012-12-05 2014-12-02 Cadence Design Systems, Inc. Parallel analog to digital converter architecture with charge redistribution and method thereof
CN104995612B (zh) 2013-01-17 2020-01-03 康杜实验室公司 低同步开关噪声芯片间通信方法和系统
CN105122758B (zh) 2013-02-11 2018-07-10 康杜实验室公司 高带宽芯片间通信接口方法和系统
KR102241045B1 (ko) 2013-04-16 2021-04-19 칸도우 랩스 에스에이 고 대역폭 통신 인터페이스를 위한 방법 및 시스템
WO2014210074A1 (en) 2013-06-25 2014-12-31 Kandou Labs SA Vector signaling with reduced receiver complexity
WO2015077608A1 (en) 2013-11-22 2015-05-28 Kandou Labs SA Multiwire linear equalizer for vector signaling code receiver
US9806761B1 (en) 2014-01-31 2017-10-31 Kandou Labs, S.A. Methods and systems for reduction of nearest-neighbor crosstalk
CN110266615B (zh) 2014-02-02 2022-04-29 康杜实验室公司 低isi比低功率芯片间通信方法和装置
US9369312B1 (en) 2014-02-02 2016-06-14 Kandou Labs, S.A. Low EMI signaling for parallel conductor interfaces
US9363114B2 (en) 2014-02-28 2016-06-07 Kandou Labs, S.A. Clock-embedded vector signaling codes
US9509437B2 (en) 2014-05-13 2016-11-29 Kandou Labs, S.A. Vector signaling code with improved noise margin
US9148087B1 (en) 2014-05-16 2015-09-29 Kandou Labs, S.A. Symmetric is linear equalization circuit with increased gain
US9852806B2 (en) 2014-06-20 2017-12-26 Kandou Labs, S.A. System for generating a test pattern to detect and isolate stuck faults for an interface using transition coding
US9112550B1 (en) 2014-06-25 2015-08-18 Kandou Labs, SA Multilevel driver for high speed chip-to-chip communications
CN106797352B (zh) 2014-07-10 2020-04-07 康杜实验室公司 高信噪特性向量信令码
US9432082B2 (en) 2014-07-17 2016-08-30 Kandou Labs, S.A. Bus reversable orthogonal differential vector signaling codes
KR101943048B1 (ko) 2014-07-21 2019-01-28 칸도우 랩스 에스에이 다분기 데이터 전송
EP3175592B1 (en) 2014-08-01 2021-12-29 Kandou Labs S.A. Orthogonal differential vector signaling codes with embedded clock
US9674014B2 (en) 2014-10-22 2017-06-06 Kandou Labs, S.A. Method and apparatus for high speed chip-to-chip communications
WO2016210445A1 (en) 2015-06-26 2016-12-29 Kandou Labs, S.A. High speed communications system
US9876421B2 (en) * 2015-10-09 2018-01-23 Semiconductor Components Industries, Llc Power supply controller and related methods
US9557760B1 (en) 2015-10-28 2017-01-31 Kandou Labs, S.A. Enhanced phase interpolation circuit
US9577815B1 (en) 2015-10-29 2017-02-21 Kandou Labs, S.A. Clock data alignment system for vector signaling code communications link
US10055372B2 (en) 2015-11-25 2018-08-21 Kandou Labs, S.A. Orthogonal differential vector signaling codes with embedded clock
US10003315B2 (en) 2016-01-25 2018-06-19 Kandou Labs S.A. Voltage sampler driver with enhanced high-frequency gain
US9847839B2 (en) * 2016-03-04 2017-12-19 Inphi Corporation PAM4 transceivers for high-speed communication
WO2017185070A1 (en) 2016-04-22 2017-10-26 Kandou Labs, S.A. Calibration apparatus and method for sampler with adjustable high frequency gain
US10003454B2 (en) 2016-04-22 2018-06-19 Kandou Labs, S.A. Sampler with low input kickback
CN109314518B (zh) 2016-04-22 2022-07-29 康杜实验室公司 高性能锁相环
US10333741B2 (en) 2016-04-28 2019-06-25 Kandou Labs, S.A. Vector signaling codes for densely-routed wire groups
US10056903B2 (en) 2016-04-28 2018-08-21 Kandou Labs, S.A. Low power multilevel driver
US10153591B2 (en) 2016-04-28 2018-12-11 Kandou Labs, S.A. Skew-resistant multi-wire channel
US9906358B1 (en) 2016-08-31 2018-02-27 Kandou Labs, S.A. Lock detector for phase lock loop
US10411922B2 (en) 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops
US10200188B2 (en) 2016-10-21 2019-02-05 Kandou Labs, S.A. Quadrature and duty cycle error correction in matrix phase lock loop
US10372665B2 (en) 2016-10-24 2019-08-06 Kandou Labs, S.A. Multiphase data receiver with distributed DFE
US10200218B2 (en) 2016-10-24 2019-02-05 Kandou Labs, S.A. Multi-stage sampler with increased gain
US10116468B1 (en) 2017-06-28 2018-10-30 Kandou Labs, S.A. Low power chip-to-chip bidirectional communications
US10686583B2 (en) 2017-07-04 2020-06-16 Kandou Labs, S.A. Method for measuring and correcting multi-wire skew
US10203226B1 (en) 2017-08-11 2019-02-12 Kandou Labs, S.A. Phase interpolation circuit
US10326623B1 (en) 2017-12-08 2019-06-18 Kandou Labs, S.A. Methods and systems for providing multi-stage distributed decision feedback equalization
US10554380B2 (en) 2018-01-26 2020-02-04 Kandou Labs, S.A. Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation
WO2019241081A1 (en) 2018-06-12 2019-12-19 Kandou Labs, S.A. Passive multi-input comparator for orthogonal codes on a multi-wire bus
US10931249B2 (en) 2018-06-12 2021-02-23 Kandou Labs, S.A. Amplifier with adjustable high-frequency gain using varactor diodes
US11265006B2 (en) * 2018-08-08 2022-03-01 Infineon Technologies Ag Using a sampling switch for multiple evaluation units
WO2020055888A1 (en) 2018-09-10 2020-03-19 Kandou Labs, S.A. Programmable continuous time linear equalizer having stabilized high-frequency peaking for controlling operating current of a slicer
US10680634B1 (en) 2019-04-08 2020-06-09 Kandou Labs, S.A. Dynamic integration time adjustment of a clocked data sampler using a static analog calibration circuit
US10574487B1 (en) 2019-04-08 2020-02-25 Kandou Labs, S.A. Sampler offset calibration during operation
US10608849B1 (en) 2019-04-08 2020-03-31 Kandou Labs, S.A. Variable gain amplifier and sampler offset calibration without clock recovery
US10721106B1 (en) 2019-04-08 2020-07-21 Kandou Labs, S.A. Adaptive continuous time linear equalization and channel bandwidth control
CN113556127B (zh) * 2020-04-23 2024-03-12 瑞昱半导体股份有限公司 数字斜率式模拟数字转换器装置与信号转换方法
CN112152626B (zh) * 2020-09-29 2024-06-14 珠海格力电器股份有限公司 一种模数转换采集电路和芯片
US11303484B1 (en) 2021-04-02 2022-04-12 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using asynchronous sampling
US11374800B1 (en) 2021-04-14 2022-06-28 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using peak detector
US11456708B1 (en) 2021-04-30 2022-09-27 Kandou Labs SA Reference generation circuit for maintaining temperature-tracked linearity in amplifier with adjustable high-frequency gain

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58164317A (ja) * 1982-03-24 1983-09-29 Casio Comput Co Ltd Ａ−ｄ変換装置の電流低減方式
JPS6288430A (ja) * 1985-10-14 1987-04-22 Nippon Denso Co Ltd アナログ・デイジタル変換装置
JP2636861B2 (ja) * 1987-12-01 1997-07-30 株式会社リコー アナログ／デジタル変換装置
JPH02126726A (ja) * 1988-11-07 1990-05-15 Kawai Musical Instr Mfg Co Ltd 逐次比較型ａｄコンバータ
JP2952786B2 (ja) * 1990-09-20 1999-09-27 株式会社日立製作所 Ａｄ変換器
JPH0738439A (ja) 1993-07-26 1995-02-07 Mitsubishi Electric Corp Ａ／ｄ変換器
IL118403A (en) * 1995-05-25 2001-09-13 Lockheed Martin Ir Imaging Sys Monolithic analog-digital converter and method for the same
US6107949A (en) * 1997-02-24 2000-08-22 Lucent Technologies Inc. Flash analog-to-digital converter with matrix-switched comparators
US5861829A (en) * 1997-04-28 1999-01-19 Marvell Technology Group, Ltd. High-speed, low power, medium resolution analog-to-digital converter and method of stabilization
US5936566A (en) * 1997-09-12 1999-08-10 Conexant Systems, Inc. Auto-reference pseudo-flash analog to digital converter
JP3507800B2 (ja) * 2001-02-02 2004-03-15 有限会社リニアセル・デザイン アナログ−デジタル変換器及びこれを用いたイメージセンサ
JP2003060507A (ja) * 2001-08-17 2003-02-28 Innotech Corp ランプ電圧発生回路及びそれを用いたアナログデジタル変換器
WO2004066504A1 (en) * 2003-01-17 2004-08-05 Koninklijke Philips Electronics N.V. An analog-to-digital conversion arrangement, a method for analog-to-digital conversion and a signal processing system, in which the conversion arrangement is applied

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101753145B (zh) * 2008-12-19 2012-09-26 联发科技股份有限公司 乘法数模转换器
CN102365823B (zh) * 2009-03-30 2014-07-09 奥林巴斯株式会社 校正信号生成装置以及a/d转换装置
CN102365823A (zh) * 2009-03-30 2012-02-29 奥林巴斯株式会社 校正信号生成装置以及a/d转换装置
CN101895296A (zh) * 2009-05-18 2010-11-24 瑞萨电子株式会社 模拟数字转换器电路和模拟数字转换方法
CN102291143B (zh) * 2010-05-18 2014-11-19 凌力尔特有限公司 用于编码和发送来自模数转换处理的数值的方法和电路
CN102291143A (zh) * 2010-05-18 2011-12-21 凌力尔特有限公司 用于编码和发送来自模数转换处理的数值的方法和电路
CN102055477A (zh) * 2010-11-29 2011-05-11 复旦大学 一种幅度交织模拟数字混合信号处理电路
CN103916127A (zh) * 2012-12-28 2014-07-09 富士通株式会社 模拟/数字转换器
CN103916127B (zh) * 2012-12-28 2017-04-12 富士通株式会社 模拟/数字转换器
CN103281051A (zh) * 2013-05-22 2013-09-04 山东大学 一种快响应低漂移有源低通滤波器电路
CN103312331A (zh) * 2013-05-30 2013-09-18 电子科技大学 一种基于忆阻器的模数转换器
CN103312331B (zh) * 2013-05-30 2016-04-13 电子科技大学 一种基于忆阻器的模数转换器
CN106559080A (zh) * 2015-09-29 2017-04-05 美国亚德诺半导体公司 用于数模转换器的低功率切换技术
CN106559080B (zh) * 2015-09-29 2020-03-10 美国亚德诺半导体公司 用于数模转换器的低功率切换技术

Also Published As

Publication number Publication date
KR20070081421A (ko) 2007-08-16
JP4705858B2 (ja) 2011-06-22
CN101018058B (zh) 2012-06-20
US20070188367A1 (en) 2007-08-16
US7372390B2 (en) 2008-05-13
KR101312813B1 (ko) 2013-09-27
JP2007214959A (ja) 2007-08-23

Similar Documents

Publication Publication Date Title
CN101018058B (zh) 模拟/数字转换电路
US7265705B1 (en) Opamp and capacitor sharing scheme for low-power pipeline ADC
CN103138759B (zh) 共享电容的积分电路与模拟转数字电路及其操作方法
KR101267371B1 (ko) 연속적인 근사화 아날로그-대-디지털 변환을 위한 장치 및 방법
CN1255951C (zh) 高精度数字/模拟变换电路
Wei et al. A 0.024 mm 2 8b 400MS/s SAR ADC with 2b/cycle and resistive DAC in 65nm CMOS
CN108306644B (zh) 基于10位超低功耗逐次逼近型模数转换器前端电路
US20070194964A1 (en) Digital-to-analog converter using capacitors and operational amplifier
US20120146829A1 (en) Successive approximation register analog to digital converter circuit
US7830290B2 (en) Switched capacitor digital-to-analog converter
US8963763B2 (en) Configuring an analog-digital converter
CN109792498A (zh) 模数转换电路、图像传感器和模数转换方法
JPH0681048B2 (ja) Ａ／ｄ変換器
JP3709640B2 (ja) 電圧比較回路およびそれを用いたアナログ／ディジタル変換回路
EP4243289A1 (en) Data register unit, sar adc and electronic device
US20040257257A1 (en) A/D converter and A/D conversion method
CN109756228B (zh) 一种多通道sar-adc电路的通道转换控制方法
CN102480297B (zh) 逐次比较型ad转换器
CN104993830B (zh) 双通道时分交织结构异步逐次比较型模数转换器
CN113315519B (zh) 一种逐次比较型模数转换器
CN115425979B (zh) 多通道时间交织的模数转换器
CN104242943A (zh) 基于电阻型数模转换器的六位异步逐次逼近模数转换器
JPS6271336A (ja) Ａ／ｄ変換器
CN117713821B (zh) 一种应用于adc下极板采样的输入共模电平保护电路
CN201860319U (zh) 逐次比较型ad转换器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: OKI SEMICONDUCTOR CO., LTD.

Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.

Effective date: 20131204

C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee
CP03 Change of name, title or address

Address after: Kanagawa

Patentee after: LAPIS SEMICONDUCTOR Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: OKI Semiconductor Corp.

TR01 Transfer of patent right

Effective date of registration: 20131204

Address after: Tokyo, Japan

Patentee after: OKI Semiconductor Corp.

Address before: Tokyo, Japan

Patentee before: Oki Electric Industry Co.,Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120620

Termination date: 20170131

CF01 Termination of patent right due to non-payment of annual fee