KR20070081421A

KR20070081421A - 아날로그·디지털 변환 회로

Info

Publication number: KR20070081421A
Application number: KR1020070007995A
Authority: KR
Inventors: 도시미 야마다
Original assignee: 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 2006-02-10
Filing date: 2007-01-25
Publication date: 2007-08-16
Also published as: JP4705858B2; CN101018058A; CN101018058B; US7372390B2; KR101312813B1; JP2007214959A; US20070188367A1

Abstract

(과제) 본 발명은, 레이아웃 면적이나 소비 전류를 증가시키지 않고, 변환 시간을 단축할 수 있는 다입력의 A/D 변환 회로를 제공한다.

(해결 수단) 2 진 카운터 (30) 의 최상위 비트 (b8) 가, "L" 일 때, 각 입력 신호 (INi) 가 샘플·홀드부 (10) 에 의해 샘플링되고, 각 데이터 유지부 (50i) 에 유지된 디지털 신호 (Di) 가 셀렉터 (60) 에 의해 순차적으로 선택 출력된다. 최상위 비트 (b8) 가 "H" 가 되면, 각 입력 신호 (INi) 는 아날로그 신호 (Ai) 로서 홀드되고, DAC (20) 에서 디지털 신호 (DIG) 에 따라서 생성되는 기준 전압 (REF) 과 비교된다. 비교기 (50_i) 로부터 출력되는 판정 신호 (Ri) 가 "L" 로부터 "H" 로 변화되면, 그 때의 디지털 신호 (DIG) 가 각 데이터 유지부 (50_i) 에 디지털 신호 (Di) 로서 유지된다.

샘플·홀드부, 디지털·아날로그 변환기, 데이터 유지부

Description

아날로그·디지털 변환 회로{ANALOGUE DIGITAL CONVERSION CIRCUIT}

도 1 은 본 발명의 실시예 1 을 나타내는 A/D 변환 회로의 구성도.

도 2 는 종래의 A/D 변환 회로의 구성도.

도 3 은 도 1 의 동작을 나타내는 신호 파형도.

도 4 는 본 발명의 실시예 2 를 나타내는 비교기와 데이터 유지부의 구성도.

도 5 는 본 발명의 실시예 3 을 나타내는 타이밍 제어부의 구성도.

부호의 설명

10 : 샘플·홀드부

11 : 입력 단자

12 : 스위치

13 : 커패시터

14 : 버퍼

20 : DAC

30 : 2 진 카운터

40, 40A : 비교기

50, 50A : 데이터 유지부

51, 52, 55, 75 : FF

54 : 데이터 래치

60 : 셀렉터

71, 74 : 셀렉터

72, 73 : 카운터

특허 문헌 1 : 일본 공개특허공보 평7-38439호

본 발명은, 아날로그·디지털 (이하, 「A/D」라고 한다) 변환 회로, 특히 다입력의 A/D 변환 회로에 관한 것이다.

도 2 는, 종래의 A/D 변환 회로의 개략적인 구성도이다.

이 A/D 변환 회로는, 다입력을 처리하는 것으로서, 각각 아날로그의 입력 신호 (INi ; 단, i = 1 ∼ 256) 가 입력되는 입력 단자 (11_i) 를 가지고 있다. 각 입력 단자 (11_i) 에는, 스위치 (12_i) 를 통하여 커패시터 (13_i) 와 버퍼 (14_i) 가 접속되어 있다. 커패시터 (13_i) 는, 스위치 (12_i) 에 의해 샘플링된 입력 신호 (INi) 를 유지하는 것으로, 타단이 접지 전위 GND 에 접속되어 있다. 버퍼 (14_i) 는, 커패시터 (13_i) 에 유지된 전압 (입력 신호 (INi)) 을 변화시키지 않고 저임피던스로 출력하는 것으로, 볼테이지 폴로우 접속된 연산 증폭기 등으로 구성 되어 있다. 버퍼 (14_i) 의 출력측은, 스위치 (15_i) 를 통하여 노드 (NA) 에 접속되어 있다. 그리고, 노드 (NA) 에는 A/D 변환기 (이하, 「ADC」라고 한다 ; 16) 가 접속되고, 이 ADC (16) 로부터 디지털의 출력 신호 (OUT) 가 출력되도록 되어 있다.

이 A/D 변환 회로에서는, 샘플링 기간에 모든 스위치 (12₁ ∼ 12₂₅₆) 가 온으로 되고, 입력 신호 (IN1 ∼ IN256) 가 각각 커패시터 (13₁ ∼ 13₂₅₆) 에 부여된다. 이 때, 스위치 (15₁ ∼ 15₂₅₆) 는, 모두 오프이다. 샘플링 기간이 종료되면, 모든 스위치 (12₁ ∼ 12₂₅₆) 가 오프로 되고, 입력 신호 (IN1 ∼ IN256) 는 각각 커패시터 (13₁ ∼ 13₂₅₆) 에 유지되어, 홀드 기간이 된다.

홀드 기간이 되면, 먼저 스위치 (15₁) 가 온이 되고, 커패시터 (13₁) 에 유지된 입력 신호 (IN1) 와 동일한 전압이, 버퍼 (14₁) 로부터 스위치 (15₁) 를 통하여 노드 (NA) 에 출력된다. 그리고, ADC (16) 에 의해 노드 (NA) 의 아날로그 전압이 디지털 신호로 변환되어 출력 신호 (OUT) 로서 출력된다.

다음으로, 스위치 (15₁) 는 오프가 되고, 스위치 (15₂) 가 온이 된다. 그리고, 커패시터 (13₂) 에 유지된 입력 신호 (IN2) 와 동일한 전압이, 버퍼 (14₂) 로부터 스위치 (15₂) 를 통하여 노드 (NA) 에 출력되고, ADC (16) 에 의해 디지털 신호로 변환되어, 출력 신호 (OUT) 로서 출력된다. 이와 같이, 스위치 (15₁ ∼ 15₂₅₆) 에 의해 버퍼 (14₁∼14₂₅₆) 의 출력 전압이 순서대로 전환되고, ADC (16) 에 의해 순서대로 디지털 신호로 변환된다.

발명의 개시

발명이 해결하고자 하는 과제

그러나, 상기 A/D 변환 회로에서는, 다음과 같은 과제가 있었다.

즉, 임피던스 변환 및 회로 분리를 위해서 버퍼 (14₁∼14₂₅₆) 를 구비하고, 버퍼 (14₁∼14₂₅₆) 의 출력측에 설치된 전환용의 스위치 (15₁∼15₂₅₆) 를 순서대로 온/오프 하여 이들 버퍼 (14₁ ∼ 14₂₅₆)의 출력 전압을 순서대로 ADC (16) 에 부여하여, 디지털 값으로 변환하고 있다. 버퍼 (14) 는 입력 신호 (IN) 와 동일한 수만큼 준비할 필요가 있으므로, 입력 신호수가 많아지면, 이들 버퍼 (14) 가 차지하는 레이아웃 면적이나 소비 전류가 커진다. 따라서, 대용량의 버퍼를 다수 설치하는 것이 곤란해져, 소용량의 버퍼밖에 설치할 수 없고, 구동 능력이 제한된다. 이 때문에, 스위치 (15) 가 온이 되어, 버퍼 (14) 의 출력 전압이 노드 (NA) 에 출력되었을 때에, 이 노드 (NA) 의 전압이 안정될 때까지의 응답 시간이 길어진다는 문제가 있다.

예를 들어, 노드 (NA) 에 접속되는 부하 용량 C 를 5pF, 버퍼 (14) 의 출력 전류 I 를 5μA, 버퍼 (14) 의 응답 전압 V 를 5V 로 하면, 부하 용량에 충전되는 전하 Q 는, Q = CV = IT (단, T 는 출력 전류 I 가 흐르는 시간) 의 관계가 있으므로, T = 5pF×5V/5μA = 5㎲ 가 된다. 노드 (NA) 의 전압이 안정될 때까지의 응답 시간을 4T 로 하면, 이 응답 시간은 20㎲ 가 된다.

ADC (16) 가, 통상적인 축차 비교형인 경우, 샘플링 속도를 10MHz 정도로 하면, 데이터 변환 시간은 1㎲ 정도가 되므로, 입력 신호 (IN1 ∼ IN256) 의 A/D 변환 시간의 합계는 약 5.4ms (256×21㎲) 이다. 비록, 샘플링 속도가 40MHz 의 고속의 ADC (16) 를 사용해도, A/D 변환 시간은 버퍼 (14) 의 응답 시간이 지배적이므로, 이 A/D 변환 시간의 합계는 거의 변함없다.

A/D 변환 시간을 단축하는 방법으로는, ADC 를 복수개 준비하고, 병행하여 AD 변환을 실시하는 것이 있지만, 레이아웃 면적이나 소비 전류가 커질 우려가 있다.

본 발명은, 레이아웃 면적이나 소비 전류를 증가시키지 않고, 변환 시간을 단축할 수 있는 다입력 A/D 변환 회로를 제공하는 것을 목적으로 한다.

과제를 해결하기 위한 수단

본 발명의 A/D 변환 회로는, 샘플링 기간에, m (단, m 은 복수) 개의 아날로그의 입력 신호를 스위치를 통하여 각각 대응하는 전압 유지용의 커패시터에 부여하고, 홀드 기간에는, 그 스위치를 차단하여 그 커패시터에 유지된 전압을 아날로그 전압으로서 출력하는 샘플·홀드부와, 홀드 기간에, 디지털 값에 따라 n (단, n 은 복수) 단의 계단상으로 증가 또는 감소하는 기준 전압을 생성하는 DAC 와, 상기 입력 신호에 대응하여 설치되고, 홀드 기간에 상기 기준 전압과 상기 버퍼 증폭기로부터 출력되는 아날로그 전압을 비교하여 판정 신호를 출력하는 m 개의 비교기와, 상기 비교기에 대응하여 설치되고, 홀드 기간에 그 비교기로부터 출력되는 판정 신호가 변화되었을 때의 상기 디지털 값을 디지털 신호로서 유지하는 m 개의 데이터 유지부와, 샘플링 기간에, 상기 m 개의 데이터 유지부에 유지된 디지털 신호를 상기 디지털 값에 따라 순서대로 선택하여 출력하는 셀렉터와, 샘플링 기간에는, 클록 신호에 동기하여 0 으로부터 적어도 m-1 까지를 카운트하여 그 카운트 값을 상기 디지털 값으로서 출력하고, 홀드 기간에는, 그 클록 신호에 동기하여 0 으로부터 적어도 n-1 까지를 카운트하여 그 카운트 값을 그 디지털 값으로서 출력하는 카운터를 구비한 것을 특징으로 하고 있다.

발명을 실시하기 위한 최선의 형태

본 발명의 상기 그리고 그 외의 목적과 신규 특징은, 다음의 바람직한 실시예의 설명을 첨부 도면과 대조하면, 보다 완전하게 밝혀질 것이다. 단, 도면은, 오로지 해설을 위한 것으로서, 본 발명의 범위를 한정하는 것은 아니다.

실시예 1

도 1(a), (b) 는, 본 발명의 실시예 1 을 나타내는 A/D 변환 회로의 구성도이다.

이 A/D 변환 회로는, 다입력 (예를 들어, 256 입력) 을 처리하는 것으로서, 도 1(a) 에 나타내는 바와 같이, 샘플·홀드부 (S&H ; 10) 와, 디지털/아날로그 변 환기 (이하, 「DAC」라고 한다 ; 20) 와, 2 진 카운터 (30) 를 구비하고 있다.

샘플·홀드부 (10) 는, 각각 아날로그의 입력 신호 (INi ; 단, i = 1 ∼ 256) 가 입력되는 입력 단자 (11_i) 를 갖고, 각 입력 단자 (11_i) 에는, 스위치 (12_i) 를 통하여 커패시터 (13_i) 와 버퍼 (14_i) 가 접속되어 있다. 커패시터 (13_i) 는, 스위치 (12_i) 에 의해 샘플링된 입력 신호 (INi) 를 유지하는 것으로서, 타단이 접지 전위 (GND) 에 접속되어 있다. 버퍼 (14_i) 는, 커패시터 (13_i) 에 유지된 전압 (입력 신호 (INi)) 을 변화시키지 않고, 아날로그 전압 (Ai) 을 저임피던스로 출력하는 것으로서, 볼테이지 폴로우 접속된 연산 증폭기 등으로 구성되어 있다.

DAC (20) 는, 디지털 신호 (DIG) 에 대응하는 아날로그의 기준 전압 (REF) 을 출력하는 것으로서, 전원 전위 (VDD) 와 접지 전위 (GND) 간의 전압을, 예를 들어 256 단계의 전압에 분압하는 저항 분압기 (21) 와, 이 저항 분압기 (21) 에 분압된 256 단계의 전압을 전환시켜 기준 전압 (REF) 으로서 출력하기 위한 스위치 (22_i) 와, 디지털 값 (DIG) 을 디코드하여 스위치 (22_i) 를 온·오프 제어하는 신호를 출력하는 디코더 (DEC ; 23) 로 구성되어 있다. 또한, 디코더 (23) 는, 제어 신호 (DE) 에 의해 동작이 제어되고, 동작이 금지되었을 때에는 접지 전위 (GND) 를 출력하는 스위치 (22₁) 를 온으로 하도록 되어 있다. 또, DAC (20) 는, 제어 신호 (DE) 에 의해 동작 상태가 되었을 때에, 디지털 값 (DIG) 이 증가함 에 따라 기준 전압 (REF) 이 상승하도록 구성되어 있다.

2 진 카운터 (30) 는, 예를 들어 9 비트의 카운터로, 클록 신호 (CLK) 를 카운트하여, 그 카운트 값 (CNT) 을 출력하는 것이다. 카운트 값 (CNT) 의 하위의 8 비트 (비트 b0 ∼ b7) 가, 디지털 값 (DIG) 으로서 디코더 (23) 에 부여되고 있다.

이 A/D 변환 회로는, 또한, 샘플·홀드부 (10) 로부터 출력되는 아날로그 전압 (Ai) 에 대응한 256 개의 비교기 (CMP ; 40_i) 와, 256 개의 데이터 유지부 (50_i) 를 가지고 있다. 각 비교기 (40_i) 는, 각각 아날로그 전압 (Ai) 과 기준 전압 (REF) 를 비교하여, Ai≥REF 일 때에 레벨 "L", Ai<REF 일 때에 레벨 "H" 가 되는 판정 신호 (Ri) 를 출력하는 것이다. 또, 각 데이터 유지부 (50_i) 는, 각각 비교기 (40_i) 로부터 출력되는 판정 신호 (Ri) 가 "L" 로부터 "H" 로 변화되었을 때의 디지털 값 (DIG) 을 유지하여, 디지털 신호 (Di) 로서 출력하는 것이다. 각 데이터 유지부 (50_i) 로부터 출력되는 디지털 신호 (Di) 는, 셀렉터 (60) 에 부여되도록 되어 있다.

셀렉터 (60) 는, 제어 신호 (OE) 에 의해 출력 가능 상태로 되었을 때에, 카운트 값 (CNT) 의 하위 8 비트 (비트 b0 ∼ b7) 의 디지털 값 (DIG) 에 따라 디지털 신호 (Di) 를 선택하여, 출력 신호 (OUT) 로서 출력하는 것이다.

또한, 2 진 카운터 (30) 의 최상위 비트 (b8) 는, DAC (20) 에 제어 신호 (DE) 로서 부여됨과 함께, 인버터 (31, 32) 에 의해 반전되어 샘플·홀드부 (10) 의 스위치 (12₁∼12₂₅₆) 를 온·오프 제어하는 제어 신호 (S/H), 및 셀렉터 (60) 를 제어하는 제어 신호 (OE) 로서 부여되고 있다. 또한, 최상위 비트 (b8) 와 클록 신호 (CLK) 는, 논리적 게이트 (이하, 「AND」라고 한다 ; 33) 에 부여되고, 이 최상위 비트 (b8) 에서 게이트 제어된 클록 신호 (CLK) 가, 클록 신호 (CK) 로서 각 데이터 유지부 (50_i) 에 부여되도록 되어 있다.

각 데이터 유지부 (50_i) 는 동일 구성으로, 예를 들어 도 1(b) 에 나타내는 바와 같이, 판정 신호 (Ri) 가 "L" 로부터 "H" 로 변화된 것을 검출하여 래치 신호 (LAT) 를 출력하기 위한 플립 플롭 (이하, 「FF」라고 한다 ; 51, 52) 및 AND (53) 로 이루어지는 변화 검출부와, 이 래치 신호 (LAT) 에 의해 디지털 값 (DIG) 을 래치하여 디지털 신호 (Di) 로서 출력하는 데이터 래치 (54) 로 구성되어 있다. 즉, FF (51, 52) 는 종속 접속되어 공통되는 클록 신호 (CK) 에 동기하여 동작하고, 이 FF (51) 의 출력 단자 (Q) 와 FF (52) 의 반전 출력 단자 (/Q) 가 AND (53) 의 입력측에 접속되어, 이 AND (53) 의 출력측으로부터 래치 신호 (LAT) 가 출력되도록 되어 있다.

도 3 은, 도 1 의 동작을 나타내는 신호 파형도이다. 이 A/D 변환 회로의 동작은, 카운트 값 (CNT) 이 0 ∼ 255 의 샘플링 및 출력 기간과, 카운트 값 (CNT) 이 256 ∼ 511 의 변환 기간으로 나눌 수 있다. 이하, 이 도 3 을 참조하면서 도 1 의 동작을, 샘플링 및 출력 동작 (1) 과, 변환 동작 (2) 으로 나누어 설명한다.

(1) 샘플링 및 출력 동작

카운트 값 (CNT) 이 0 ∼ 255 의 사이에서, 최상위 비트 (b8) 는 "L" 이며, 제어 신호 (DE) 와 클록 신호 (CK) 는 "L", 제어 신호 (S/H, OE) 는 "H" 가 된다. 제어 신호 (DE) 가 "L" 이므로, DAC (20) 의 동작은 정지되어 기준 전압 (REF) 은 접지 전위 (GND) 가 된다. 또, 클록 신호 (CK) 가 "L" 에서 고정되므로, 각 데이터 유지부 (50_i) 의 변화 검출부도 동작을 정지한다. 따라서, 각 데이터 유지부 (50_i) 에 래치되어 있는 디지털 신호 (Di) 는 변화하지 않는다.

한편, 제어 신호 (S/H) 는 "H" 가 되고, 샘플·홀드부 (10) 의 스위치 (12₁∼12₂₅₆) 는, 모두 온이 된다. 이로써, 각 입력 단자 (11_i) 에 부여되는 입력 신호 (INi) 가, 대응하는 스위치 (12_i) 를 통하여 커패시터 (13_i) 에 부여되고, 이 커패시터 (13_i) 는 입력 신호 (INi) 와 동일한 전압으로 충전된다. 그리고, 입력 신호 (INi) 와 동일한 전압이, 버퍼 (14_i) 로부터 아날로그 전압 (Ai) 으로서 출력된다. 이 기간, 입력 신호 (INi) 가 변화되면, 아날로그 전압 (Ai) 도 거기에 추종하여 변화된다.

또, 제어 신호 (OE) 가 "H" 가 되므로, 셀렉터 (60) 의 동작이 개시된다. 처음에는 디지털 값 (DIG) 이 0 이므로, 데이터 유지부 (50₁) 의 디지털 신호 (D1) 가 선택되어, 출력 신호 (OUT) 로서 출력된다. 다음의 클록 신호 (CLK) 의 상 승에 의해 디지털 값 (DIG) 이 1 이 되면, 데이터 유지부 (50₂) 의 디지털 신호 (D2) 가 선택되어, 출력 신호 (OUT) 로서 출력된다. 이하 마찬가지로, 클록 신호 (CLK) 의 상승마다 디지털 값 (DIG) 이 증가하고, 이 디지털 값 (DIG) 에 따라 디지털 신호 (Di) 가 출력 신호 (OUT) 로서 순서대로 출력된다.

여기에서, 클록 신호 (CLK) 의 주파수를 1MHz 로 하면, 샘플·홀드부 (10) 의 각 스위치 (12_i) 가 온으로 되어 있는 기간은 256㎲ 이다. 따라서, 버퍼 (14_i) 의 구동 능력이 작아도, 출력되는 아날로그 전압 (Ai) 이 안정되기 위한 충분한 시간이라고 말할 수 있다.

(2) 변환 동작

카운트 값 (CNT) 이 256 ∼ 511 사이에서, 최상위 비트 (b8) 가 "H" 가 되고, 제어 신호 (DE) 는 "H", 제어 신호 S/H, OE 는 "L" 이 된다. 또, AND (33) 로부터 클록 신호 (CK) 의 출력이 개시되고, 각 데이터 유지부 (50_i) 의 변화 검출부의 동작이 개시된다.

제어 신호 S/H 가 "L" 이 되므로, 샘플·홀드부 (10) 의 스위치 (12₁ ∼ 12₂₅₆) 는, 모두 오프가 된다. 이로써, 각 입력 단자 (11_i) 와, 커패시터 (13_i) 사이의 접속이 차단되고, 스위치 (12_i) 가 오프가 되기 직전의 전압이, 입력 신호 (INi) 로서 이 커패시터 (13_i) 에 유지된다. 그리고, 커패시터 (13_i) 에 유지된 입력 신호 (INi) 와 동일한 전압이, 버퍼 (14_i) 로부터 아날로그 전압 (Ai) 으로서 출력되어, 대응하는 비교기 (40_i) 에 부여된다. 또, 제어 신호 (OE) 가 "L" 이 되면, 셀렉터 (60) 의 동작은 정지된다.

또, 제어 신호 (DE) 가 "H" 가 되므로, DAC (20) 의 디코더 (23) 의 동작이 개시되고, 카운트 값 (CNT) 의 하위 8 비트인 디지털 값 (DIG) 에 따라, 저항 분압기 (21) 에 의해 분압된 256 단계의 전압이 순서대로 전환되고, 기준 전압 (REF) 으로서 출력된다. 즉, 기준 전압 (REF) 은, 디지털 값 (DIG) 의 증가에 따라, 접지 전위 (GND) 로부터 전원 전위 (VDD) 까지 계단상으로 상승한다.

기준 전압 (REF) 은, 각 비교기 (40_i) 에 공통적으로 부여된다. 한편, 각 비교기 (40_i) 에는, 각각 입력 신호 (INi) 에 대응한 아날로그 전압 (Ai) 이 부여되고, 이들 비교기 (40_i) 에 있어서, 각각 아날로그 신호 (Ai) 와 기준 전압 (REF) 의 비교가 실시되어, 그 비교 결과의 판정 신호 (Ri) 가 출력된다. 기준 전압 (REF) 은, 접지 전위 (GND) 로부터 전원 전위 (VDD) 까지 계단상으로 상승하므로, 처음에는 Ai≥REF 이고, 판정 신호 (Ri) 는 "L" 이다.

기준 전압 (REF) 이 상승하여 Ai < REF 가 되면, 판정 신호 (Ri) 는 "L" 로부터 "H" 로 변화된다. 판정 신호 (Ri) 가 "L" 로부터 "H" 로 변화되면, 데이터 유지부 (50_i) 의 변화 검출부로부터 래치 신호 (LAT) 가 출력되고, 그 때의 디지털 값 (DIG) 이 데이터 래치 (54) 에 디지털 신호 (Di) 로서 유지된다. 따라 서, 데이터 래치 (54) 에 유지되는 디지털 신호 (Di) 는, 기준 전압 (REF) 이 아날로그 신호 (Ai) 를 초과한 순간의 디지털 값 (DIG), 즉 아날로그 신호 (Ai) 와 거의 동일한 기준 전압 (REF) 에 대응한 값이다. 단, 이 디지털 값 (Di) 이 출력 신호 (OUT) 로서 출력되는 것은, 카운트 값 (CNT) 이 511 까지 증가한 후에 0 으로 되돌아오고, 또한, 이 카운트 값 (CNT) 에 의해 데이터 유지부 (50_i) 가 선택되었을 때이다.

이상과 같이, 이 실시예 1 의 A/D 변환 회로는, 복수의 아날로그 신호 (Ai) 마다 대응하는 비교기 (40_i) 를 설치하고 있으므로, 샘플·홀드부 (10) 의 버퍼 (14_i) 의 출력측에 전환용의 스위치를 설치할 필요가 없고, 항상 이들 버퍼 (14_i) 의 출력 신호 (아날로그 전압 (Ai)) 를 비교기 (40_i) 의 입력 신호로서 부여할 수 있다. 따라서, 버퍼 (14_i) 로서 구동 능력이 큰 것을 준비할 필요가 없어, 레이아웃 면적이나 소비 전류를 증가시키지 않고, 변환 시간을 단축할 수 있다는 이점이 있다.

덧붙여서, 이 실시예 1 에 있어서 클록 신호 (CLK) 의 주파수를 1MHz 로 하면, 256 입력을 모두 A/D 변환시키기 위해서 필요로 하는 시간은, 1㎲×512 카운트 = 512㎲ 로서, 종래 회로의 9.5% 가 되어 변환 시간을 큰 폭으로 단축할 수 있다.

실시예 2

도 4 는, 본 발명의 실시예 2 를 나타내는 비교기와 데이터 유지부의 구성도이다.

이 비교기 (40A) 와 데이터 유지부 (50A) 는, 도 1 중의 각 비교기 (40i) 와 데이터 유지부 (50_i) 를 대신하여 설치되는 것이다.

비교기 (40A) 는, 전력 제어 신호 (PD) 가 부여되었을 때 (본 예에서는, PD 가 "H" 가 되었을 때) 에 저소비 전력 모드로 이행하는 것이다. 예를 들어, 도 1 중의 비교기 (40) 의 전원 공급 경로에 스위치를 설치하고, 이 스위치를 전력 제어 신호 (PD) 에 의해 온·오프 제어함으로써 구성할 수 있다.

데이터 유지부 (50A) 는, 판정 신호 (Ri) 가 "L" 로부터 "H" 로 변화되었을 때에, 디지털 값 (DIG) 을 래치하여 디지털 신호 (Di) 로서 출력하는 기능에 추가하여, 비교기 (40A) 에 대한 전력 제어 신호 (PD) 를 출력하는 기능을 추가한 것이다. 즉, 이 데이터 유지부 (50A) 는, 도 1(b) 과 동일한, FF (51, 52) 및 AND (53) 로 이루어지는 변화 검출부와, 이 변화 검출부로부터 출력되는 래치 신호 (LAT) 에 의해 디지털 값 (DIG) 을 래치하는 데이터 래치 (54) 에 추가하여, 세트·리세트형의 FF (55) 를 갖고 있다. FF (55) 의 세트 단자 (S) 에는 래치 신호 (LAT) 가 부여되고, 리세트 단자 (R) 에는 공통되는 리세트 신호 (RST) 가 부여되며, 출력 단자 (Q) 로부터 전력 제어 신호 (PD) 가 출력되도록 되어 있다. 또한, 리세트 신호 (RST) 는, 예를 들어 카운트 값 (CNT) 이 255 일 때에 부여되도록, 제어 신호 (OE) 와 8 비트의 디지털 값 (DIG) 을 입력으로 하는, 9 비트의 AND (34) 에 의해 생성되도록 되어 있다.

이 비교기 (40A) 와 데이터 유지부 (50A) 에서는, 카운트 값 (CNT) 이 255 가 되면, AND (34) 로부터 출력되는 리세트 신호 (RST) 에 의해, 데이터 유지부 (50A) 의 FF (55) 가 리세트되어, 전력 제어 신호 (PD) 는 "L" 이 된다. 이로써, 비교기 (40A) 의 동작이 개시된다.

그리고, 데이터 유지부 (50A) 의 변화 검출부에서 판정 신호 (Ri) 가 "L" 로부터 "H" 로 변화된 것이 검출되면, 래치 신호 (LAT) 에 의해 디지털 값 (DIG) 이 데이터 래치 (54) 에 래치됨과 함께, 이 래치 신호 (LAT) 에 의해 FF (55) 가 세트된다. 이로써, 전력 제어 신호 (PD) 는 "H" 가 되어, 비교기 (40A) 의 동작은 정지된다.

이상과 같이, 이 실시예 2 의 데이터 유지부 (50A) 는, 판정 신호 (Ri) 가 "L" 로부터 "H" 로 변화되는 것을 검출하고 있는 동안에만 전력 제어 신호 (PD) 를 정지 ((PD) 를 "L" 로 한다) 시키는 기능을 가지고, 비교기 (40A) 는, 이 전력 제어 신호 (PD) 가 정지하고 있는 기간에만 동작하도록 구성되어 있다. 이로써, 불필요한 전력 소비를 억제할 수 있다는 이점이 있다.

실시예 3

도 5 는, 본 발명의 실시예 3 을 나타내는 타이밍 제어부의 구성도이다.

이 타이밍 제어부는, 임의의 입력 신호수 m 과 기준 전압수 n 에 대응시키기 위해서, 도 1 중의 2 진 카운터 (30) 와 그 주변의 인버터 (31, 32) 및 AND (33) 를 대신하여 설치되는 것이다.

이 타이밍 제어부는, 샘플링 기간과 홀드 기간에서, 클록 신호 (CLK) 를 전환시켜 출력하기 위한 셀렉터 (71) 를 갖고 있다. 셀렉터 (71) 의 제 1 출력측에는, 홀드 기간 중에 0 으로부터 적어도 m-1 까지를 카운트하는 카운터 (72) 가 접속되고, 이 셀렉터 (71) 의 제 2 출력측에는, 샘플링 기간 중에 0 으로부터 적어도 n-1 까지를 카운트 하는 카운터 (73) 가 접속되어 있다.

카운터 (72, 73) 의 카운트 값은, 각각 셀렉터 (74) 의 제 1 및 제 2 의 입력측에 접속되어 있다. 셀렉터 (74) 는, 홀드 기간 중에 카운터 (72) 의 카운트 값을 선택하고, 샘플링 기간 중에는 카운터 (73) 의 카운트 값을 선택하여, 디지털 값 (DIG) 으로서 출력하는 것이다.

카운터 (72, 73) 는, 각각 오버 플로우 신호 (OF1, OF2) 를 출력하는 기능과, 리세트 신호에 의해 0 클리어되는 리세트 기능을 갖고 있다. 그리고, 카운터 (72) 의 오버 플로우 신호 (OF1) 는, 세트·리세트형의 FF (75) 의 리세트 단자 (R) 와 카운터 (73) 의 리세트 단자 (R) 에 부여되고, 카운터 (73) 의 오버 플로우 신호 (OF2) 는, FF (75) 세트 단자 (S) 와 카운터 (72) 의 리세트 단자 (R) 에 부여되고 있다.

FF (75) 의 출력 신호 (S75) 는, 셀렉터 (71, 74) 에 선택 신호로서 부여됨과 함께, DAC (20) 에 대한 제어 신호 (DE) 로서 출력되고 있다. 또한, FF (75) 의 출력 신호는, 인버터 (31, 32) 에 의해 반전되어, 각각 제어 신호 (S/H, OE) 로서 샘플·홀드부 (10) 와 셀렉터 (60) 에 부여되도록 되어 있다. 또, 셀 렉터 (71) 의 제 1 출력측의 신호는, 클록 신호 (CK) 로서 각 데이터 유지부 (50_i) 에 공급되도록 되어 있다.

이 타이밍 제어부에서는, 홀드 기간에는, FF (75) 의 출력 신호 (S75) 가 예를 들어 "H" 가 되고, 셀렉터 (71) 에서 제 1 출력측이 선택되며, 셀렉터 (74) 에서는 제 1 의 입력측이 선택된다. 이로써, 카운터 (72) 가 동작하고, 그 카운트 값이 셀렉터 (74) 로부터 디지털 값 (DIG) 으로서 출력된다. 또, 셀렉터 (71) 의 제 1 출력측으로부터 출력되는 클록 신호 (CK) 가 각 데이터 유지부 (50_i) 에 부여된다. 카운터 (72) 의 카운트 값이 m 이 되면, 오버 플로우 신호 (OF1) 가 출력되고, FF (75) 와 카운터 (73) 는 리세트된다. 이로써, FF (75) 의 출력 신호 (S75) 가 "L" 이 되어, 샘플링 기간으로 이행한다.

샘플링 기간에서는, 셀렉터 (71) 와 제 2 출력측이 선택되고, 셀렉터 (74) 에서는 제 2 의 입력측이 선택된다. 이로써, 카운터 (73) 가 동작하고, 그 카운트 값이 셀렉터 (74) 로부터 디지털 값 (DIG) 으로서 출력된다. 카운터 (72) 의 카운트 값이 0 부터 순차적으로 증가하여 n 이 되면, 오버 플로우 신호 (OF2) 가 출력되어 FF (75) 가 세트되고, 카운터 (72) 는 리세트된다. 이로써, FF (75) 의 출력 신호 (S75) 가 "H" 가 되어, 홀드 기간으로 이행한다.

이상과 같이, 이 실시예 3 의 타이밍 제어부는, 각각 입력 신호수 m 과 기준 전압수 n 을 카운트하는 2 개의 카운터 (72, 73) 을 갖고, 홀드 기간과 샘플링 기간에 의해 전환되어 디지털 값 (DIG) 을 출력하도록 하고 있다. 이로써, 임의 의 입력 신호수 m 과 기준 전압수 n 에 대응하여 최적의 타이밍 제어를 실시할 수 있다는 이점이 있다.

또한, 본 발명은, 상기 실시예에 한정되지 않고, 여러 가지의 변형이 가능하다. 이 변형예로는, 예를 들어, 다음과 같은 것이 있다.

(a) 입력 신호 (IN) 의 수와, DAC (20) 로부터 출력되는 기준 전압 (REF) 의 수를, 동수 256 로서 설명했지만, 상이한 수이어도 된다. 입력 신호수 m 과 기준 전압수 n 이 상이한 경우에는, 2 진 카운터 (30) 의 최대 카운트 값이, m 과 n 중의 큰 쪽의 2 배까지 카운트할 수 있도록 구성하면 된다.

예를 들어, 입력 신호수 m 이 128 이고, A/D 변환의 분해능인 기준 전압수 n이 256 (8 비트) 인 경우, 2 진 카운터 (30) 는 9 비트로 한다. 이 경우, 샘플링 및 출력 동작 기간에 있어서의 디지털 값 (DIG) 의 128 ∼ 255 의 기간은 대응하는 데이터 유지부 (50) 가 존재하지 않기 때문에, 유효한 출력 신호 (OUT) 는 출력되지 않는다.

또, 입력 신호수 m 이 256 이고, 기준 전압수 n 이 128 인 경우에도, 2 진 카운터 (30) 는 9 비트로 한다. 이 경우, DAC (20) 는, 디지털 값 (DIG) 이 128 ∼ 255 일 때에, 기준 전압 (REF) 으로서 항상 전원 전위 VDD 를 출력하도록 구성해 둔다.

(b) DAC (20) 의 구성은, 예시한 것에 한정되지 않는다. 예를 들어, 가산 저항형이나 래더 저항형 등을 이용하면, 디코더 (23) 를 사용하지 않고 2 진의 디지털 값 (DIG) 에 의해 스위치를 직접 제어하므로, 회로를 간소화할 수 있다.

(c) DAC (20) 는, 디지털 값 (DIG) 의 증가에 따라 기준 전압 (REF) 이 단계적으로 상승하도록 구성되어 있지만, 이것과는 반대로, 기준 전압 (REF) 이 단계적으로 저하되도록 구성해도 된다. 그 경우, 각 비교기 (40_i) 로부터 출력되는 판정 신호 (Ri)의 레벨을 반전시키거나, 또는, 각 데이터 유지부 (50_i) 의 구성을, 판정 신호 (Ri) 가 "H" 로부터 "L" 로 변화시켰을 때에 디지털 값 (DIG) 을 유지하도록 변경하면 된다.

(d) 도 4 의 데이터 유지부 (50A) 에서는, 판정 신호 (Ri) 가 "L" 로부터 "H" 로 변화되었을 때에, 대응하는 비교기 (40A) 에 대한 전력 제어 신호 (PD) 를 출력하여 이 비교기 (40A) 의 동작을 정지시키도록 하고 있지만, 도 1 중의 각 비교기 (40_i) 를 도 4 에서 나타낸 전력 제어 가능한 비교기 (40A) 로 변경하고, 전력 제어 신호로서 제어 신호 (OE) 를 부여하도록 해도 된다. 그 경우, 각 비교기 (40A) 는, 카운트 값 (CNT) 이 256 ∼ 511 의 변환 동작 기간 중, 동작 상태가 된다.

(e) 카운트 값 (CNT) 의 전반에서 샘플링 및 출력 동작을 실시하고, 후반에서 변환 동작을 실시하도록 하고 있지만, 그 반대여도 된다.

본 발명에서는, 복수의 입력 신호마다 커패시터에 유지된 전압을 DAC 로부터 부여되는 계단상으로 변화하는 기준 전압과 비교하는 비교기를 갖고 있다. 따라서, 복수의 입력 신호가 병행하여 기준 전압과 비교되므로, 변환을 위해서 입력 신호를 전환할 필요가 없어지고, 입력 신호가 안정될 때까지의 대기 시간이 불필요하게 되어 변환 시간을 단축할 수 있다. 또, 입력 신호마다 기준 전압과 비교한 판정 신호가 변화되었을 때의 기준 전압에 대응하는 디지털 값을 유지하도록 하고 있으므로, 회로 구성이 간소화되어 레이아웃 면적이나 소비 전류를 억제할 수 있다는 효과가 있다.

Claims

샘플링 기간에, m (단, m 은 복수) 개의 아날로그의 입력 신호를 스위치를 통하여 각각 대응하는 전압 유지용의 커패시터에 부여하고, 홀드 기간에는, 상기 스위치를 차단하여 상기 커패시터에 유지된 전압을 아날로그 전압으로서 출력하는 샘플·홀드부와,

홀드 기간에, 디지털 값에 따라 n (단, n 은 복수) 단의 계단상으로 증가 또는 감소하는 기준 전압을 생성하는 디지털·아날로그 변환기와,

상기 입력 신호에 대응하여 설치되고, 홀드 기간에 상기 기준 전압과 상기 버퍼 증폭기로부터 출력되는 아날로그 전압을 비교하여 판정 신호를 출력하는 m 개의 비교기와,

상기 비교기에 대응하여 설치되고, 홀드 기간에 상기 비교기로부터 출력되는 판정 신호가 변화되었을 때의 상기 디지털 값을 디지털 신호로서 유지하는 m 개의 데이터 유지부와,

샘플링 기간에, 상기 m 개의 데이터 유지부에 유지된 디지털 신호를 상기 디지털 값에 따라 순서대로 선택하여 출력하는 셀렉터와,

샘플링 기간에는, 클록 신호에 동기하여 0 으로부터 적어도 m-1 까지를 카운트하여 그 카운트 값을 상기 디지털 값으로서 출력하고, 홀드 기간에는, 상기 클록 신호에 동기하여 0 으로부터 적어도 n-1 까지를 카운트하여 그 카운트 값을 상기 디지털 값으로서 출력하는 카운터를 구비한 것을 특징으로 하는 아날로그·디지털 변환 회로.
제 1 항에 있어서,

상기 데이터 유지부는, 상기 비교기로부터 출력되는 판정 신호의 변화를 검출한 후, 다음의 홀드 기간이 개시될 때까지의 사이, 대응하는 상기 비교기를 대기 상태로 하게 하기 위한 전력 제어 신호를 출력하는 것을 특징으로 하는 아날로그·디지털 변환 회로.
제 1 항에 있어서,

상기 비교기는, 샘플링 기간 중, 대기 상태로 되는 것을 특징으로 하는 아날로그·디지털 변환 회로.