JP4970224B2 - 半導体集積回路 - Google Patents

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Description

本発明は、半導体集積回路に関するもので、特にＡ／Ｄ変換器の入力端子に接続されたサンプリング回路またはマルチプレクサーの演算増幅器の入力オフセット電圧によるアナログ入力信号源インピーダンスでのオフセット誤差電圧を低減するのに有益な技術に関する。
高精度と高解像度とが必要とされるシステムでは、下記非特許文献１に記載されているように、複数のアナログ入力信号の１つを選択してアナログ信号をディジタル信号に変換するＡ／Ｄ変換器に供給するためにアナログマルチプレクサーが使用される。このアナログマルチプレクサーの複数のアナログスイッチの一端には複数のアナログ入力信号が供給され、複数のアナログスイッチの他端はバッファアンプの入力に接続され、バッファアンプの出力はサンプル・ホールド回路を介してＡ／Ｄ変換器の入力に接続される。アナログ入力システムのサンプル・ホールド回路の基本機能は、入力信号を捕捉して、引き続くＡ／Ｄ変換器の変換サイクルの間に一定に保持することである。
このサンプル・ホールド回路は、入力バッファアンプとサンプル・ホールドスイッチと保持容量と出力バッファとによって構成されている。サンプル・モードでは、入力信号は入力バッファアンプとオン状態のサンプル・ホールドスイッチとを介して保持容量に保持される。ホールド・モードでは、サンプル・ホールドスイッチはオフ状態に制御されて、保持容量の保持電圧は出力バッファを介してＡ／Ｄ変換器の入力に供給される。
下記特許文献１には、アナログマルチプレクサーと逐次比較型Ａ／Ｄ変換器とを含むマイクロコンピュータが半導体基板に形成された半導体集積回路が記載されている。アナログマルチプレクサーは複数の外部端子の複数のアナログ入力信号を選択して、選択されたアナログ入力信号は逐次比較型Ａ／Ｄ変換器のコンパレータの第１入力端子に供給される。コンパレータの出力によって逐次比較レジスタの複数ビット信号が制御され、逐次比較レジスタの複数ビット信号によって局部Ｄ／Ａ変換器が制御される。逐次比較レジスタの複数ビット信号の上位８ビット信号と下位２ビットとに応答して、局部Ｄ／Ａ変換器から第１比較基準電圧と第２比較基準電圧とがそれぞれ生成される。局部Ｄ／Ａ変換器からの第１比較基準電圧と第２比較基準電圧とは、第１演算増幅器と第２演算増幅器とを介してコンパレータの第２入力端子と第３入力端子とにそれぞれ供給される。コンパレータ内部では、第１入力端子と第２入力端子とに選択スイッチの２入力端子が接続され、選択スイッチの出力端子は第１容量の一端に接続され、第３入力端子に第２容量の一端に接続され、第１容量の他端と第２容量の他端とは電圧比較部の入力端子に接続されている。局部Ｄ／Ａ変換器では、第１演算増幅器の入出力端子間には第１演算増幅器のオフセット電圧の影響を低減する第１トランスファスイッチが接続され、第２演算増幅器の入出力端子間には第２演算増幅器のオフセット電圧の影響を低減する第２トランスファスイッチが接続されている。
一方、下記非特許文献２には、相関二重サンプリング(ＣＤＳ；Correlated Double Sampling)を利用した演算増幅器の不完全性の影響を低減する回路技術が記載されている。下記非特許文献２の図２９には、第１スイッチ、第２スイッチ、サンプリング容量、演算増幅器、第３スイッチで構成された第１の形式のスイッチト・キャパシタ型のサンプル・ホールド回路が記載されている。入力信号は第１クロック信号で制御される第１スイッチを介してサンプリング容量の一端と第２クロック信号で制御される第２スイッチの一端とに供給され、サンプリング容量の他端は演算増幅器の反転入力端子と第１クロック信号で制御される第３スイッチの一端とに接続されている。演算増幅器の非反転入力端子には接地電位に接続され、演算増幅器の出力端子は第２スイッチの他端と第３スイッチの他端とに接続されている。
この第１の形式のスイッチト・キャパシタ型のサンプル・ホールド回路は、下記のようにサンプル・モードとホールド・モードの動作を実行する。すなわち、第１クロック信号がハイレベルの期間には入力信号がサンプリング容量を介して演算増幅器の反転入力端子に供給され演算増幅器の反転入力端子と出力端子とが接続されているので、入力信号電圧とオフセット電圧との差電圧がサンプリング容量の両端の間にサンプリングされる。第２クロック信号がハイレベルの期間には、入力信号の供給ノードは演算増幅器の反転入力端子からオープンとされ、サンプリング容量が演算増幅器の反転入力端子と出力端子との間に接続されるので、相関二重サンプリングによってオフセット電圧の影響が低減されたホールド出力信号が得られるとしている。
また、下記非特許文献３には、相関二重サンプリング(ＣＤＳ)を利用したスイッチト・キャパシタ型のコンパレータが記載されている。このスイッチト・キャパシタ型のコンパレータは、２入力端子を持つ選択第１スイッチ、サンプリング容量、演算増幅器、第２スイッチを含んでいる。また、このスイッチト・キャパシタ型のコンパレータは、下記のようにサンプル・モードとホールド・電圧比較モードの動作を実行する。すなわち、サンプル・モードでは、入力信号が選択第１スイッチの第１入力端子とサンプリング容量とを介して演算増幅器の反転入力端子に供給され、演算増幅器の反転入力端子と出力端子とが接続されているので、入力信号電圧とオフセット電圧との差電圧がサンプリング容量の両端の間にサンプリングされる。また、ホールド・電圧比較モードでは、接地電圧が選択第１スイッチの第２入力端子とサンプリング容量とを介して演算増幅器の反転入力端子に供給され、演算増幅器の反転入力端子と出力端子との間がオープンとされる。従って、サンプル・モードとホールド・電圧比較モードの動作の間に演算増幅器のオフセット電圧がキャンセルされて、オフセット電圧と入力信号電圧との差に相当する負の入力信号電圧−Ｖinの正負の符号に応じて、演算増幅器の出力端子から論理判定結果が得られるとしている。
一方、下記非特許文献４には、下記非特許文献２に記載された第１の形式のスイッチト・キャパシタ型のサンプル・ホールド回路と異なる第２の形式のスイッチト・キャパシタ型のサンプル・ホールド回路が記載されている。この第２の形式のスイッチト・キャパシタ型のサンプル・ホールド回路は、演算増幅器を構成可能な３個の電流源、差動対ＰチャンネルＭＯＳトランジスタ、２個の負荷ＮチャンネルＭＯＳトランジスタ、２個のソース接地増幅ＮチャンネルＭＯＳトランジスタ、７個のスイッチ、負荷容量により構成される。
この第２の形式のスイッチト・キャパシタ型のサンプル・ホールド回路のサンプル・モードでは、入力信号が演算増幅器の非反転入力端子に供給され、演算増幅器の出力端子は負荷容量と反転入力端子とに接続される。従って、サンプル・モードの演算増幅器はユニティー・ゲイン(ボルテージフォロワ)で動作するので、非反転入力端子の入力信号のレベルは出力端子の負荷容量にサンプルされる。またホールド・モードでは、負荷容量は演算増幅器の非反転入力端子に供給され、演算増幅器の出力端子は出力と反転入力端子とに接続される。従って、ホールド・モードでも演算増幅器はユニティー・ゲイン(ボルテージフォロワ)で動作するので、非反転入力端子の負荷容量のサンプルレベルは出力にホールドされる。また、サンプル・モードとホールド・モードとで演算増幅器の非反転入力端子と反転入力端子としてそれぞれ機能するトランジスタは、差動対ＰチャンネルＭＯＳトランジスタで左右交代する。更に、サンプル・モードとホールド・モードとで演算増幅器の２個の負荷ＮチャンネルＭＯＳトランジスタのカレントミラーの入力トランジスタと出力トランジスタとしてそれぞれ機能するトランジスタは、２個の負荷ＮチャンネルＭＯＳトランジスタで左右交代する。また、サンプル・モードとホールド・モードとで演算増幅器の出力素子としてそれぞれ機能するトランジスタは、２個のソース接地増幅ＮチャンネルＭＯＳトランジスタで左右交代する。以上のトランジスタの左右交代によって、演算増幅器を構成するトランジスタのミスマッチによるオフセット電圧の影響を低減することができる。
また下記特許文献２には、特殊な巡回型Ａ／Ｄ変換器の内部の増幅器のオフセット電圧によるＡ／Ｄ変換結果への影響を低減するために、増幅器の差動入力と差動出力との間の２個の帰還容量をクロスカップル接続とストレート接続とに切り換える切換スイッチを使用することが記載されている。
一方、下記非特許文献５には、コモン・モード入力電圧の変化に対して並列接続されたＮチャンネル差動ＭＯＳトランジスタとＰチャンネル差動ＭＯＳトランジスタとからなるレイル・ツー・レイル入力回路の相互コンダクタンスｇｍを一定とするｇｍ制御回路が記載されている。このｇｍ制御回路は、電流スイッチＰチャンネルＭＯＳ、電流スイッチＮチャンネルＭＯＳ、カレントミラーＮチャンネルＭＯＳ、カレントミラーＰチャンネルＭＯＳから構成されている。
一対のＰチャンネルＭＯＳトランジスタは差動入力信号からハイレベル・コモン・モード電圧を生成して、ハイレベル・コモン・モード電圧はゲートに直流バイアス電圧が供給された電流スイッチＰチャンネルＭＯＳのソースに供給される。電流スイッチＰチャンネルＭＯＳのドレインに接続されたカレントミラーＮチャンネルＭＯＳにより、Ｎチャンネル差動ＭＯＳトランジスタのソースのバイアス電流が電流スイッチＰチャンネルＭＯＳのドレイン電流に比例して制御される。一対のＮチャンネルＭＯＳトランジスタは差動入力信号からローレベル・コモン・モード電圧を生成して、ローレベル・コモン・モード電圧はゲートに直流バイアス電圧が供給された電流スイッチＮチャンネルＭＯＳのソースに供給される。電流スイッチＮチャンネルＭＯＳのドレインに接続されたカレントミラーＰチャンネルＭＯＳにより、Ｐチャンネル差動ＭＯＳトランジスタのソースのバイアス電流が電流スイッチＮチャンネルＭＯＳのドレイン電流に比例して制御される。
Ｒｉｃｈａｒｄ．Ｃ．Ｊａｅｇｅｒ，"Ｔｕｔｏｒｉａｌ； Ａｎａｌｏｇ Ｄａｔａ Ａｃｑｕｉｓｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｐａｒｔ ＩＩＩ−Ｓａｍｐｌｅ−ａｎｄ−ｈｏｌｄｓ， Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ Ａｍｐｌｉｆｉｅｒｓ， ａｎｄ Ａｎａｌｏｇ Ｍｕｌｔｉｐｌｅｘｅｒｓ"， ＩＥＥＥ ＭＩＣＲＯ， Ｎｏｖｅｍｂｅｒ １９８２， ＰＰ．２０〜３５． Ｃｈｒｉｓｔｉａｎ．Ｃ．Ｅｎｚ ｅｔ ａｌ， "Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｒｅｄｕｃｉｎｇ ｔｈｅ Ｅｆｆｅｃｔｓ ｏｆ Ｏｐ−Ａｍｐ Ｉｍｐｅｒｆｅｃｔｉｏｎｓ： Ａｕｔｏｚｅｒｏｉｎｇ， Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ， ａｎｄ Ｃｈｏｐｐｅｒ Ｓａｂｉｌｉｚａｔｉｏｎ"， ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ ＩＥＥＥ ， ＶＯＬ．８４， ＮＯ．１１， ＮＯＶＥＭＢＥＲ １９９６， ＰＰ．１５８４〜１６１４． 谷口 研二 著， 半導体シリーズ 『ＬＳＩ設計者のためのＣＭＯＳアナログ回路入門』， ＣＱ出版， ２００６年８月１日 第４版発行， ＰＰ．１２７〜１３２． Ｌ．Ｈ．Ｃ．Ｆｅｒｒｅｉｒａ ｅｔ ａｌ， "ＣＭＯＳ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ｐｒｅｃｉｓｅ ｓａｍｐｌｅ−ａｎｄ−ｈｏｌｄ ｃｉｒｃｕｉｔ ｗｉｔｈ ｓｅｌｆ−ｃｏｒｒｅｃｔｉｏｎ ｏｆ ｔｈｅ ｏｆｆｓｅｔ ｖｏｌｔａｇｅ"， ＩＥＥ Ｐｒｏｃ．−Ｃｉｒｃｕｉｔｓ Ｄｅｖｉｃｅｓ Ｓｙｓｔ， ＶＯＬ． １５２， ＮＯ．５， ＯＣＴＯＢＥＲ ２００５， ＰＰ．４５１〜４５５． Ｖｌａｄｉｍｉｒ Ｉ．Ｐｒｏｄａｎｏｖ ｅｔ ａｌ， "Ｎｅｗ ＣＭＯＳ Ｕｎｉｖｅｒｓａｌ Ｃｏｎｓｔａｎｔ−Ｇｍ Ｉｎｐｕｔ Ｓｔａｇｅ"， １９９８ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｅｌｅｃｔｒｏｎｉｃｓ， Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， Ｖｏｌ．２ ７−１０ Ｓｅｐｔ． １９９８ ＰＰ．３５９〜３６２． 特開２００５−０２６８０５号 公報 特開２００７−１０４５３１号 公報
本発明者等は本発明に先立って、自動車に搭載されるマイクロコンピュータの開発に従事した。この車載用マイクロコンピュータは、上記特許文献１に記載されたように半導体集積回路の半導体基板にアナログマルチプレクサーと逐次比較型Ａ／Ｄ変換器とを含むものである。
この開発に先立って、本発明者等は上記背景技術に記載された種々のコンパレータやサンプル・ホールド回路に関して検討を行った。
まず、上記非特許文献２に記載された相関二重サンプリングを利用した第１の形式のサンプル・ホールド回路を使用して、演算増幅器の反転入力端子と出力端子との間が接続された状態で、演算増幅器の反転入力端子に接続されたサンプリング容量に入力信号をサンプリングする。その後、演算増幅器の反転入力端子と出力端子との間をオープンとした状態で、演算増幅器の反転入力端子に接続されたサンプリング容量に比較基準電圧を供給する。それにより、上記非特許文献３に記載された相関二重サンプリングを利用したスイッチト・キャパシタ型のコンパレータのサンプル・モードとホールド・電圧比較モードと同様な動作を実現できる。この際、演算増幅器のオフセット電圧がキャンセルされて、比較基準電圧と入力信号電圧との差電圧の正負の符号に応じて、演算増幅器の出力端子から論理判定結果が得られる。
また、上記非特許文献４に記載された第２の形式のスイッチト・キャパシタ型のサンプル・ホールド回路は、トランジスタの左右交代によって演算増幅器を構成するトランジスタのミスマッチによるオフセット電圧の影響を低減することができる。しかし、この第２の形式のスイッチト・キャパシタ型のサンプル・ホールド回路は、上記非特許文献２に記載の第１の形式のサンプル・ホールド回路のように上記非特許文献３に記載のスイッチト・キャパシタ型のコンパレータのホールド・電圧比較モードと同様な動作を実現することができない。
更に、上記特許文献２に記載された巡回型Ａ／Ｄ変換器は、増幅器の差動入力と差動出力との間の２個の帰還容量のクロスカップル接続とストレート接続とを切り換えことにより、内部の増幅器のオフセット電圧によるＡ／Ｄ変換結果への影響を低減することができる。しかし、この巡回型Ａ／Ｄ変換器は、極めて特殊なＡ／Ｄ変換器であるので、上記特許文献１に記載されたような逐次比較型Ａ／Ｄ変換器に適用することはできない。
図１は、本発明に先立って本発明者等によって検討されたモノリシック半導体集積回路を示す図である。このモノリシック半導体集積回路は、上記特許文献１に記載されたように半導体集積回路の半導体基板にアナログマルチプレクサーと逐次比較型Ａ／Ｄ変換器とを含む車載用マイクロコンピュータである。
同図に示すように、半導体集積回路の半導体チップは、アナログ回路部Ａｎａｌｏｇ＿Ｃｉｒと、ディジタル回路部Ｄｉｇｉｔａｌ＿Ｃｉｒと、中央処理ユニット(ＣＰＵ；図示せず)とを含んでいる。
アナログ回路部Ａｎａｌｏｇ＿Ｃｉｒは、８チャンネルのアナログ入力端子ＡＮ０、ＡＮ１、ＡＮ２…ＡＮ７と１チャンネルのアナログ出力のマルチプレクサーＭＰＸと、１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖとを含んでいる。また、アナログ回路部Ａｎａｌｏｇ＿Ｃｉｒは、１０ビットの局部Ｄ／Ａ変換器 １０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ＿Ｃｏｎｖを含んでいる。
ディジタル回路部Ｄｉｇｉｔａｌ＿Ｃｉｒは、コントロール回路Ｃｏｎｔｒｏｌ＿Ｃｉｒを含んでいる。このコントロール回路Ｃｏｎｔｒｏｌ＿Ｃｉｒは、１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖにより制御され、局部Ｄ／Ａ変換器用レジスタＬｏｃａｌ Ｄ／Ａ Ｒｅｇを介して１０ビットの局部Ｄ／Ａ変換器１０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ＿Ｃｏｎｖを制御する。このコントロール回路Ｃｏｎｔｒｏｌ＿Ｃｉｒには、４個のデータレジスタＤａｔａ Ｒｅｇ Ａ、Ｂ、Ｃ、Ｄ、ステータスレジスタＳｔａｔｕｅ Ｒｅｇ、コントロールレジスタＣｏｎｔｒｏｌ Ｒｅｇが接続されている。４個のデータレジスタＤａｔａ Ｒｅｇ Ａ、Ｂ、Ｃ、Ｄ、ステータスレジスタＳｔａｔｕｅ Ｒｅｇ、コントロールレジスタＣｏｎｔｒｏｌ Ｒｅｇには、モジュールデータバスＭｏｄ＿Ｄａｔａ＿Ｂｕｓを介してバスインターフェースＢｕｓ＿Ｉｎｔが接続されている。このバスインターフェースＢｕｓ＿Ｉｎｔには、更に内部データバスＩｎｔ＿Ｄａｔａ＿Ｂｕｓが接続される。尚、このバスインターフェースＢｕｓ＿Ｉｎｔは、図示されていないが、周辺バスとバススイッチコントローラとを介して中央処理ユニット(ＣＰＵ)に接続されている。
アナログ回路部Ａｎａｌｏｇ＿Ｃｉｒの１０ビットの局部Ｄ／Ａ変換器１０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ＿Ｃｏｎｖは、直列接続された２５７個の抵抗Ｒ０、Ｒ１…Ｒ１２７、Ｒ１２８、Ｒ１２９、Ｒ１３０、Ｒ１３１…Ｒ２５５、Ｒ２５６を含んでいる。この１０ビットの局部Ｄ／Ａ変換器１０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ＿Ｃｏｎｖは、上位８ビットのデコーダ８ｂｉｔ ＤＥＣによって制御される２５６個の上位ビットスイッチと、下位２ビットのデコーダ２ｂｉｔ ＤＥＣによって制御される４個の下位ビットスイッチとを含んでいる。
１０ビットの局部Ｄ／Ａ変換器１０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ＿Ｃｏｎｖの２５６個の上位ビットスイッチにより選択された上位ビット基準電圧ＶＲＥＦ１が、演算増幅器ＯＰ１を介して１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖの比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に供給される。１０ビットの局部Ｄ／Ａ変換器１０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ＿Ｃｏｎｖの４個の下位ビットスイッチにより選択された下位ビット基準電圧ＶＲＥＦ２が、演算増幅器ＯＰ２を介して１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖの比較器Ｃｏｍｐの入力の他のサンプリング容量Ｃ４に供給される。尚、上記特許文献１に記載されたように、演算増幅器ＯＰ１、ＯＰ２のそれぞれの非反転入力端子と出力端子との間にはオフセット電圧の影響を低減するトランスファスイッチＳＷ１、ＳＷ２が接続されている。
まず、演算増幅器ＯＰ１、ＯＰ２が活性化され、トランスファスイッチＳＷ１、ＳＷ２がオフ状態に制御される。その後、演算増幅器ＯＰ１、ＯＰ２が非活性化されている間に、トランスファスイッチＳＷ１、ＳＷ２がオン状態に制御され、演算増幅器ＯＰ１、ＯＰ２のオフセット電圧の影響が低減された上位ビット基準電圧ＶＲＥＦ１と下位ビット基準電圧ＶＲＥＦ２とが生成されることができる。
また１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿ＣｏｎｖのＡ／Ｄ変換動作は、次のように実行される。
まず、サンプル・モードでは、マルチプレクサーＭＰＸによって８チャンネルのアナログ入力端子ＡＮ０、ＡＮ１、ＡＮ２…ＡＮ７のいずれかの入力端子のアナログ入力信号電圧が選択されて、この選択アナログ入力信号電圧は１チャンネルのアナログ出力端子ＡＤＣＯＭに出力される。このアナログ出力端子ＡＤＣＯＭの選択アナログ入力信号電圧は、スイッチＳＷ３を介してサンプリング容量Ｃ１の一端に供給される。この時に、比較器Ｃｏｍｐの演算増幅器の非反転入力端子＋は接地電圧ＧＮＤに接続され、演算増幅器の反転入力端子−と出力端子との間のスイッチＳＷ４はオン状態に制御されているので、反転入力端子−は仮想接地電位に設定されている。従って、サンプリング容量Ｃ１の他端も仮想接地電位であるので、アナログ出力端子ＡＤＣＯＭの選択アナログ入力信号電圧はサンプリング容量Ｃ１の両端の間に印加される。
次に、変換・モードでは、演算増幅器の反転入力端子−と出力端子との間のスイッチＳＷ４はオフ状態に制御され、演算増幅器ＯＰ１の上位ビット基準電圧ＶＲＥＦ１はスイッチＳＷ３を介してサンプリング容量Ｃ１の一端に供給され、演算増幅器ＯＰ２の下位ビット基準電圧ＶＲＥＦ２は容量Ｃ４の一端に供給される。すると、上位ビットと下位ビットの加算基準電圧と選択アナログ入力信号電圧との差電圧の正負の符号に応じて、比較器Ｃｏｍｐの演算増幅器の出力端子から論理判定結果が得られる。
このサンプル・モードと変換・モードの動作の間に、上記非特許文献２に記載されたように、相関二重サンプリングによって１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖの比較器Ｃｏｍｐを構成する演算増幅器のオフセット電圧の影響を低減することができる。
コントロール回路Ｃｏｎｔｒｏｌ＿Ｃｉｒは、比較器Ｃｏｍｐの論理判定結果に応答して例えばバイナリサーチ(２分探査法)等の所定のサーチアルゴリズムに従って局部Ｄ／Ａ変換器用レジスタＬｏｃａｌ Ｄ／Ａ Ｒｅｇのレジスタ保持データの内容を更新する。すなわち、選択アナログ入力信号電圧が１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖのアナログ入力ダイナミックレンジの１／２より大きいか小さいかの判定の後、この判定結果から次の判定基準をダイナミックレンジの３／４とするかダイナミックレンジの１／４とするかが決定される。この次の判定基準は、局部Ｄ／Ａ変換器用レジスタＬｏｃａｌ Ｄ／Ａ Ｒｅｇの更新レジスタ保持データの内容に応答する１０ビットの局部Ｄ／Ａ変換器１０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ＿Ｃｏｎｖからの上位ビット基準電圧ＶＲＥＦ１と下位ビット基準電圧ＶＲＥＦ２とによって決定される。
例えば、バイナリサーチ等の所定のサーチアルゴリズムによる判定を繰り返すことによって、局部Ｄ／Ａ変換器用レジスタＬｏｃａｌ Ｄ／Ａ Ｒｅｇのレジスタ保持データの内容は、選択アナログ入力信号電圧の１０ビットのＡ／Ｄ変換結果に収束することになる。
図２は、図１に示した本発明に先立って本発明者等によって検討されたモノリシック半導体集積回路のマルチプレクサーＭＰＸの内部構成とマルチプレクサーＭＰＸのアナログ入力端子ＡＮ０、ＡＮ１…ＡＮ７に接続される外部回路とを示す図である。尚、この外部回路は、自動車に搭載される車載部品によって構成されている。
図２は、図１に示した本発明に先立って本発明者等によって検討されたモノリシック半導体集積回路のマルチプレクサーＭＰＸの内部構成とマルチプレクサーＭＰＸのアナログ入力端子ＡＮ０、ＡＮ１…ＡＮ７に接続される外部回路とを示す図である。尚、この外部回路は、自動車に搭載される車載部品によって構成されている。
図２で、８個の種々の車載センサＳｅｎ０、Ｓｅｎ１…Ｓｅｎ７が、それぞれ抵抗Ｒｉｎ0、Ｒｉｎ１…Ｒｉｎ７と容量Ｃｉｎｏ、Ｃｉｎ１…Ｃｉｎ７とを介して、マルチプレクサーＭＰＸのアナログ入力端子ＡＮ０、ＡＮ１…ＡＮ７にそれぞれ接続されている。また、車載センサＳｅｎ０、Ｓｅｎ１…Ｓｅｎ７の一端には自動車のバッテリー電圧が供給され、車載センサＳｅｎ０、Ｓｅｎ１…Ｓｅｎ７の他端は抵抗Ｒｉｎ0、Ｒｉｎ１…Ｒｉｎ７に接続されている。マルチプレクサーＭＰＸのアナログ入力端子ＡＮ０…ＡＮ７の抵抗Ｒｉｎ0…Ｒｉｎ７は、車載センサＳｅｎ０…Ｓｅｎ７の故障により自動車のバッテリー電圧(１２ボルト)がマルチプレクサーＭＰＸのアナログ入力端子ＡＮ０…ＡＮ７に直接供給されることを回避するためのもので、２０ＫΩの抵抗値である。抵抗Ｒｉｎ0…Ｒｉｎ７に接続された容量Ｃｉｎｏ…Ｃｉｎ７は車載センサＳｅｎ０…Ｓｅｎ７からのサージ電圧パルスを吸収するためのもので、略０．１マイクロファラドの容量値である。
また、図２に示すように、マルチプレクサーＭＰＸの各チャンネルは、演算増幅器ＯｐＡｍｐ０…ＯｐＡｍｐ７と、第１スイッチＳＷ０１…ＳＷ７１と、第２スイッチＳＷ０２…ＳＷ７２とによって構成されている。また、演算増幅器ＯｐＡｍｐ０…ＯｐＡｍｐ７の非反転入力端子＋は、マルチプレクサーＭＰＸのアナログ入力端子ＡＮ０…ＡＮ７にそれぞれ接続されている。各演算増幅器ＯｐＡｍｐ０…ＯｐＡｍｐ７の反転入力端子−と出力端子とは直接接続されているので、各演算増幅器ＯｐＡｍｐ０…ＯｐＡｍｐ７はボルテージフォロワ(ユニティーゲインアンプ)として構成されている。演算増幅器ＯｐＡｍｐ０…ＯｐＡｍｐ７の出力端子は、第１スイッチＳＷ０１…ＳＷ７１を介して１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿ＣｏｎｖのスイッチＳＷ３の一方の入力端子に接続される。選択サンプル・モードでは、マルチプレクサーＭＰＸに供給される３ビットの選択制御信号に応答して、８チャンネルのアナログ入力端子ＡＮ０…ＡＮ７のいずれかの入力端子のアナログ入力信号電圧が選択されて、この選択アナログ入力信号電圧は１チャンネルのアナログ出力端子ＡＤＣＯＭに出力される。
図３は、図２に示したマルチプレクサーＭＰＸの選択サンプル・モードの間のアナログ入力信号の選択動作を説明するための図である。選択サンプル・モードの間にマルチプレクサーＭＰＸは、順番に８チャンネルのアナログ入力端子ＡＮ０…ＡＮ７のアナログ入力信号電圧を時分割で定期的にまたサンプリングするものである。
図３に示すように、ゼロチャンネルのアナログ入力端子ＡＮ０のサンプリング期間の前半では、まず第１スイッチＳＷ０１がオン状態に制御される。従って、マルチプレクサーＭＰＸのゼロチャンネルのアナログ入力端子ＡＮ０のアナログ入力信号電圧は、演算増幅器ＯｐＡｍｐ０と第１スイッチＳＷ０１とにより構成されるボルテージフォロワを介してマルチプレクサーＭＰＸのアナログ出力端子ＡＤＣＯＭに出力される。この時に、マルチプレクサーＭＰＸのアナログ出力端子ＡＤＣＯＭのボルテージフォロワによる高出力駆動能力によって、アナログ出力端子ＡＤＣＯＭの電圧レベルはアナログ入力端子ＡＮ０のアナログ入力信号電圧レベルに高速で追従する。
ゼロチャンネルのアナログ入力端子ＡＮ０のサンプリング期間の後半では、第１スイッチＳＷ０１がオフ状態に制御され、その後、第２スイッチＳＷ０２がオン状態に制御される。従って、マルチプレクサーＭＰＸのゼロチャンネルのアナログ入力端子ＡＮ０のアナログ入力信号電圧は、演算増幅器ＯｐＡｍｐ０と第１スイッチＳＷ０１とから成るボルテージフォロワをバイパスして、第２スイッチＳＷ０２を介してマルチプレクサーＭＰＸのアナログ出力端子ＡＤＣＯＭに出力される。その結果、ボルテージフォロワの演算増幅器ＯｐＡｍｐ０の非反転入力端子＋と反転入力端子−との間に入力オフセット電圧が存在したとしても、第２スイッチＳＷ０２によるバイパス機能によって、アナログ出力端子ＡＤＣＯＭの電圧レベルへの入力オフセット電圧の影響を低減することができる。
図４は、図２のマルチプレクサーＭＰＸによる選択サンプル・モードの間のアナログ入力信号の選択動作と図２の１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖによる変換・モードの間のアナログ入力信号のＡ／Ｄ変換動作との繰り返し動作を説明するための図である。繰り返しの選択サンプル・モードの間にマルチプレクサーＭＰＸは、順番に８チャンネルのアナログ入力端子ＡＮ０…ＡＮ７のアナログ入力信号電圧を時分割で定期的にまたサンプリングするものである。繰り返しの変換・モードの間に１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖは、その直前にマルチプレクサーＭＰＸによってサンプリングされたアナログ入力信号電圧をディジタル信号に変換する。このようにして、１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖは、順番に８チャンネルのアナログ入力端子ＡＮ０…ＡＮ７のアナログ入力信号電圧をディジタル信号にＡ／Ｄ変換するものである。
しかし、本発明者等は本発明に先立って検討された図２に示したマルチプレクサーＭＰＸによる８チャンネルのアナログ入力端子ＡＮ０…ＡＮ７の選択サンプル・モードでは、アナログ入力端子ＡＮ０…ＡＮ７にサンプリング誤差が生成されると言う問題が明らかとされた。このアナログ入力端子にサンプリング誤差が生成されるメカニズムを本発明者等が検討した結果、下記のような誤差生成メカニズムが明らかとされた。
それは、次のようなものである。まず、８チャンネルのアナログ入力端子ＡＮ０…ＡＮ７のアナログ入力信号電圧が、それぞれ一定の直流電圧に安定に維持されているとする。しかし、上述したように、各チャンネルのアナログ入力端子のサンプリング期間の前半でのアナログ出力端子ＡＤＣＯＭの電圧レベルは、ボルテージフォロワの演算増幅器ＯｐＡｍｐ０の入力オフセット電圧の影響を含んでいる。また、各チャンネルのアナログ入力端子のサンプリング期間の後半でのアナログ出力端子ＡＤＣＯＭの電圧レベルは、第２スイッチＳＷ０２によるバイパス機能によって、ボルテージフォロワの演算増幅器ＯｐＡｍｐ０の入力オフセット電圧の影響が低減されたものである。各アナログ入力端子の各アナログ入力信号電圧が一定の直流電圧に安定に維持された状態でアナログ入力端子のサンプリング期間の前半の動作と後半の動作とが繰り返されることによって、各アナログ入力端子はＱ＝Ｃ・Ｖoffの電荷を消費する。ここで、Ｃは、マルチプレクサーＭＰＸのアナログ出力端子ＡＤＣＯＭの出力寄生容量Ｃpの容量値である。また、Ｖoffは、マルチプレクサーＭＰＸのアナログ入力端子ＡＮ０…ＡＮ７の演算増幅器ＯｐＡｍｐ０…ＯｐＡｍｐ７の入力オフセット電圧の値である。マルチプレクサーＭＰＸの８チャンネルのアナログ入力端子ＡＮ０…ＡＮ７のサンプリング繰り返し周波数をｆとすると、各アナログ入力端子にはｉ＝ΔＱ／ΔＴ＝ｆ・Ｃ・Ｖoffの電流が流れる。
その結果、マルチプレクサーＭＰＸの各アナログ入力端子ＡＮ０…ＡＮ７の各抵抗Ｒｉｎ0…Ｒｉｎ７には、Ｖso＝Ｒ・ｆ・Ｃ・Ｖoffのサンプリング誤差電圧が生成される。ここで、Ｒはアナログ入力端子ＡＮ０…ＡＮ７の抵抗Ｒｉｎ0…Ｒｉｎ７の抵抗値である。例えば、抵抗Ｒが２０ＫΩ、サンプリング繰り返し周波数ｆが１ＭＨｚ、出力寄生容量Ｃが２３ｐＦ、入力オフセット電圧Ｖoffが１０ｍＶとすると、サンプリング誤差電圧Ｖsoは略４．６ｍＶとなる。
マルチプレクサーＭＰＸの８チャンネルのアナログ入力端子ＡＮ０…ＡＮ７の抵抗Ｒｉｎ0…Ｒｉｎ７の両端に生成される略４．６ｍＶのサンプリング誤差電圧Ｖsoは、マルチプレクサーＭＰＸの各アナログ入力端子ＡＮ０…ＡＮ７の各アナログ入力信号電圧への定常オフセット誤差電圧となる。
本発明は、以上のような本発明に先立った本発明者等の検討の結果に基づいて、なされたものである。
従って、本発明の目的とするところは、Ａ／Ｄ変換器の入力端子に接続されたサンプリング回路またはマルチプレクサーを構成する演算増幅器の入力オフセット電圧による入力端子に供給されるアナログ入力信号電圧の信号源インピーダンスでのオフセット誤差電圧を低減することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
すなわち、本発明の代表的な半導体集積回路は、Ａ／Ｄ変換器(１０ｂｉｔ＿Ａ／Ｄ＿Ｃｏｎｖ)と、前記Ａ／Ｄ変換器の入力端子に接続されたサンプリング回路(ＭＰＸ)とを具備する(図１、図５参照)。
前記サンプリング回路は、第１サンプル・モード(Ｓｍｐ＿Ｍｄ１)と第２サンプル・モード(Ｓｍｐ＿Ｍｄ２)とで、前記アナログ入力端子に供給されるアナログ入力信号をサンプリングするものである(図７、図８参照)。
前記Ａ／Ｄ変換器は、前記サンプリング回路によってサンプリングされたアナログ信号を変換・モードにてディジタル信号に変換する。
前記第１と第２のサンプル・モードとで、演算増幅器ＯｐＡｍｐ０の内部回路の切換により、第１と第２の入力端子(Ｉｎ１、Ｉｎ２)とによる非反転入力端子(＋)と反転入力端子(−)との機能が交代する。この機能交代と同期して、入力スイッチ(ＳＷ０１、ＳＷ０２)によるアナログ信号の非反転入力端子(＋)への供給も交代する。
その結果、演算増幅器の第１入力端子と前記第２入力端子との間の入力オフセット電圧によるサンプリング回路のアナログ入力端子の信号源インピーダンスでのサンプリング誤差電圧の極性が第１サンプル・モードと第２サンプル・モードとで交代する。従って、極性が交代するサンプリング誤差電圧の時間積分による平均誤差電圧レベルは略ゼロとなるので、信号源インピーダンスでのオフセット誤差電圧を低減することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、Ａ／Ｄ変換器の入力端子に接続されたサンプリング回路またはマルチプレクサーを構成する演算増幅器の入力オフセット電圧による入力端子に供給されるアナログ入力信号電圧の信号源インピーダンスでのオフセット誤差電圧を低減することができる。
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕本発明の代表的な実施の形態による半導体集積回路は、Ａ／Ｄ変換器(１０ｂｉｔ＿Ａ／Ｄ＿Ｃｏｎｖ)と、前記Ａ／Ｄ変換器の入力端子に接続されたサンプリング回路(ＭＰＸ)とを具備する(図１、図５参照)。
前記サンプリング回路は、アナログ入力端子(ＡＮ０)、演算増幅器(ＯｐＡｍｐ０)、第１スイッチ(ＳＷ０１)、第２スイッチ(ＳＷ０２)、第３スイッチ(ＳＷ０３)、第４スイッチ(ＳＷ０４)、第５スイッチ(ＳＷ０５)、アナログ出力端子(ＡＤＣＯＭ)を含む。
前記アナログ入力端子は前記第１スイッチの一端と前記第２スイッチの一端とに接続され、前記第１スイッチの他端と前記第２スイッチの他端とは前記演算増幅器の第１入力端子(Ｉｎ１)と第２入力端子(Ｉｎ２)とにそれぞれ接続されている。
前記第３スイッチの一端と他端とは前記演算増幅器の前記第１入力端子と前記演算増幅器の出力端子とにそれぞれ接続され、前記第４スイッチの一端と他端とは前記演算増幅器の前記第１入力端子と前記演算増幅器の前記出力端子とにそれぞれ接続されている。
前記演算増幅器の出力端子は、前記アナログ出力端子を介して、前記Ａ／Ｄ変換器の入力端子に接続されている。
前記第５スイッチの一端と他端とは、前記演算増幅器をバイパスするように、前記アナログ入力端子と前記アナログ出力端子とにそれぞれ接続されている(図５参照)。
前記サンプリング回路は、第１サンプル・モード(Ｓｍｐ＿Ｍｄ１)と第２サンプル・モード(Ｓｍｐ＿Ｍｄ２)とで、前記アナログ入力端子に供給されるアナログ入力信号をサンプリングするものである(図７、図８参照)。
前記Ａ／Ｄ変換器は、前記第１サンプル・モードの後または前記第２サンプル・モードの後の変換・モードにて前記第１サンプル・モードでまたは前記第２サンプル・モードで前記サンプリング回路によってサンプリングされたアナログ信号をディジタル信号に変換するものである(図５参照)。
前記サンプリング回路の前記第１サンプル・モードの前半では、前記第１スイッチと前記第４スイッチとはオン状態に制御される一方、前記第２スイッチと前記第３スイッチと前記第５スイッチとはオフ状態に制御される。
前記サンプリング回路の前記第１サンプル・モードの前記前半では、前記演算増幅器の前記第１入力端子と前記第２入力端子とは前記演算増幅器の非反転入力端子(＋)と反転入力端子(−)としてそれぞれ機能するように、前記演算増幅器の内部回路が制御される(図７、図８参照)。
前記サンプリング回路の前記第１サンプル・モードの後半では、前記演算増幅器による前記アナログ出力端子の駆動が停止される一方、前記第５スイッチはオン状態に制御される(図８(ｃ)参照)。
前記サンプリング回路の前記第１サンプル・モードの前記後半では、前記アナログ入力端子に供給される前記アナログ入力信号は前記第５スイッチと前記アナログ出力端子とを介して前記Ａ／Ｄ変換器の前記入力端子に伝達される(図８(ｃ)参照)。
前記サンプリング回路の前記第２サンプル・モードの前半では、前記第１スイッチと前記第４スイッチと前記第５スイッチとはオフ状態に制御される一方、前記第２スイッチと前記第３スイッチとはオン状態に制御される。
前記サンプリング回路の前記第２サンプル・モードの前記前半では、前記演算増幅器の前記第１入力端子と前記第２入力端子とは前記演算増幅器の反転入力端子(−)と非反転入力端子(＋)としてそれぞれ機能するように、前記演算増幅器の前記内部回路が制御される(図７、図８参照)。
前記サンプリング回路の前記第２サンプル・モードの後半では、前記演算増幅器による前記アナログ出力端子の駆動が停止される一方、前記第５スイッチはオン状態に制御される(図８(ｃ)参照)。
前記サンプリング回路の前記第２サンプル・モードの前記後半では、前記アナログ入力端子に供給される前記アナログ入力信号は前記第５スイッチと前記アナログ出力端子とを介して前記Ａ／Ｄ変換器の前記入力端子に伝達される(図８(ｃ)参照)。
前記実施の形態によれば、サンプリング回路の第１サンプル・モードと第２サンプル・モードとで、演算増幅器の第１入力端子と前記第２入力端子とによる非反転入力端子と反転入力端子との機能が交代する。従って、演算増幅器の第１入力端子と前記第２入力端子との間の入力オフセット電圧によるサンプリング回路のアナログ入力端子の信号源インピーダンスでのサンプリング誤差電圧の極性が第１サンプル・モードと第２サンプル・モードとで交代する。その結果、極性が交代するサンプリング誤差電圧の時間積分による平均誤差電圧レベルは略ゼロとなるので、信号源インピーダンスでのオフセット誤差電圧を低減することができる。
好適な実施の形態による半導体集積回路では、前記第１サンプル・モードと前記第２サンプル・モードとは、複数回数、反復される(図８(ｃ)参照)。
より好適な実施の形態では、前記演算増幅器では差動入力ステージの差動トランジスタ(Ｑn1、Ｑn2)と駆動増幅ステージのカスコード接続のカレントミラー負荷トランジスタ(Ｑn3、Ｑn5、Ｑn4、Ｑn6)とが第１導電型(Ｎチャンネル)のトランジスタである。前記駆動増幅ステージは、前記第１導電型と反対の第２導電型(Ｐチャンネル)のゲート接地トランジスタ対(Ｑp3、Ｑp4)を含んでいる。前記差動トランジスタの差動出力信号が前記駆動増幅ステージの前記ゲート接地トランジスタ対を介して前記カレントミラー負荷トランジスタに供給されることにより、前記演算増幅器はフォールデッド・カスコード型の演算増幅器として構成されている(図７参照)。
他のより好適な実施の形態では、前記演算増幅器は第１導電型(Ｎチャンネル)の第１差動トランジスタ(Ｑn1、Ｑn2)と前記第１導電型と反対の第２導電型(Ｐチャンネル)の第２差動トランジスタ(Ｑp11、Ｑp12)とを含むレイル・ツー・レイル型の差動入力ステージを含んでいる(図１０参照)。
具体的な一つの実施の形態では、前記差動入力ステージは差動入力コモン・モード電圧(ＶＣＰ、ＶＣＮ)の変動による前記差動入力ステージの相互コンダクタンスの変動を低減するコンダクタンス制御回路(Ｇｍ＿Ｃｎｔ)を含んでいる(図１０参照)。
他の具体的な一つの実施の形態では、前記Ａ／Ｄ変換器は、逐次比較型Ａ／Ｄ変換器、フラッシュ型Ａ／Ｄ変換器、ΣΔ型Ａ／Ｄ変換器、パイプライン型Ａ／Ｄ変換器のいずれかである(図５、図１８、図１９参照)。
別な具体的な一つの実施の形態では、前記Ａ／Ｄ変換器により変換された前記ディジタル信号は中央処理ユニット(ＣＰＵ)に供給されるものである(図５参照)。
最も具体的な一つの実施の形態では、前記演算増幅器はＣＭＯＳアナログ演算増幅器により構成され、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチ、前記第５スイッチのそれぞれはＣＭＯＳアナログにより構成されているものである(図５参照)。
〔２〕本発明の別の観点の代表的な実施の形態による半導体集積回路は、Ａ／Ｄ変換器(１０ｂｉｔ＿Ａ／Ｄ＿Ｃｏｎｖ)と、前記Ａ／Ｄ変換器の入力端子に接続されたマルチプレクサー(ＭＰＸ)とを具備する(図１、図５参照)。
前記マルチプレクサーは、複数のアナログ入力端子(ＡＮ０)、アナログ出力端子(ＡＤＣＯＭ)、前記複数のアナログ入力端子と前記アナログ出力端子との間の複数のチャンネルを含む。
前記マルチプレクサーの前記複数のチャンネルのそれぞれは、演算増幅器(ＯｐＡｍｐ０)、第１スイッチ(ＳＷ０１)、第２スイッチ(ＳＷ０２)、第３スイッチ(ＳＷ０３)、第４スイッチ(ＳＷ０４)、第５スイッチ(ＳＷ０５)、アナログ出力端子(ＡＤＣＯＭ)を含む。
前記マルチプレクサーの前記複数のチャンネルのそれぞれで、各アナログ入力端子は各第１スイッチの一端と各第２スイッチの一端とに接続され、前記第１スイッチの他端と前記第２スイッチの他端とは各演算増幅器の第１入力端子(Ｉｎ１)と第２入力端子(Ｉｎ２)とにそれぞれ接続されている。
前記マルチプレクサーの前記複数のチャンネルのそれぞれで、各第３スイッチの一端と他端とは各演算増幅器の前記第１入力端子と前記演算増幅器の出力端子とにそれぞれ接続され、各第４スイッチの一端と他端とは前記演算増幅器の前記第１入力端子と前記演算増幅器の前記出力端子とにそれぞれ接続されている。
前記マルチプレクサーの前記複数のチャンネルのそれぞれで、各演算増幅器の出力端子は、前記アナログ出力端子を介して、前記Ａ／Ｄ変換器の入力端子に接続されている。
前記マルチプレクサーの前記複数のチャンネルのそれぞれで、各第５スイッチの一端と他端とは、各演算増幅器をバイパスするように、各アナログ入力端子と前記アナログ出力端子とにそれぞれ接続されている(図５参照)。
前記マルチプレクサーは、第１サンプル・モード(Ｓｍｐ＿Ｍｄ１)と第２サンプル・モード(Ｓｍｐ＿Ｍｄ２)とで、複数のアナログ入力端子から選択される任意のアナログ入力端子に供給されるアナログ入力信号をサンプリングするものである(図７、図８参照)。
前記Ａ／Ｄ変換器は、前記第１サンプル・モードの後または前記第２サンプル・モードの後の変換・モードにて前記第１サンプル・モードでまたは前記第２サンプル・モードで前記マルチプレクサーによってサンプリングされたアナログ信号をディジタル信号に変換するものである(図５参照)。
前記マルチプレクサーの前記第１サンプル・モードの前半では、前記第１スイッチと前記第４スイッチとはオン状態に制御される一方、前記第２スイッチと前記第３スイッチと前記第５スイッチとはオフ状態に制御される。
前記マルチプレクサーの前記第１サンプル・モードの前記前半では、前記演算増幅器の前記第１入力端子と前記第２入力端子とは前記演算増幅器の非反転入力端子(＋)と反転入力端子(−)としてそれぞれ機能するように、前記演算増幅器の内部回路が制御される(図７、図８参照)。
前記マルチプレクサーの前記第１サンプル・モードの後半では、前記演算増幅器による前記アナログ出力端子の駆動が停止される一方、前記第５スイッチはオン状態に制御される(図８(ｃ)参照)。
前記マルチプレクサーの前記第１サンプル・モードの前記後半では、前記アナログ入力端子に供給される前記アナログ入力信号は前記第５スイッチと前記アナログ出力端子とを介して前記Ａ／Ｄ変換器の前記入力端子に伝達される(図８(ｃ)参照)。
前記マルチプレクサーの前記第２サンプル・モードの前半では、前記第１スイッチと前記第４スイッチと前記第５スイッチとはオフ状態に制御される一方、前記第２スイッチと前記第３スイッチとはオン状態に制御される。
前記マルチプレクサーの前記第２サンプル・モードの前記前半では、前記演算増幅器の前記第１入力端子と前記第２入力端子とは前記演算増幅器の反転入力端子(−)と非反転入力端子(＋)としてそれぞれ機能するように、前記演算増幅器の前記内部回路が制御される(図７、図８参照)。
前記マルチプレクサーの前記第２サンプル・モードの後半では、前記演算増幅器による前記アナログ出力端子の駆動が停止される一方、前記第５スイッチはオン状態に制御される(図８(ｃ)参照)。
前記マルチプレクサーの前記第２サンプル・モードの前記後半では、前記アナログ入力端子に供給される前記アナログ入力信号は前記第５スイッチと前記アナログ出力端子とを介して前記Ａ／Ｄ変換器の前記入力端子に伝達される(図８(ｃ)参照)。
前記実施の形態によれば、マルチプレクサーの第１サンプル・モードと第２サンプル・モードとで、演算増幅器の第１入力端子と前記第２入力端子とによる非反転入力端子と反転入力端子との機能が交代する。従って、演算増幅器の第１入力端子と前記第２入力端子との間の入力オフセット電圧によるマルチプレクサーのアナログ入力端子の信号源インピーダンスでのサンプリング誤差電圧の極性が第１サンプル・モードと第２サンプル・モードとで交代する。その結果、極性が交代するサンプリング誤差電圧の時間積分による平均誤差電圧レベルは略ゼロとなるので、信号源インピーダンスでのオフセット誤差電圧を低減することができる。
好適な実施の形態による半導体集積回路では、前記第１サンプル・モードと前記第２サンプル・モードとは、複数回数、反復される(図８(ｃ)参照)。
より好適な実施の形態では、前記演算増幅器では差動入力ステージの差動トランジスタ(Ｑn1、Ｑn2)と駆動増幅ステージのカスコード接続のカレントミラー負荷トランジスタ(Ｑn3、Ｑn5、Ｑn4、Ｑn6)とが第１導電型(Ｎチャンネル)のトランジスタである。前記駆動増幅ステージは、前記第１導電型と反対の第２導電型(Ｐチャンネル)のゲート接地トランジスタ対(Ｑp3、Ｑp4)を含んでいる。前記差動トランジスタの差動出力信号が前記駆動増幅ステージの前記ゲート接地トランジスタ対を介して前記カレントミラー負荷トランジスタに供給されることにより、前記演算増幅器はフォールデッド・カスコード型の演算増幅器として構成されている(図７参照)。
他のより好適な実施の形態では、前記演算増幅器は第１導電型(Ｎチャンネル)の第１差動トランジスタ(Ｑn1、Ｑn2)と前記第１導電型と反対の第２導電型(Ｐチャンネル)の第２差動トランジスタ(Ｑp11、Ｑp12)とを含むレイル・ツー・レイル型の差動入力ステージを含んでいる(図１０参照)。
具体的な一つの実施の形態では、前記差動入力ステージは差動入力コモン・モード電圧(ＶＣＰ、ＶＣＮ)の変動による前記差動入力ステージの相互コンダクタンスの変動を低減するコンダクタンス制御回路(Ｇｍ＿Ｃｎｔ)を含んでいる(図１０参照)。
別の１つ目の具体的な一つの実施の形態では、前記マルチプレクサーの前記複数のチャンネルの近接した２つのチャンネルは１個の演算増幅器を共有するものである(図１４、図１６参照)。
別の２つ目の具体的な一つの実施の形態では、前記マルチプレクサーの前記複数のチャンネルの近接した２つのチャンネルはそれぞれ専用の演算増幅器の差動増幅ステージを含み、前記近接した２つのチャンネルは前記差動増幅ステージからの信号が供給される演算増幅器の１個の駆動増幅ステージ・出力増幅ステージを共有するものである(図１６参照)。
他の具体的な一つの実施の形態では、前記Ａ／Ｄ変換器は、逐次比較型Ａ／Ｄ変換器、フラッシュ型Ａ／Ｄ変換器、ΣΔ型Ａ／Ｄ変換器、パイプライン型Ａ／Ｄ変換器のいずれかである(図５、図１８、図１９参照)。
最も具体的な一つの実施の形態では、前記演算増幅器はＣＭＯＳアナログ演算増幅器により構成され、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチ、前記第５スイッチのそれぞれはＣＭＯＳアナログにより構成されているものである(図５参照)。
《実施の形態の説明》
次に、実施の形態について更に詳述する。
《車載用マイクロコンピュータ》
図１は、本発明の１つの実施の形態によるモノリシック半導体集積回路を示す図である。このモノリシック半導体集積回路は、上記特許文献１に記載されたように半導体集積回路の半導体基板にアナログマルチプレクサーと逐次比較型Ａ／Ｄ変換器とを含む車載用マイクロコンピュータである。
同図に示すように、半導体集積回路の半導体チップは、アナログ回路部Ａｎａｌｏｇ＿Ｃｉｒと、ディジタル回路部Ｄｉｇｉｔａｌ＿Ｃｉｒと、中央処理ユニット(ＣＰＵ；図示せず)とを含んでいる。
アナログ回路部Ａｎａｌｏｇ＿Ｃｉｒは、８チャンネルのアナログ入力端子ＡＮ０、ＡＮ１、ＡＮ２…ＡＮ７と１チャンネルのアナログ出力のマルチプレクサーＭＰＸと、１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖとを含んでいる。また、アナログ回路部Ａｎａｌｏｇ＿Ｃｉｒは、１０ビットの局部Ｄ／Ａ変換器 １０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ＿Ｃｏｎｖを含んでいる。
ディジタル回路部Ｄｉｇｉｔａｌ＿Ｃｉｒは、コントロール回路Ｃｏｎｔｒｏｌ＿Ｃｉｒを含んでいる。このコントロール回路Ｃｏｎｔｒｏｌ＿Ｃｉｒは、１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖにより制御され、局部Ｄ／Ａ変換器用レジスタＬｏｃａｌ Ｄ／Ａ Ｒｅｇを介して１０ビットの局部Ｄ／Ａ変換器１０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ＿Ｃｏｎｖを制御する。このコントロール回路Ｃｏｎｔｒｏｌ＿Ｃｉｒには、４個のデータレジスタＤａｔａ Ｒｅｇ Ａ、Ｂ、Ｃ、Ｄ、ステータスレジスタＳｔａｔｕｅ Ｒｅｇ、コントロールレジスタＣｏｎｔｒｏｌ Ｒｅｇが接続されている。４個のデータレジスタＤａｔａ Ｒｅｇ Ａ、Ｂ、Ｃ、Ｄ、ステータスレジスタＳｔａｔｕｅ Ｒｅｇ、コントロールレジスタＣｏｎｔｒｏｌ Ｒｅｇには、モジュールデータバスＭｏｄ＿Ｄａｔａ＿Ｂｕｓを介してバスインターフェースＢｕｓ＿Ｉｎｔが接続されている。このバスインターフェースＢｕｓ＿Ｉｎｔには、更に内部データバスＩｎｔ＿Ｄａｔａ＿Ｂｕｓが接続される。尚、このバスインターフェースＢｕｓ＿Ｉｎｔには、図示されていないが、周辺バスとバススイッチコントローラ(バス制御回路)とを介して中央処理ユニット(ＣＰＵ)が接続されている。また、必要に応じてディジタル信号処理ユニット(ＤＳＰ)が周辺バスとバススイッチコントローラとを介してバスインターフェースＢｕｓ＿Ｉｎｔに接続されることもできる。Ａ／Ｄ変換器は、周辺バスを介して、中央処理ユニット、ディジタル信号処理ユニット、または図示はされていないが、周辺バスへ接続されるその他の回路へＡ／Ｄ変換結果を出力可能とされている。
アナログ回路部Ａｎａｌｏｇ＿Ｃｉｒの１０ビットの局部Ｄ／Ａ変換器１０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ＿Ｃｏｎｖは、直列接続された２５７個の抵抗Ｒ０、Ｒ１…Ｒ１２７、Ｒ１２８、Ｒ１２９、Ｒ１３０、Ｒ１３１…Ｒ２５５、Ｒ２５６を含んでいる。この１０ビットの局部Ｄ／Ａ変換器１０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ＿Ｃｏｎｖは、上位８ビットのデコーダ８ｂｉｔ ＤＥＣによって制御される２５６個の上位ビットスイッチと、下位２ビットのデコーダ２ｂｉｔ ＤＥＣによって制御される４個の下位ビットスイッチとを含んでいる。
１０ビットの局部Ｄ／Ａ変換器１０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ＿Ｃｏｎｖの２５６個の上位ビットスイッチにより選択された上位ビット基準電圧ＶＲＥＦ１が、演算増幅器ＯＰ１を介して１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖの比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に供給される。１０ビットの局部Ｄ／Ａ変換器１０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ＿Ｃｏｎｖの４個の下位ビットスイッチにより選択された下位ビット基準電圧ＶＲＥＦ２が、演算増幅器ＯＰ２を介して１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖの比較器Ｃｏｍｐの入力の他のサンプリング容量Ｃ４に供給される。尚、上記特許文献１に記載されたように、演算増幅器ＯＰ１、ＯＰ２のそれぞれの非反転入力端子と出力端子との間にはオフセット電圧の影響を低減するトランスファスイッチＳＷ１、ＳＷ２が接続されている。
まず、演算増幅器ＯＰ１、ＯＰ２が活性化され、トランスファスイッチＳＷ１、ＳＷ２がオフ状態に制御される。その後、演算増幅器ＯＰ１、ＯＰ２が非活性化されている間に、トランスファスイッチＳＷ１、ＳＷ２がオン状態に制御され、演算増幅器ＯＰ１、ＯＰ２のオフセット電圧の影響が低減された上位ビット基準電圧ＶＲＥＦ１と下位ビット基準電圧ＶＲＥＦ２とが生成されることができる。
また１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿ＣｏｎｖのＡ／Ｄ変換動作は、次のように実行される。
まず、サンプル・モードでは、マルチプレクサーＭＰＸによって８チャンネルのアナログ入力端子ＡＮ０、ＡＮ１、ＡＮ２…ＡＮ７のいずれかの入力端子のアナログ入力信号電圧が選択されて、この選択アナログ入力信号電圧は１チャンネルのアナログ出力端子ＡＤＣＯＭに出力される。このアナログ出力端子ＡＤＣＯＭの選択アナログ入力信号電圧は、スイッチＳＷ３を介してサンプリング容量Ｃ１の一端に供給される。この時に、比較器Ｃｏｍｐの演算増幅器の非反転入力端子＋は接地電圧ＧＮＤに接続され、演算増幅器の反転入力端子−と出力端子との間のスイッチＳＷ４はオン状態に制御されているので、反転入力端子−は仮想接地電位に設定されている。従って、サンプリング容量Ｃ１の他端も仮想接地電位であるので、アナログ出力端子ＡＤＣＯＭの選択アナログ入力信号電圧はサンプリング容量Ｃ１の両端の間に印加される。
次に、変換・モードでは、演算増幅器の反転入力端子−と出力端子との間のスイッチＳＷ４はオフ状態に制御され、演算増幅器ＯＰ１の上位ビット基準電圧ＶＲＥＦ１はスイッチＳＷ３を介してサンプリング容量Ｃ１の一端に供給され、演算増幅器ＯＰ２の下位ビット基準電圧ＶＲＥＦ２は容量Ｃ４の一端に供給される。すると、上位ビットと下位ビットの加算基準電圧と選択アナログ入力信号電圧との差電圧の正負の符号に応じて、比較器Ｃｏｍｐの演算増幅器の出力端子から論理判定結果が得られる。
このサンプル・モードと変換・モードの動作の間に、上記非特許文献２に記載されたように、相関二重サンプリングによって１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖの比較器Ｃｏｍｐを構成する演算増幅器のオフセット電圧の影響を低減することができる。
コントロール回路Ｃｏｎｔｒｏｌ＿Ｃｉｒは、比較器Ｃｏｍｐの論理判定結果に応答して例えばバイナリサーチ(２分探査法)等の所定のサーチアルゴリズムに従って局部Ｄ／Ａ変換器用レジスタＬｏｃａｌ Ｄ／Ａ Ｒｅｇのレジスタ保持データの内容を更新する。すなわち、選択アナログ入力信号電圧が１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖのアナログ入力ダイナミックレンジの１／２より大きいか小さいかの判定の後、この判定結果から次の判定基準をダイナミックレンジの３／４とするかダイナミックレンジの１／４とするかが決定される。この次の判定基準は、局部Ｄ／Ａ変換器用レジスタＬｏｃａｌ Ｄ／Ａ Ｒｅｇの更新レジスタ保持データの内容に応答する１０ビットの局部Ｄ／Ａ変換器１０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ＿Ｃｏｎｖからの上位ビット基準電圧ＶＲＥＦ１と下位ビット基準電圧ＶＲＥＦ２とによって決定される。
例えば、バイナリサーチ等の所定のサーチアルゴリズムによる判定を繰り返すことによって、局部Ｄ／Ａ変換器用レジスタＬｏｃａｌ Ｄ／Ａ Ｒｅｇのレジスタ保持データの内容は、選択アナログ入力信号電圧の１０ビットのＡ／Ｄ変換結果に収束することになる。
《マルチプレクサーの内部構成とマルチプレクサーのアナログ入力端子の外部回路》
図５は、図１に示した本発明の１つの実施の形態によるモノリシック半導体集積回路のマルチプレクサーＭＰＸの内部構成とマルチプレクサーＭＰＸのアナログ入力端子ＡＮ０、ＡＮ１…ＡＮ７に接続される外部回路とを示す図である。尚、この外部回路は、自動車に搭載される車載部品によって構成されている。
図５で、８個の種々の車載センサＳｅｎ０、Ｓｅｎ１…Ｓｅｎ７が、それぞれ抵抗Ｒｉｎ0、Ｒｉｎ１…Ｒｉｎ７と容量Ｃｉｎｏ、Ｃｉｎ１…Ｃｉｎ７とを介して、マルチプレクサーＭＰＸのアナログ入力端子ＡＮ０、ＡＮ１…ＡＮ７にそれぞれ接続されている。また、車載センサＳｅｎ０、Ｓｅｎ１…Ｓｅｎ７の一端には自動車のバッテリー電圧が供給され、車載センサＳｅｎ０、Ｓｅｎ１…Ｓｅｎ７の他端は抵抗Ｒｉｎ0、Ｒｉｎ１…Ｒｉｎ７に接続されている。マルチプレクサーＭＰＸのアナログ入力端子ＡＮ０…ＡＮ７の抵抗Ｒｉｎ0…Ｒｉｎ７は、車載センサＳｅｎ０…Ｓｅｎ７の故障により自動車のバッテリー電圧(１２ボルト)がマルチプレクサーＭＰＸのアナログ入力端子ＡＮ０…ＡＮ７に直接供給されることを回避するためのもので、２０ＫΩの抵抗値である。抵抗Ｒｉｎ0…Ｒｉｎ７に接続された容量Ｃｉｎｏ…Ｃｉｎ７は車載センサＳｅｎ０…Ｓｅｎ７からのサージ電圧パルスを吸収するためのもので、略０．１マイクロファラドの容量値である。８個の車載センサＳｅｎ０、Ｓｅｎ１…Ｓｅｎ７は、温度センサ、圧力センサ、加速度センサ等の自動車の運転状態に関する種々のエンジン関連情報やハンドル操作やブレーキ操作に応答するタイヤのスキッド情報等を出力するものである。
また、図５に示すように、マルチプレクサーＭＰＸの各チャンネルは、演算増幅器ＯｐＡｍｐ０…７、第１スイッチＳＷ０１…７１、第２スイッチＳＷ０２…７２、第３スイッチＳＷ０３…７３、第４スイッチＳＷ０４…７４、第５スイッチＳＷ０５…７５、第６スイッチＳＷ０６…７６によって構成されている。まず、演算増幅器ＯｐＡｍｐ０…ＯｐＡｍｐ７の第１入力端子Ｉｎ１は、第１スイッチＳＷ０１…７１を介してマルチプレクサーＭＰＸのアナログ入力端子ＡＮ０…ＡＮ７に接続されている。次に、演算増幅器ＯｐＡｍｐ０…ＯｐＡｍｐ７の第２入力端子Ｉｎ２は、第２スイッチＳＷ０２…７２を介してマルチプレクサーＭＰＸのアナログ入力端子ＡＮ０…ＡＮ７に接続されている。演算増幅器ＯｐＡｍｐ０…ＯｐＡｍｐ７の出力端子は第３スイッチＳＷ０３…７３を介して第１入力端子Ｉｎ１に接続され、また演算増幅器ＯｐＡｍｐ０…ＯｐＡｍｐ７の出力端子は第４スイッチＳＷ０４…７４を介して第２入力端子Ｉｎ２に接続されている。更に、演算増幅器ＯｐＡｍｐ０…ＯｐＡｍｐ７の出力端子は、第６スイッチＳＷ０６…７６を介して１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿ＣｏｎｖのスイッチＳＷ３の一方の入力端子ＡＤＣＯＭに接続される。また、第５スイッチＳＷ０５…７５は、演算増幅器ＯｐＡｍｐ０…７と第６スイッチＳＷ０６…７６とをバイパスして、マルチプレクサーＭＰＸのアナログ入力端子ＡＮ０…ＡＮ７を逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿ＣｏｎｖのスイッチＳＷ３の一方の入力端子ＡＤＣＯＭに接続する。
尚、演算増幅器ＯｐＡｍｐ０…７はＣＭＯＳアナログ演算増幅器により構成され、第１スイッチＳＷ０１…７１、第２スイッチＳＷ０２…７２、第３スイッチＳＷ０３…７３、第４スイッチＳＷ０４…７４、第５スイッチＳＷ０５…７５、第６スイッチＳＷ０６…７６の各スイッチはＣＭＯＳアナログにより構成されているものである。
《マルチプレクサーでの第１選択サンプル・モードと第２選択サンプル・モードの反復》
マルチプレクサーＭＰＸのアナログ入力端子ＡＮ０…ＡＮ７の各アナログ入力端子の選択サンプル・モードは、図８に示すように第１選択サンプル・モードＳｍｐ＿Ｍｄ１と第２選択サンプル・モードＳｍｐ＿Ｍｄ２との反復となる。
図８は、図５に示したマルチプレクサーＭＰＸの選択サンプル・モードの第１選択サンプル・モードＳｍｐ＿Ｍｄ１と第２選択サンプル・モードＳｍｐ＿Ｍｄ２との間のアナログ入力信号の選択動作を説明するための図である。
まず図８(ａ)に示すように、第１選択サンプル・モードＳｍｐ＿Ｍｄ１の間に演算増幅器ＯｐＡｍｐ０…７の第１入力端子Ｉｎ１と第２入力端子Ｉｎ２とは、それぞれ演算増幅器ＯｐＡｍｐ０…７の非反転入力端子＋と反転入力端子−として機能するものである。
逆に図８(ｂ)に示すように、第２選択サンプル・モードＳｍｐ＿Ｍｄ２の間に演算増幅器ＯｐＡｍｐ０…７の第１入力端子Ｉｎ１と第２入力端子Ｉｎ２とは、それぞれ演算増幅器ＯｐＡｍｐ０…７の反転入力端子−と非反転入力端子＋として機能するものである。
従って、図８(ｃ)に示すように、マルチプレクサーＭＰＸのアナログ入力端子ＡＮ０…ＡＮ７の各アナログ入力端子は、第１選択サンプル・モードＳｍｐ＿Ｍｄ１と第２選択サンプル・モードＳｍｐ＿Ｍｄ２との反復となる。従って、マルチプレクサーＭＰＸの各アナログ入力端子としての各演算増幅器の非反転入力端子＋は、第１選択サンプル・モードＳｍｐ＿Ｍｄ１では第１入力端子Ｉｎ１により機能され、第２選択サンプル・モードＳｍｐ＿Ｍｄ２では第２入力端子Ｉｎ２により機能される。逆に、各演算増幅器の負帰還端子としての反転入力端子−は、第１選択サンプル・モードＳｍｐ＿Ｍｄ１では第２入力端子Ｉｎ２により機能され、第２選択サンプル・モードＳｍｐ＿Ｍｄ２では第１入力端子Ｉｎ１により機能される。また、マルチプレクサーＭＰＸの各アナログ入力端子を各演算増幅器の非反転入力端子＋に接続するスイッチは、第１選択サンプル・モードＳｍｐ＿Ｍｄ１では第１スイッチＳＷ０１…７１により機能され、第２選択サンプル・モードＳｍｐ＿Ｍｄ２では第２スイッチＳＷ０２…７２により機能される。更に、各演算増幅器の出力端子を反転入力端子−に接続するスイッチは、第１選択サンプル・モードＳｍｐ＿Ｍｄ１では第４スイッチＳＷ０４…７４により機能され、第２選択サンプル・モードＳｍｐ＿Ｍｄ２では第３スイッチＳＷ０３…７３により機能される。また、第１選択サンプル・モードＳｍｐ＿Ｍｄ１と第２選択サンプル・モードＳｍｐ＿Ｍｄ２とのいずれのサンプリング期間の前半では、第６スイッチＳＷ０６…７６がオン状態に制御され、第５スイッチＳＷ０５…７５がオフ状態に制御される。従って、サンプリング期間の前半では、各演算増幅器の出力は各演算増幅器の非反転入力端子＋と反転入力端子−との間の入力オフセット電圧の影響を受ける。更に、第１選択サンプル・モードＳｍｐ＿Ｍｄ１と第２選択サンプル・モードＳｍｐ＿Ｍｄ２とのいずれのサンプリング期間の後半は、第６スイッチＳＷ０６…７６がオフ状態に制御され、第５スイッチＳＷ０５…７５がオン状態に制御される。従って、サンプリング期間の後半は、第５スイッチＳＷ０５…７５によるバイパス機能によって、各演算増幅器の出力は各演算増幅器の非反転入力端子＋と反転入力端子−との間の入力オフセット電圧の影響が低減されたものとなる。
また、特に図８(ｃ)の上に示すように、マルチプレクサーＭＰＸの各アナログ入力端子のアナログ入力電圧への演算増幅器の入力オフセット電圧Ｖoffによるサンプリング誤差電圧Ｖostの極性は、第１選択サンプル・モードＳｍｐ＿Ｍｄ１と第２選択サンプル・モードＳｍｐ＿Ｍｄ２とで交代するものとなる。従って、極性の交代するサンプリング誤差電圧Ｖostの時間積分による平均誤差電圧レベルは略ゼロとなるので、マルチプレクサーＭＰＸの各アナログ入力端子ＡＮ０…ＡＮ７の各アナログ入力信号電圧への定常オフセット誤差電圧のレベルを低減することができる。
尚、第１選択サンプル・モードＳｍｐ＿Ｍｄ１と第２選択サンプル・モードＳｍｐ＿Ｍｄ２との間には、アナログ入力信号をディジタル信号に変換するＡ／Ｄ変換の変換・モードが実行される。このＡ／Ｄ変換・モードでは、図５の１０ビットの逐次比較型Ａ／Ｄ変換器によるサンプリング期間の後半のマルチプレクサーのアナログ出力端子ＡＤＣＯＭの電圧レベルと図１の局部Ｄ／Ａ変換器用レジスタの上位ビットと下位ビットの加算基準電圧との逐次比較が実行される。
《アナログ入力信号の選択動作とＡ／Ｄ変換動作との繰り返し動作》
図６は、図１のマルチプレクサーによる選択サンプル・モードでのアナログ入力信号の選択動作Ｓｍｐと図５の１０ビットの逐次比較型Ａ／Ｄ変換器による変換・モードでのアナログ入力信号のＡ／Ｄ変換動作ＡＤＣとの繰り返し動作を説明するための図である。繰り返しの選択サンプル・モードでの選択動作Ｓｍｐの間にマルチプレクサーＭＰＸは、順番に８チャンネルのアナログ入力端子ＡＮ０…ＡＮ７のアナログ入力信号電圧を時分割で定期的にまたサンプリングする。繰り返しの変換・モードでのＡ／Ｄ変換動作ＡＤＣの間に１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖは、その直前にマルチプレクサーＭＰＸによってサンプリングされたアナログ入力信号電圧をディジタル信号に変換する。このようにして、１０ビットの逐次比較型Ａ／Ｄ変換器１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖは、順番に８チャンネルのアナログ入力端子ＡＮ０…ＡＮ７のアナログ入力信号電圧をディジタル信号にＡ／Ｄ変換するものである。
特に、図６では、マルチプレクサーＭＰＸのゼロチャンネルのアナログ入力端子ＡＮ０の１回目の選択動作Ｓｍｐは、図８(ａ)で説明した第１選択サンプル・モードＳｍｐ＿Ｍｄ１と同様となっている。すなわち、１回目の選択動作Ｓｍｐの前半では、第１スイッチＳＷ０１と第４スイッチＳＷ０４はオン状態、第２スイッチＳＷ０２と第３スイッチＳＷ０３はオフ状態、第５スイッチＳＷ０５はオフ状態、第６スイッチＳＷ０６はオン状態となっている。更に、１回目の選択動作Ｓｍｐの後半では、第５スイッチＳＷ０５はオン状態、第６スイッチＳＷ０６はオフ状態となっている。
また、マルチプレクサーＭＰＸの１チャンネルのアナログ入力端子ＡＮ１の１回目の選択動作Ｓｍｐは、図８(ａ)で説明した第１選択サンプル・モードＳｍｐ＿Ｍｄ１と同様となっている。すなわち、１回目の選択動作Ｓｍｐの前半では、第１スイッチＳＷ１１と第４スイッチＳＷ１４はオン状態、第２スイッチＳＷ１２と第３スイッチＳＷ１３はオフ状態、第５スイッチＳＷ１５はオフ状態、第６スイッチＳＷ１６はオン状態となっている。更に、１回目の選択動作Ｓｍｐの後半では、第５スイッチＳＷ１５はオン状態、第６スイッチＳＷ１６はオフ状態となっている。
更に、図６では、マルチプレクサーＭＰＸのゼロチャンネルのアナログ入力端子ＡＮ０の２回目の選択動作Ｓｍｐは、図８(ｂ)で説明した第２選択サンプル・モードＳｍｐ＿Ｍｄ２と同様となっている。すなわち、２回目の選択動作Ｓｍｐの前半では、第１スイッチＳＷ０１と第４スイッチＳＷ０４はオフ状態、第２スイッチＳＷ０２と第３スイッチＳＷ０３はオン状態、第５スイッチＳＷ０５はオフ状態、第６スイッチＳＷ０６はオン状態となっている。更に、２回目の選択動作Ｓｍｐの後半では、第５スイッチＳＷ０５はオン状態、第６スイッチＳＷ０６はオフ状態となっている。
また、マルチプレクサーＭＰＸの１チャンネルのアナログ入力端子ＡＮ１の２回目の選択動作Ｓｍｐは、図８(ｂ)で説明した第２選択サンプル・モードＳｍｐ＿Ｍｄ２と同様となっている。すなわち、２回目の選択動作Ｓｍｐの前半では、第１スイッチＳＷ１１と第４スイッチＳＷ１４はオフ状態、第２スイッチＳＷ１２と第３スイッチＳＷ１３はオン状態、第５スイッチＳＷ１５はオフ状態、第６スイッチＳＷ１６はオン状態となっている。更に、２回目の選択動作Ｓｍｐの後半では、第５スイッチＳＷ１５はオン状態、第６スイッチＳＷ１６はオフ状態となっている。
《選択サンプル・モードの演算増幅器の動作》
図７は、図５に示したマルチプレクサーＭＰＸの各チャンネルの演算増幅器ＯｐＡｍｐ０…と第１スイッチＳＷ０１…から第６スイッチＳＷ０６…が、第１選択サンプル・モードＳｍｐ＿Ｍｄ１と第２選択サンプル・モードＳｍｐ＿Ｍｄ２とで、どのように動作するかを示す図である。
図７の上には、図５に示したマルチプレクサーＭＰＸのゼロチャンネルの演算増幅器ＯｐＡｍｐ０と第１スイッチＳＷ０１から第６スイッチＳＷ０６が示されている。
図７の中央上と中央下とには、演算増幅器ＯｐＡｍｐ０の内部回路構成が示されている。図７の中央上と中央下に示された演算増幅器ＯｐＡｍｐ０は、オープンループ電圧利得の高いフォールデッド・カスコード(folded-cascode)型の演算増幅器である。演算増幅器ＯｐＡｍｐ０は、第１入力端子Ｉｎ１と第２入力端子Ｉｎ２の差動入力信号に応答するＮＭＯＳ差動トランジスタＱn1、Ｑn2とＮＭＯＳ電流源トランジスタＱn0とからなる差動入力ステージを含んでいる。差動入力ステージのＮＭＯＳ差動トランジスタＱn1、Ｑn2のドレイン差動出力信号は、駆動増幅ステージのゲート接地ＰＭＯＳ増幅トランジスタＱp3、Ｑp4のソースに供給される。ゲート接地ＰＭＯＳ増幅トランジスタＱp3、Ｑp4のソースと電源電圧Ｖddとの間には、高インピーダンスのゲート接地ＰＭＯＳバイアストランジスタＱp1、Ｑp２が接続されている。また、ゲート接地ＰＭＯＳ増幅トランジスタＱp3、Ｑp4のドレインと接地電圧GNDとの間には、低電圧カレントミラー負荷が接続されている。この低電圧カレントミラー負荷は、スイッチＳw1、Ｓw2、Ｓw3、Ｓw4とＮＭＯＳトランジスタＱn3、Ｑn4、Ｑn5、Ｑn6とによって構成されている。このように、低電圧カレントミラー負荷では、ＮＭＯＳトランジスタＱn3、Ｑn5がカスコード接続され、ＮＭＯＳトランジスタＱn4、Ｑn6がカスコード接続されているので、各カスコード接続ＮＭＯＳトランジスタの負荷インピーダンスは高い値となっている。従って、オープンループ電圧利得の高い演算増幅器ＯｐＡｍｐ０を形成することができる。更に、ＮＭＯＳ差動トランジスタＱn1、Ｑn2のドレイン差動出力信号は、ゲート接地ＰＭＯＳ増幅トランジスタＱp3、Ｑp4と低電圧カレントミラー負荷Ｑn3、Ｑn4、Ｑn5、Ｑn6とを介して、接地電圧ＧＮＤの方向に折り返されている。この折り返し(folded)接続によって、低い電源電圧Ｖddによる回路動作を可能としている。
図７の中央上に示すように、第１選択サンプル・モードＳｍｐ＿Ｍｄ１の選択動作Ｓｍｐの前半では、第１スイッチＳＷ０１と第４スイッチＳＷ０４はオン状態、第２スイッチＳＷ０２と第３スイッチＳＷ０３はオフ状態、第５スイッチＳＷ０５はオフ状態、第６スイッチＳＷ０６はオン状態となっている。この時には、スイッチＳw1、Ｓw4がオン状態とされ、スイッチＳw2、Ｓw3がオフ状態とされている。この時には、カスコード接続された一方のＮＭＯＳトランジスタＱn3、Ｑn５がカレントミラーの入力トランジスタとして機能して、カスコード接続された他方のＮＭＯＳトランジスタＱn4、Ｑn6がカレントミラーの出力トランジスタとして機能する。駆動増幅ステージのシングルエンド出力信号としてのカレントミラーの出力トランジスタＱn4のドレイン信号は、オン状態のスイッチＳw4を介して、出力増幅ステージのソース接地ＮＭＯＳトランジスタＱn7のゲートに供給される。出力増幅ステージのソース接地ＮＭＯＳトランジスタＱn7のドレインと電源電圧Ｖddとの間には、高インピーダンスのＰＭＯＳ負荷トランジスタＱp5が接続されている。
第１選択サンプル・モードＳｍｐ＿Ｍｄ１では、オン状態の第１スイッチＳＷ０１を介して高電圧レベルの入力信号が一方のＮＭＯＳ差動トランジスタＱn1のゲートの第１入力端子Ｉｎ１に供給されると、他方のＮＭＯＳ差動トランジスタＱn2のドレイン電圧は上昇する。従って、駆動増幅ステージの一方のゲート接地ＰＭＯＳ増幅トランジスタＱp3の導通度は増加して、他方のゲート接地ＰＭＯＳ増幅トランジスタＱp4の導通度は低下する。従って、駆動増幅ステージのシングルエンド出力信号としてのカレントミラーの出力トランジスタＱn4のドレイン電圧は低下して、出力増幅ステージのソース接地ＮＭＯＳトランジスタＱn7のドレインは上昇する。
その結果、図７の左下に示すように、第１選択サンプル・モードＳｍｐ＿Ｍｄ１では、演算増幅器ＯｐＡｍｐ０…７の第１入力端子Ｉｎ１と第２入力端子Ｉｎ２とは、それぞれ演算増幅器ＯｐＡｍｐ０…７の非反転入力端子＋と反転入力端子−として機能するものである。
図７の中央下に示すように、第２選択サンプル・モードＳｍｐ＿Ｍｄ１の選択動作Ｓｍｐの前半では、第１スイッチＳＷ０１と第４スイッチＳＷ０４はオフ状態、第２スイッチＳＷ０２と第３スイッチＳＷ０３はオン状態、第５スイッチＳＷ０５はオフ状態、第６スイッチＳＷ０６はオン状態となっている。この時には、スイッチＳw1、Ｓw4がオフ状態とされ、スイッチＳw2、Ｓw3がオン状態とされている。この時には、カスコード接続された他方のＮＭＯＳトランジスタＱn4、Ｑn6がカレントミラーの入力トランジスタとして機能して、カスコード接続された一方のＮＭＯＳトランジスタＱn3、Ｑn５がカレントミラーの出力トランジスタとして機能する。駆動増幅ステージのシングルエンド出力信号としてのカレントミラーの出力トランジスタＱn3のドレイン信号は、オン状態のスイッチＳw3を介して、出力増幅ステージのソース接地ＮＭＯＳトランジスタＱn7のゲートに供給される。
第２選択サンプル・モードＳｍｐ＿Ｍｄ２では、オン状態の第２スイッチＳＷ０２を介して高電圧レベルの入力信号が他方のＮＭＯＳ差動トランジスタＱn2のゲートの第２入力端子Ｉｎ２に供給されると、他方のＮＭＯＳ差動トランジスタＱn2のドレイン電圧は低下する。一方のＮＭＯＳ差動トランジスタＱn1のドレイン電圧は、上昇する。すると、従って、他方のゲート接地ＰＭＯＳ増幅トランジスタＱp4の導通度は増加して、駆動増幅ステージの一方のゲート接地ＰＭＯＳ増幅トランジスタＱp3の導通度は低下する。従って、駆動増幅ステージのシングルエンド出力信号としてのカレントミラーの出力トランジスタＱn3のドレイン電圧は低下して、出力増幅ステージのソース接地ＮＭＯＳトランジスタＱn7のドレインは上昇する。
その結果、図７の右下に示すように、第２選択サンプル・モードＳｍｐ＿Ｍｄ２では、演算増幅器ＯｐＡｍｐ０…７の第２入力端子Ｉｎ２と第１入力端子Ｉｎ１とは、それぞれ演算増幅器ＯｐＡｍｐ０…７の非反転入力端子＋と反転入力端子−として機能するものである。
以上説明したように、第１と第２の選択サンプル・モードＳｍｐ＿Ｍｄ１、Ｓｍｐ＿Ｍｄ２で、差動入力ステージの一方のＮＭＯＳ差動トランジスタＱn1のゲートと他方のＮＭＯＳ差動トランジスタＱn2のゲートと演算増幅器ＯｐＡｍｐ０…７の非反転入力端子＋と反転入力端子−としての機能を交代する。また、駆動増幅ステージの一方のカスコード接続ＮＭＯＳトランジスタＱn3、Ｑn5と他方のカスコード接続ＮＭＯＳトランジスタＱn4、Ｑn6とは、出力増幅ステージのソース接地ＮＭＯＳトランジスタＱn7のゲートのプルダウン・トランジスタとしての機能を交代する。更に、駆動増幅ステージの一方のゲート接地ＰＭＯＳトランジスタＱp1、Ｑp3と他方のゲート接地ＰＭＯＳトランジスタＱp2、Ｑp4とは、出力増幅ステージのソース接地ＮＭＯＳトランジスタＱn7のゲートのプルアップ・トランジスタとしての機能を交代する。その結果、半導体集積回路のチップ内の製造プロセスによるトランジスタのペア性による演算増幅器ＯｐＡｍｐ０…７のオフセット電圧の影響を低減することが可能となる。
《高速動作が可能な演算増幅器》
図９は、図５に示したマルチプレクサーＭＰＸの各チャンネルの演算増幅器ＯＰＡｍｐ０…の他の構成を示す図である。尚、図９の演算増幅器は、図７の演算増幅器よりも高速動作が可能である。
図９の上と中央とには、演算増幅器ＯｐＡｍｐ０の内部回路構成が示されている。図９の上と中央示された演算増幅器ＯｐＡｍｐ０は、図７と同様にオープンループ電圧利得の高いフォールデッド・カスコード型の演算増幅器である。演算増幅器ＯｐＡｍｐ０は、第１入力端子Ｉｎ１と第２入力端子Ｉｎ２の差動入力信号に応答するＮＭＯＳ差動トランジスタＱn1、Ｑn2とＮＭＯＳ電流源トランジスタＱn0とからなる差動入力ステージを含んでいる。差動入力ステージのＮＭＯＳ差動トランジスタＱn1、Ｑn2のドレイン差動出力信号は、スイッチＳw13、Ｓw23、Ｓw24、Ｓw14を介して、駆動増幅ステージのゲート接地ＰＭＯＳ増幅トランジスタＱp3、Ｑp4のソースに供給される。ＮＭＯＳ差動トランジスタＱn1、Ｑn2のドレインと電源電圧Ｖddとの間には、高インピーダンスのゲート接地ＰＭＯＳバイアストランジスタＱp1、Ｑp２が接続されている。ゲート接地ＰＭＯＳ増幅トランジスタＱp3、Ｑp4のドレインは、ゲート接地ＮＭＯＳ増幅トランジスタＱn3、Ｑn4のドレインに接続されている。ゲート接地ＮＭＯＳ増幅トランジスタＱn3、Ｑn4のソースは、スイッチＳw11、Ｓw21、Ｓw22、Ｓw12を介してＮＭＯＳトランジスタＱn5、Ｑn6のドレインに接続されている。
図９の上に示すように、第１選択サンプル・モードＳｍｐ＿Ｍｄ１の選択動作Ｓｍｐの前半では、ＮＭＯＳ差動トランジスタＱn1、Ｑn2のドレインとゲート接地ＰＭＯＳ増幅トランジスタＱp3、Ｑp4のソースとの間で、スイッチＳw13、Ｓw14はオン状態、スイッチＳw23、Ｓw24はオフ状態となっている。従って、ＮＭＯＳ差動トランジスタＱn1のドレイン信号は、スイッチＳw14を介してゲート接地ＰＭＯＳ増幅トランジスタＱp4のソースに供給される。また、ＮＭＯＳ差動トランジスタＱn2のドレイン信号は、スイッチＳw13を介してゲート接地ＰＭＯＳ増幅トランジスタＱp3のソースに供給される。その結果、ＮＭＯＳ差動トランジスタＱn1のドレイン信号は、スイッチＳw14とゲート接地ＰＭＯＳ増幅トランジスタＱp4とを介して、ゲート接地ＮＭＯＳ増幅トランジスタＱn４のドレインに供給される。また、ＮＭＯＳ差動トランジスタＱn2のドレイン信号は、スイッチＳw13とゲート接地ＰＭＯＳ増幅トランジスタＱp3とを介して、ゲート接地ＮＭＯＳ増幅トランジスタＱn3のドレインに供給される。
この時には、ゲート接地ＮＭＯＳ増幅トランジスタＱn3、Ｑn4のソースとＮＭＯＳトランジスタＱn5、Ｑn6のドレインとの間で、スイッチＳw11、Ｓw12はオン状態、スイッチＳw21、Ｓw22はオフ状態となっている。従って、カスコード接続された一方のＮＭＯＳトランジスタＱn3、Ｑn５がカレントミラーの入力トランジスタとして機能して、カスコード接続された他方のＮＭＯＳトランジスタＱn4、Ｑn6がカレントミラーの出力トランジスタとして機能する。駆動増幅ステージのシングルエンド出力信号としてのカレントミラーの出力トランジスタＱn4のドレイン信号は、出力増幅ステージのソース接地ＮＭＯＳトランジスタＱn7のゲートに供給される。出力増幅ステージのソース接地ＮＭＯＳトランジスタＱn7のドレインと電源電圧Ｖddとの間には、高インピーダンスのＰＭＯＳ負荷トランジスタＱp5が接続されている。
第１選択サンプル・モードＳｍｐ＿Ｍｄ１では、高電圧レベルの入力信号が一方のＮＭＯＳ差動トランジスタＱn1のゲートの第１入力端子Ｉｎ１に供給されると、他方のＮＭＯＳ差動トランジスタＱn2のドレイン電圧は上昇する。従って、駆動増幅ステージの一方のゲート接地ＰＭＯＳ増幅トランジスタＱp3の導通度は増加して、他方のゲート接地ＰＭＯＳ増幅トランジスタＱp4の導通度は低下する。従って、駆動増幅ステージのシングルエンド出力信号としてのカレントミラーの出力トランジスタＱn4のドレイン電圧は低下して、出力増幅ステージのソース接地ＮＭＯＳトランジスタＱn7のドレインは上昇する。
その結果、図９の左下に示すように、第１選択サンプル・モードＳｍｐ＿Ｍｄ１では、演算増幅器ＯｐＡｍｐ０…７の第１入力端子Ｉｎ１と第２入力端子Ｉｎ２とは、それぞれ演算増幅器ＯｐＡｍｐ０…７の非反転入力端子＋と反転入力端子−として機能するものである。
図９の中央に示すように、第２選択サンプル・モードＳｍｐ＿Ｍｄ２の選択動作Ｓｍｐの前半では、ＮＭＯＳ差動トランジスタＱn1、Ｑn2のドレインとゲート接地ＰＭＯＳ増幅トランジスタＱp3、Ｑp4のソースとの間で、スイッチＳw13、Ｓw14はオフ状態、スイッチＳw23、Ｓw24はオン状態となっている。従って、ＮＭＯＳ差動トランジスタＱn1のドレイン信号は、スイッチＳw24を介してゲート接地ＰＭＯＳ増幅トランジスタＱp3のソースに供給される。また、ＮＭＯＳ差動トランジスタＱn2のドレイン信号は、スイッチＳw23を介してゲート接地ＰＭＯＳ増幅トランジスタＱp4のソースに供給される。その結果、ＮＭＯＳ差動トランジスタＱn1のドレイン信号は、スイッチＳw24とゲート接地ＰＭＯＳ増幅トランジスタＱp3とを介して、ゲート接地ＮＭＯＳ増幅トランジスタＱn3のドレインに供給される。また、ＮＭＯＳ差動トランジスタＱn2のドレイン信号は、スイッチＳw23とゲート接地ＰＭＯＳ増幅トランジスタＱp4とを介して、ゲート接地ＮＭＯＳ増幅トランジスタＱn4のドレインに供給される。
この時には、ゲート接地ＮＭＯＳ増幅トランジスタＱn3、Ｑn4のソースとＮＭＯＳトランジスタＱn5、Ｑn6のドレインとの間で、スイッチＳw11、Ｓw12はオフ状態、スイッチＳw21、Ｓw22はオン状態となっている。従って、カスコード接続された一方のＮＭＯＳトランジスタＱn3、Ｑn6がカレントミラーの入力トランジスタとして機能して、カスコード接続された他方のＮＭＯＳトランジスタＱn4、Ｑn5がカレントミラーの出力トランジスタとして機能する。駆動増幅ステージのシングルエンド出力信号としてのカレントミラーの出力トランジスタＱn4のドレイン信号は、出力増幅ステージのソース接地ＮＭＯＳトランジスタＱn7のゲートに供給される。
第２選択サンプル・モードＳｍｐ＿Ｍｄ１では、高電圧レベルの入力信号が一方のＮＭＯＳ差動トランジスタＱn1のゲートの第１入力端子Ｉｎ１に供給されると、他方のＮＭＯＳ差動トランジスタＱn2のドレイン電圧は上昇する。従って、駆動増幅ステージの一方のゲート接地ＰＭＯＳ増幅トランジスタＱp4の導通度は増加して、他方のゲート接地ＰＭＯＳ増幅トランジスタＱp3の導通度は低下する。従って、駆動増幅ステージのシングルエンド出力信号としてのカレントミラーの出力トランジスタＱn4のドレイン電圧は上昇して、出力増幅ステージのソース接地ＮＭＯＳトランジスタＱn7のドレインは低下する。
その結果、図９の右下に示すように、第２選択サンプル・モードＳｍｐ＿Ｍｄ２では、演算増幅器ＯｐＡｍｐ０…７の第１入力端子Ｉｎ１と第２入力端子Ｉｎ２とは、それぞれ演算増幅器ＯｐＡｍｐ０…７の反転入力端子−と非反転入力端子＋として機能するものである。
《ｇｍ制御回路を含むレイル・ツー・レイル型の演算増幅器》
図１０は、図５に示したマルチプレクサーＭＰＸの各チャンネルの演算増幅器ＯＰＡｍｐ０…の更に他の構成を示す図である。この図１０の演算増幅器は、入力電圧の許容範囲が接地電圧ＧＮＤから電源電圧Ｖddまでの広範囲であるレイル・ツー・レイル(rail-to-rail)型の差動入力回路を含んでいる。図１０の演算増幅器は、接地電圧ＧＮＤに近い低レベルの入力電圧の処理に好適なＰＭＯＳ差動入力回路と電源電圧Ｖddに近い高レベルの入力電圧の処理に好適なＮＭＯＳ差動入力回路とを含んでいる。
低レベル入力電圧の処理のためのＰＭＯＳ差動入力回路は、第１入力端子Ｉｎ１と第２入力端子Ｉｎ２とにそれぞれゲートが接続されたＰＭＯＳトランジスタＱp11、Ｑp12とＰＭＯＳ電流源トランジスタＱp10とによって構成されている。高レベル入力電圧の処理のためのＮＭＯＳ差動入力回路は、第１入力端子Ｉｎ１と第２入力端子Ｉｎ２とにそれぞれゲートが接続されたＮＭＯＳトランジスタＱn1、Ｑn2とＮＭＯＳ電流源トランジスタＱn0とによって構成されている。図１０の演算増幅器のＮＭＯＳ差動入力回路の一方のＮＭＯＳ差動トランジスタＱn1のドレイン信号は、図９の演算増幅器と同様に、ゲート接地ＰＭＯＳバイアストランジスタＱp2とスイッチＳw14、Ｓw24とに供給される。また、図１０の演算増幅器のＮＭＯＳ差動入力回路の他方のＮＭＯＳ差動トランジスタＱn2のドレイン信号は、図９の演算増幅器と同様に、ゲート接地ＰＭＯＳバイアストランジスタＱp1とスイッチＳw13、Ｓw23とに供給される。
更に、図１０の演算増幅器のＰＭＯＳ差動入力回路の一方のＰＭＯＳ差動トランジスタＱp11のドレイン信号は、ソース接地ＮＭＯＳトランジスタＱn6とスイッチＳw12、Ｓw22とに供給される。また、図１０の演算増幅器のＰＭＯＳ差動入力回路の他方のＰＭＯＳ差動トランジスタＱp12のドレイン信号は、ソース接地ＮＭＯＳトランジスタＱn5とスイッチＳw11、Ｓw21とに供給される。
また、図１０の演算増幅器では、図９と同様に、差動入力ステージのＮＭＯＳ差動トランジスタＱn1、Ｑn2のドレイン差動出力信号は、スイッチＳw13、Ｓw23、Ｓw24、Ｓw14を介して、駆動増幅ステージのゲート接地ＰＭＯＳ増幅トランジスタＱp3、Ｑp4のソースに供給される。更に、図１０の演算増幅器では、差動入力ステージのＰＭＯＳ差動トランジスタＱp11、Ｑp12のドレイン差動出力信号は、スイッチＳw11、Ｓw21、Ｓw22、Ｓw12を介して、駆動増幅ステージのゲート接地ＮＭＯＳ増幅トランジスタＱn3、Ｑn4のソースに供給される。
更に、図１０の演算増幅器では、駆動増幅ステージの一方のシングルエンド出力信号としてのＮＭＯＳカレントミラーの出力トランジスタＱn4のドレイン信号は、出力増幅ステージの接地電圧ＧＮＤ側のソース接地ＮＭＯＳトランジスタＱn7のゲートに供給される。また、駆動増幅ステージの他方のシングルエンド出力信号としてのＰＭＯＳトランジスタＱp4のドレイン信号は、出力増幅ステージの電源電圧Ｖdd側のソース接地ＰＭＯＳトランジスタＱp5のゲートに供給される。出力増幅ステージの接地電圧ＧＮＤ側のソース接地ＮＭＯＳトランジスタＱn7のドレインと電源電圧Ｖdd側のソース接地ＰＭＯＳトランジスタＱp5のドレインとは、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１に接続されている。
また、図１０の演算増幅器の駆動増幅ステージでは、ゲート接地ＰＭＯＳ増幅トランジスタＱp3、Ｑp4のドレインとゲート接地ＮＭＯＳ増幅トランジスタＱn3、Ｑn4のドレインとの間には、他のゲート接地ＰＭＯＳ増幅トランジスタＱp6、Ｑp７のソース・ドレイン電流経路が接続されている。
特に、図１０の演算増幅器は、レイル・ツー・レイル型の差動入力回路の相互コンダクタンスｇｍを一定とするためのｇｍ制御回路Ｇｍ＿Ｃｎｔを含んでいる。図１０のｇｍ制御回路Ｇｍ＿Ｃｎｔは上記非特許文献５に記載されたｇｍ制御回路と同様に、構成されている。この電流ｇｍ制御回路Ｇｍ＿Ｃｎｔは、スイッチＰチャンネルＭＯＳトランジスタＱp13、電流スイッチＮチャンネルＭＯＳトランジスタＱn13、カレントミラーＮチャンネルＭＯＳトランジスタＱn10、Ｑn11、カレントミラーＰチャンネルＭＯＳトランジスタＱp15、Ｑp14から構成されている。
一対のＰチャンネル差動ＭＯＳトランジスタＱp11、Ｑp12は、第１入力端子Ｉｎ１と第２入力端子Ｉｎ２の差動入力信号からハイレベル・コモン・モード電圧ＶＣＰを共通ソースに生成する。ＰＭＯＳ差動ＭＯＳトランジスタＱp11、Ｑp12の共通ソースのハイレベル・コモン・モード電圧ＶＣＰは、ゲートに直流バイアス電圧ＶＢＢが供給された電流スイッチＰチャンネルＭＯＳトランジスタＱp13のソースに供給される。電流スイッチＰＭＯＳＱp13のドレインに接続されたカレントミラーＮＭＯＳトランジスタＱn10、Ｑn11により、ＮＭＯＳ差動トランジスタＱn1、Ｑn2のソースのバイアス電流が電流スイッチＰＭＯＳトランジスタＱp13のドレイン電流に比例して制御される。尚、直流バイアス電圧ＶＢＢの電圧レベルは、電源電圧Ｖddと接地電圧ＧＮＤとの略中間の略Ｖdd／２の値とされる。
一対のＮチャンネル差動ＭＯＳトランジスタＱn1、Ｑn2は、第１入力端子Ｉｎ１と第２入力端子Ｉｎ２の差動入力信号からローレベル・コモン・モード電圧ＶＣＮを共通ソースに生成する。ＮＭＯＳ差動ＭＯＳトランジスタＱn1、Ｑn2の共通ソースのローレベル・コモン・モード電圧ＶＣＮは、ゲートに直流バイアス電圧ＶＢＢが供給された電流スイッチＮチャンネルＭＯＳトランジスタＱn13のソースに供給される。電流スイッチＮＭＯＳのドレインＱn13に接続されたカレントミラーＰチャンネルＭＯＳトランジスタＱp15、Ｑp14により、ＰＭＯＳ差動トランジスタＱp11、Ｑp12のソースのバイアス電流が電流スイッチＮＭＯＳトランジスタＱn13のドレイン電流に比例して制御される。
《ｇｍ制御回路の動作》
図１１は、図１０の演算増幅器のレイル・ツー・レイル型の差動入力回路の相互コンダクタンスｇｍを一定とするための差動入力回路に接続されたｇｍ制御回路Ｇｍ＿Ｃｎｔの動作を説明する図である。
相互コンダクタンスｇｍを一定化するためのｇｍ制御回路Ｇｍ＿Ｃｎｔが接続されていないレイル・ツー・レイル型の差動入力回路の入力信号が低レベルの動作領域では、ＰチャンネルＭＯＳ差動トランジスタのみが動作する。また、入力信号が中間レベルの動作領域では、ＰチャンネルＭＯＳ差動トランジスタとＮチャンネルＭＯＳ差動トランジスタとの両者が動作する。更に、入力信号が高レベルの動作領域では、ＮチャンネルＭＯＳ差動トランジスタのみが動作する。
従って、図１１(ａ)に示すように、レイル・ツー・レイル型の差動入力回路のコモン・モード電圧ＶＣＰ、ＶＣＮが低レベルの動作領域では、ＰＭＯＳ差動トランジスタの相互コンダクタンスｇｍ＿ＰＭＯＳのみが高い値となっている。また、差動入力回路のコモン・モード電圧ＶＣＰ、ＶＣＮが高レベルの動作領域では、ＮＭＯＳ差動トランジスタの相互コンダクタンスｇｍ＿ＮＭＯＳのみが高い値となっている。更に、差動入力回路のコモン・モード電圧ＶＣＰ、ＶＣＮが中間レベルの動作領域では、ＰＭＯＳ差動トランジスタの相互コンダクタンスｇｍ＿ＰＭＯＳとＮＭＯＳ差動トランジスタの相互コンダクタンスｇｍ＿ＮＭＯＳとが高い値となっている。従って、差動入力信号に対して並列接続されているＰＭＯＳ差動トランジスタとＮＭＯＳ差動トランジスタとのトータルの相互コンダクタンスは、図１１(ａ)の特性Ｌ1に示すように中間レベルの動作領域で大きな値となり、低レベルの動作領域と高レベルの動作領域とでは小さな値となっている。
図１０の演算増幅器では、レイル・ツー・レイル型の差動入力回路の相互コンダクタンスｇｍを一定とするためのｇｍ制御回路Ｇｍ＿Ｃｎｔが差動入力回路に接続されている。
差動入力回路のコモン・モード電圧ＶＣＰ、ＶＣＮが高レベルの動作領域では、ｇｍ制御回路Ｇｍ＿Ｃｎｔの電流スイッチＰチャンネルＭＯＳトランジスタＱp13がオン状態となる。すると、電流スイッチＰＭＯＳＱp13のオン状態によって、ＰＭＯＳ差動トランジスタＱp11、Ｑp12に供給されていたＰＭＯＳ電流源トランジスタＱp10の定電流Ｉrefは電流スイッチＰＭＯＳＱp13に流れるようになる。従って、電流スイッチＰＭＯＳＱp13のドレインに接続されたカレントミラー比１：３のＮＭＯＳトランジスタＱn10、Ｑn11によって、ＮＭＯＳ差動トランジスタＱn1、Ｑn2のバイアス電流は電流スイッチＰＭＯＳトランジスタＱp13のドレインの定電流Ｉrefに比例して増加する。コモン・モード電圧が低レベルの動作領域では、電流スイッチＰＭＯＳＱp13はオフ状態であり、ＮＭＯＳ差動トランジスタＱn1、Ｑn2のバイアス電流は電流源ＮＭＯＳトランジスタＱn0の定電流Ｉrefのみであった。コモン・モード電圧が高レベルの動作領域では、上述のように電流スイッチＰＭＯＳＱp13はオン状態となって、図１１(ｂ)に示すように、ＮＭＯＳ差動トランジスタＱn1、Ｑn2のバイアス電流にはカレントミラーのＮＭＯＳ出力トランジスタＱn11の定電流３Ｉrefが追加される。従って、ＮＭＯＳ差動トランジスタＱn1、Ｑn2のトータルのバイアス電流は、電流源ＮＭＯＳトランジスタＱn0の定電流ＩrefとカレントミラーのＮＭＯＳ出力トランジスタＱn11の定電流３Ｉrefとの和４Ｉrefとなる。従って、良く知られているように、ＭＯＳトランジスタの相互コンダクタンスｇｍは動作電流の平方根に比例するので、この状態のＮＭＯＳ差動トランジスタＱn1、Ｑn2の相互コンダクタンスｇｍ＿ＮＭＯＳは図１１(ａ)の特性Ｌ2に示すように図１１(ａ)の特性Ｌ1に示す値の略２倍となる。また、コモン・モード電圧が高レベルの動作領域では、電流スイッチＰＭＯＳＱp13のドレインに接続されたカレントミラー比１：１のＮＭＯＳトランジスタＱn10、Ｑn12によって、ＮＭＯＳ差動トランジスタＱn1、Ｑn2のＰＭＯＳ負荷トランジスタＱp16、Ｑp17にバイアス電流が流される。ＰＭＯＳ負荷トランジスタＱp16、Ｑp17のバイアス電流は、カレントミラーのＮＭＯＳ出力トランジスタＱn12の定電流Ｉrefにより生成されるダイオード接続ＰＭＯＳＱp18のソース・ゲート電圧により決定される。コモン・モード電圧が低レベルの動作領域では、ＮＭＯＳ差動トランジスタＱn1、Ｑn2は非活性化されているので、ＮＭＯＳ差動トランジスタＱn1、Ｑn2のＰＭＯＳ負荷トランジスタＱp16、Ｑp17のバイアス電流も遮断されることで、低消費電力の動作が可能となる。
差動入力回路のコモン・モード電圧ＶＣＰ、ＶＣＮが低レベルの動作領域では、ｇｍ制御回路Ｇｍ＿Ｃｎｔの電流スイッチＮチャンネルＭＯＳトランジスタＱn13がオン状態となる。すると、電流スイッチＮＭＯＳＱn13のオン状態によって、ＮＭＯＳ差動トランジスタＱn1、Ｑn2に供給されていたＮＭＯＳ電流源トランジスタＱn0の定電流Ｉrefは電流スイッチＮＭＯＳＱn13に流れるようになる。従って、電流スイッチＮＭＯＳＱn13のドレインに接続されたカレントミラー比１：３のＰＭＯＳトランジスタＱp15、Ｑp14によって、ＰＭＯＳ差動トランジスタＱp11、Ｑp12のバイアス電流は電流スイッチＮＭＯＳトランジスタＱn13のドレインの定電流Ｉrefに比例して増加する。コモン・モード電圧が高レベルの動作領域では、電流スイッチＮＭＯＳＱn13はオフ状態であり、ＰＭＯＳ差動トランジスタＱp11、Ｑp12のバイアス電流は電流源ＰＭＯＳトランジスタＱn10の定電流Ｉrefのみであった。コモン・モード電圧が低レベルの動作領域では、上述のように電流スイッチＮＭＯＳＱn13はオン状態となって、図１１(ｃ)に示すように、ＰＭＯＳ差動トランジスタＱp11、Ｑp12のバイアス電流にはカレントミラーのＰＭＯＳ出力トランジスタＱp14の定電流３Ｉrefが追加される。従って、ＰＭＯＳ差動トランジスタＱp11、Ｑp12のトータルのバイアス電流は、電流源ＰＭＯＳトランジスタＱn10の定電流ＩrefとカレントミラーのＰＭＯＳ出力トランジスタＱp14の定電流３Ｉrefとの和４Ｉrefとなる。従って、良く知られているように、ＭＯＳトランジスタの相互コンダクタンスｇｍは動作電流の平方根に比例するので、この状態のＰＭＯＳ差動トランジスタＱp11、Ｑp12の相互コンダクタンスｇｍ＿ＰＭＯＳは図１１(ａ)の特性Ｌ2に示すように図１１(ａ)の特性Ｌ1に示す値の略２倍となる。
《マルチプレクサーの各チャンネルの演算増幅器のスイッチ制御》
図１２は、図５に示したマルチプレクサーＭＰＸの各チャンネルの演算増幅器ＯｐＡｍｐ０…の第１スイッチＳＷ０１…から第６スイッチＳＷ０６…までのオン・オフ制御のためのスイッチ制御起動クロック信号を生成するクロック発生器Ｇｌｋ＿Ｇｅｎ０、Ｇｌｋ＿Ｇｅｎ１…の構成を示す図である。
演算増幅器ＯｐＡｍｐ０…の第１スイッチＳＷ０１…から第６スイッチＳＷ０６…までのオン・オフ制御のためのスイッチ制御起動クロック信号Ｉｎｔ＿Ｃｌｋ０、Ｉｎｔ＿Ｃｌｋ１…は、起動クロック発生器Ｇｌｋ＿Ｇｅｎ０、Ｇｌｋ＿Ｇｅｎ１…のカウンタのフリップフロップの非反転出力端子Ｑから生成される。フリップフロップのデータ入力端子Ｄはフリップフロップの反転出力端子／Ｑに接続され、フリップフロップのクロック端子ＣＬＫはアンド回路ＡＮＤ０、ＡＮＤ１の出力端子に接続されている。アンド回路ＡＮＤ０、ＡＮＤ１の一方の入力端子には略一定の周波数の外部クロック信号Ｅｘ＿ＣＬＫが共通に供給され、アンド回路ＡＮＤ０、ＡＮＤ１の他方の入力端子にはマルチプレクサーＭＰＸのチャンネル選択信号ＳＥＬ＿ＡＮ０、ＳＥＬ＿ＡＮ１が供給される。
チャンネル選択信号によって選択されたマルチプレクサーＭＰＸのチャンネルの起動クロック発生器Ｇｌｋ＿Ｇｅｎ０、Ｇｌｋ＿Ｇｅｎ１…のフリップフロップは、外部クロック信号Ｅｘ＿ＣＬＫに応答したスイッチ制御起動クロック信号Ｉｎｔ＿Ｃｌｋ０を生成する。すると、スイッチ制御起動クロック信号Ｉｎｔ＿Ｃｌｋ０に応答してマルチプレクサーＭＰＸの選択チャンネルＣｈ０の内部クロック生成回路(図示せず)は、選択チャンネルの演算増幅器ＯｐＡｍｐ０の第１スイッチＳＷ０１から第６スイッチＳＷ０６までのオン・オフ制御のためのスイッチ内部制御信号を生成する。尚、起動クロック発生器Ｇｌｋ＿Ｇｅｎ０、Ｇｌｋ＿Ｇｅｎ１…のカウンタのカウント値は、例えば１０に設定される。
図１３は、図１２に示したクロック発生器Ｇｌｋ＿Ｇｅｎ０、Ｇｌｋ＿Ｇｅｎ１…の動作を説明するための図である。
図１３に示した例では、マルチプレクサーＭＰＸのゼロチャンネルＡＮ０を選択して他のチャンネルＡＮ１…ＡＮ７を非選択とするものであるので、チャンネル選択信号ＳＥＬ＿ＡＮ０はハイレベル“１”とされ、他のチャンネル選択信号ＳＥＬ＿ＡＮ１…はローレベル“０”とされている。すると、外部クロック信号Ｅｘ＿ＣＬＫのハイレベル“１”とローレベル“０”との反復に応答して、ゼロチャンネルＡＮ０のアンド回路ＡＮＤ０の出力端子にはハイレベル“１”とローレベル“０”との反復クロック信号が生成される。しかし、他のチャンネルＡＮ１…のアンド回路ＡＮＤ１…の出力信号は、ローレベル“０”に維持されている。
ゼロチャンネルＡＮ０のカウンタはゼロチャンネルＡＮ０のアンド回路ＡＮＤ０の出力の反復クロック信号をカウントするが、第１回目のカウント動作はマルチプレクサーＭＰＸのゼロチャンネルのアナログ入力信号の選択動作Ｓｍｐである。この時の選択動作Ｓｍｐは、図８で説明した第１選択サンプル・モードＳｍｐ＿Ｍｄ１である。この第１回目のカウント動作の前半にハイレベル“１”のスイッチ制御起動クロック信号Ｉｎｔ＿Ｃｌｋ０を生成する。すると、マルチプレクサーＭＰＸの選択チャンネルＣｈ０の内部クロック生成回路は、第１スイッチＳＷ０１と第４スイッチＳＷ０４と第６スイッチＳＷ０６をオンとするためのスイッチ内部制御信号ＳＷ０１、ＳＷ０４、ＳＷ０６を生成する。これと同時に、マルチプレクサーＭＰＸの選択チャンネルＣｈ０の内部クロック生成回路は、第２スイッチＳＷ０２と第３スイッチＳＷ０３をオフとするためのスイッチ内部制御信号ＳＷ０２、ＳＷ０４を生成する。更にこれと同時に、内部クロック生成回路は、第５スイッチＳＷ０５をオフとするためのスイッチ内部制御信号ＳＷ０５を生成する。
第１回目のカウント動作の後半に内部クロック生成回路は、第１スイッチＳＷ０１と第４スイッチＳＷ０４と第６スイッチＳＷ０６をオフとするためのスイッチ内部制御信号ＳＷ０１、ＳＷ０４、ＳＷ０６を生成する。これと同時に、内部クロック生成回路は、第５スイッチＳＷ０５をオンとするためのスイッチ内部制御信号ＳＷ０５を生成する。尚、第１回目のカウント動作の前半と後半とで、マルチプレクサーＭＰＸのゼロチャンネルの内部クロック生成回路はマルチプレクサーのアナログ出力端子ＡＤＣＯＭを１０ビットの逐次比較型Ａ／Ｄ変換器のサンプリング容量Ｃ１の一端に供給するためのスイッチＳＷ３をオンに制御するものである。
次の第２回目のカウント動作は、第１回目のカウント動作であるゼロチャンネルのアナログ入力信号の選択動作Ｓｍｐによってサンプリングされたアナログ入力信号電圧をディジタル信号に変換するＡ／Ｄ変換動作ＡＤＣである。このＡ／Ｄ変換動作ＡＤＣは、上述したように図５の１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１にスイッチＳＷ３を介して基準電圧ＶＲＥＦ１を供給することによって実行される。
また、第３回目のカウント動作も、マルチプレクサーＭＰＸのゼロチャンネルのアナログ入力信号の選択動作Ｓｍｐである。この時の選択動作Ｓｍｐは、図８で説明した第２選択サンプル・モードＳｍｐ＿Ｍｄ２である。第１回目のカウント動作のスイッチ制御起動クロック信号Ｉｎｔ＿Ｃｌｋ０に応答してマルチプレクサーＭＰＸの選択チャンネルＣｈ０の内部クロック生成回路は、第２スイッチＳＷ０２と第３スイッチＳＷ０３と第６スイッチＳＷ０６をオンとするためのスイッチ内部制御信号ＳＷ０２、ＳＷ０３、ＳＷ０６を生成する。これと同時に、マルチプレクサーＭＰＸの選択チャンネルＣｈ０の内部クロック生成回路は、第２スイッチＳＷ０２と第３スイッチＳＷ０３をオフとするためのスイッチ内部制御信号ＳＷ０２、ＳＷ０４を生成する。これと同時に、内部クロック生成回路は、第５スイッチＳＷ０５をオフとするためのスイッチ内部制御信号ＳＷ０５を生成する。
第３回目のカウント動作の後半に内部クロック生成回路は、２スイッチＳＷ０２と第３スイッチＳＷ０３と第６スイッチＳＷ０６をオフとするためのスイッチ内部制御信号ＳＷ０２、ＳＷ０３、ＳＷ０６を生成する。これと同時に、内部クロック生成回路は、第５スイッチＳＷ０５をオンとするためのスイッチ内部制御信号ＳＷ０５を生成する。尚、第３回目のカウント動作の前半と後半とで、マルチプレクサーＭＰＸのゼロチャンネルの内部クロック生成回路はマルチプレクサーのアナログ出力端子ＡＤＣＯＭを１０ビットの逐次比較型Ａ／Ｄ変換器のサンプリング容量Ｃ１の一端に供給するためのスイッチＳＷ３をオンに制御するものである。
次の第４回目のカウント動作は、第３回目のカウント動作であるゼロチャンネルのアナログ入力信号の選択動作Ｓｍｐによってサンプリングされたアナログ入力信号電圧をディジタル信号に変換するＡ／Ｄ変換動作ＡＤＣである。このＡ／Ｄ変換動作ＡＤＣは、上述したように図２の１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１にスイッチＳＷ３を介して基準電圧ＶＲＥＦ１を供給することによって実行される。
以上の動作が反復されてマルチプレクサーＭＰＸのゼロチャンネルＡＮ０の起動クロック発生器Ｇｌｋ＿Ｇｅｎ０によるカウント値が１０に到達する。すると、ゼロチャンネルＡＮ０のチャンネル選択信号ＳＥＬ＿ＡＮ０はローレベル“０”とされ、次の１チャンネルＡＮ１のチャンネル選択信号ＳＥＬ＿ＡＮ１…はハイレベル“１”とされて、１チャンネルのアナログ入力信号の選択動作ＳｍｐとＡ／Ｄ変換動作ＡＤＣとが反復される。マルチプレクサーＭＰＸの１チャンネルＡＮ１の起動クロック発生器Ｇｌｋ＿Ｇｅｎ１によるカウント値が１０に到達すると、１チャンネルＡＮ１のチャンネル選択信号ＳＥＬ＿ＡＮ１はローレベル“０”とされ、次の２チャンネルＡＮ２チャンネル選択信号ＳＥＬ＿ＡＮ２…はハイレベル“１”とされる。
《マルチプレクサーの複数のチャンネルで共有された演算増幅器》
図１４は、図１に示した本発明の１つの実施の形態によるモノリシック集積回路のマルチプレクサーＭＰＸの他の内部構成を示す図である。図１４のマルチプレクサーＭＰＸの内部構成が図５のマルチプレクサーＭＰＸの内部構成と相違するのは、図１４では複数のチャンネルで１個の演算増幅器が共有されていることで、図１４のマルチプレクサーＭＰＸのアナログ入力端子に接続される外部回路は図５と同じである。
すなわち、図１４ではマルチプレクサーＭＰＸのゼロチャンネルＡＮ０と１チャンネルＡＮ１とが、１個の演算増幅器ＯｐＡｍｐ０、第３スイッチＳＷ０３、第４スイッチＳＷ０４、第５スイッチＳＷ０５を共有している。しかし、マルチプレクサーＭＰＸのゼロチャンネルＡＮ０は専用の第１スイッチＳＷ０１、第２スイッチＳＷ０２、第５スイッチＳＷ０５を持っており、マルチプレクサーＭＰＸの１チャンネルＡＮ１も同様に専用の第１スイッチＳＷ１１、第２スイッチＳＷ１２、第５スイッチＳＷ０１を持っている。以下同様に、マルチプレクサーＭＰＸのゼロチャンネルＡＮ０と１チャンネルＡＮ１とが、１個の演算増幅器ＯｐＡｍｐ３、第３スイッチＳＷ３３、第４スイッチＳＷ３４、第５スイッチＳＷ３５を共有している。しかし、マルチプレクサーＭＰＸの６チャンネルＡＮ６は専用の第１スイッチＳＷ６１、第２スイッチＳＷ６２、第５スイッチＳＷ６５を持っており、マルチプレクサーＭＰＸの７チャンネルＡＮ７も同様に専用の第１スイッチＳＷ７１、第２スイッチＳＷ７２、第５スイッチＳＷ７１を持っている。尚、図１４のマルチプレクサーＭＰＸで、演算増幅器ＯｐＡｍｐ０、演算増幅器ＯｐＡｍｐ３は、図７、図９、図１０のいずれかに示した内部回路の演算増幅器により構成されることができる。
このように、図１４に示したマルチプレクサーＭＰＸでは複数のチャンネルＡＮ０、ＡＮ１により、１個の演算増幅器ＯｐＡｍｐ０、第３スイッチＳＷ０３、第４スイッチＳＷ０４、第５スイッチＳＷ０５が共有されている。従って、図１４に示したマルチプレクサーＭＰＸを採用することによって、モノリシック集積回路内部でのマルチプレクサーのチップ占有面積を低減することができる。
図１５は、図１４の演算増幅器共有型のマルチプレクサーによる選択サンプル・モードでのアナログ入力信号の選択動作Ｓｍｐと逐次比較型Ａ／Ｄ変換器による変換・モードでのアナログ入力信号のＡ／Ｄ変換動作ＡＤＣとの繰り返し動作を説明するための図である。
図１５に示された第１回目のカウント動作はマルチプレクサーＭＰＸのゼロチャンネルＡＮ０のアナログ入力信号の選択動作Ｓｍｐである。この時の選択動作Ｓｍｐでは、ゼロチャンネルＡＮ０のアナログ入力信号がスイッチＳＷ０１を介して演算増幅器ＯｐＡｍｐ０の非反転入力端子＋として機能する第１入力端子Ｉｎ１に供給される。第１回目のカウント動作の前半では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ０４を介して演算増幅器ＯｐＡｍｐ０の反転入力端子−として機能する第２入力端子Ｉｎ２に接続される。この第１回目のカウント動作の前半では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ０６とスイッチＳＷ３とを介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。また、１回目のカウント動作の後半では、演算増幅器ＯｐＡｍｐ０をバイパスしてゼロチャンネルＡＮ０のアナログ入力信号がスイッチＳＷ０５とスイッチＳＷ３とを介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。
図１５に示された第２回目のカウント動作は、第１回目のカウント動作であるゼロチャンネルのアナログ入力信号の選択動作Ｓｍｐによってサンプリングされたアナログ入力信号電圧をディジタル信号に変換するＡ／Ｄ変換動作ＡＤＣである。このＡ／Ｄ変換動作ＡＤＣは、上述したように図５の１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１にスイッチＳＷ３を介して基準電圧ＶＲＥＦ１を供給することによって実行される。
また、第３回目のカウント動作は、マルチプレクサーＭＰＸの１チャンネルＡＮ１のアナログ入力信号の選択動作Ｓｍｐである。この時の選択動作Ｓｍｐでは、１チャンネルＡＮ１のアナログ入力信号がスイッチＳＷ１１を介して演算増幅器ＯｐＡｍｐ０の非反転入力端子＋として機能する第１入力端子Ｉｎ１に供給される。第３回目のカウント動作の前半では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ０４を介して演算増幅器ＯｐＡｍｐ０の反転入力端子−として機能する第２入力端子Ｉｎ２に接続される。この第３回目のカウント動作の前半では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ０６とスイッチＳＷ３とを介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。また、３回目のカウント動作の後半では、演算増幅器ＯｐＡｍｐ０をバイパスして１チャンネルＡＮ１のアナログ入力信号がスイッチＳＷ１５とスイッチＳＷ３とを介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。
図１５に示された第４回目のカウント動作は、第３回目のカウント動作である１チャンネルＡＮ１のアナログ入力信号の選択動作Ｓｍｐによってサンプリングされたアナログ入力信号電圧をディジタル信号に変換するＡ／Ｄ変換動作ＡＤＣである。このＡ／Ｄ変換動作ＡＤＣは、上述したように図５の１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１にスイッチＳＷ３を介して基準電圧ＶＲＥＦ１を供給することによって実行される。
図１５に示された第５回目のカウント動作はマルチプレクサーＭＰＸのゼロチャンネルＡＮ０のアナログ入力信号の選択動作Ｓｍｐである。この時の選択動作Ｓｍｐでは、ゼロチャンネルＡＮ０のアナログ入力信号がスイッチＳＷ０２を介して演算増幅器ＯｐＡｍｐ０の非反転入力端子＋として機能する第２入力端子Ｉｎ２に供給される。第５回目のカウント動作の前半では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ０３を介して演算増幅器ＯｐＡｍｐ０の反転入力端子−として機能する第１入力端子Ｉｎ１に接続される。この第５回目のカウント動作の前半では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ０６とスイッチＳＷ３とを介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。また、５回目のカウント動作の後半では、演算増幅器ＯｐＡｍｐ０をバイパスしてゼロチャンネルＡＮ０のアナログ入力信号がスイッチＳＷ０６とスイッチＳＷ３とを介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。
図１５に示された第６回目のカウント動作は、第５回目のカウント動作であるゼロチャンネルのアナログ入力信号の選択動作Ｓｍｐによってサンプリングされたアナログ入力信号電圧をディジタル信号に変換するＡ／Ｄ変換動作ＡＤＣである。このＡ／Ｄ変換動作ＡＤＣは、上述したように図５の１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１にスイッチＳＷ３を介して基準電圧ＶＲＥＦ１を供給することによって実行される。
また、第７回目のカウント動作は、マルチプレクサーＭＰＸの１チャンネルＡＮ１のアナログ入力信号の選択動作Ｓｍｐである。この時の選択動作Ｓｍｐでは、１チャンネルＡＮ１のアナログ入力信号がスイッチＳＷ１２を介して演算増幅器ＯｐＡｍｐ０の非反転入力端子＋として機能する第２入力端子Ｉｎ２に供給される。第７回目のカウント動作の前半では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ０３を介して演算増幅器ＯｐＡｍｐ０の反転入力端子−として機能する第１入力端子Ｉｎ１に接続される。この第７回目のカウント動作の前半では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ０６とスイッチＳＷ３とを介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。また、７回目のカウント動作の後半では、演算増幅器ＯｐＡｍｐ０をバイパスして１チャンネルＡＮ１のアナログ入力信号がスイッチＳＷ１５とスイッチＳＷ３とを介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。
図１５に示された第８回目のカウント動作は、第７回目のカウント動作である１チャンネルＡＮ１のアナログ入力信号の選択動作Ｓｍｐによってサンプリングされたアナログ入力信号電圧をディジタル信号に変換するＡ／Ｄ変換動作ＡＤＣである。このＡ／Ｄ変換動作ＡＤＣは、上述したように図５の１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１にスイッチＳＷ３を介して基準電圧ＶＲＥＦ１を供給することによって実行される。
図１６は、図１に示した本発明の１つの実施の形態によるモノリシック集積回路のマルチプレクサーＭＰＸの他の内部構成を示す図である。
図１４のマルチプレクサーＭＰＸでは、マルチプレクサーＭＰＸのゼロチャンネルＡＮ０と１チャンネルＡＮ１とがスイッチＳＷ０１、ＳＷ０２とスイッチＳＷ１１、ＳＷ１２とを介して接続されていたので、これらのスイッチの端子間の寄生容量を介して高周波信号のクロストークが問題となる可能性がある。
図１６のマルチプレクサーＭＰＸでは、マルチプレクサーＭＰＸのゼロチャンネルＡＮ０と１チャンネルＡＮ１との間にチャンネル専用の差動入力ステージＤＡ０、ＤＡ１を含んでいる。しかし、差動入力ステージＤＡ０、ＤＡ１の差動出力信号は、マルチプレクサーＭＰＸのゼロチャンネルＡＮ０と１チャンネルＡＮ１とで共有された１個の駆動増幅ステージ・出力増幅ステージＤＲ＆Ｏｕｔの差動入力端子に供給されている。尚、図１６の共有の駆動増幅ステージ・出力増幅ステージＤＲ＆Ｏｕｔの回路構成は、図１０に示した演算増幅器ＯｐＡｍｐ０の駆動増幅ステージ・出力増幅ステージの回路構成と同様となっている。
図１７は、図１６のマルチプレクサーによる選択サンプル・モードでのアナログ入力信号の選択動作Ｓｍｐと図５の１０ビットの逐次比較型Ａ／Ｄ変換器による変換・モードでのアナログ入力信号のＡ／Ｄ変換動作ＡＤＣとの繰り返し動作を説明するための図である。
図１７に示された第１回目のカウント動作Ｔ１はマルチプレクサーＭＰＸのゼロチャンネルＡＮ０のアナログ入力信号の選択動作Ｓｍｐである。また、一方の差動入力ステージＤＡ０の差動ＮＭＯＳＱn01、Ｑn02のドレイン信号は、オン状態のスイッチＡＮ０＿Ｓｗを介して共有の駆動増幅ステージ・出力増幅ステージＤＲ＆ＯｕｔのスイッチＳw13、Ｓw23、Ｓw24、Ｓw14とゲート接地ＰＭＯＳ増幅トランジスタＱp3、Ｑp4のソースとに供給される。この時に、外側のスイッチＳw13、Ｓw14、Ｓw11、Ｓw12はオン状態に制御され、内側のスイッチＳw23、Ｓw24、Ｓw21、Ｓw22はオフ状態に制御される。この時の選択動作Ｓｍｐでは、ゼロチャンネルＡＮ０のアナログ入力信号がスイッチＳＷ０１を介して演算増幅器ＯｐＡｍｐ０の非反転入力端子＋として機能する一方の差動入力ステージＤＡ０の第１入力端子Ｉｎ１に供給される。また、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ０３を介して演算増幅器ＯｐＡｍｐ０の反転入力端子−として機能する一方の差動入力ステージＤＡ０の第２入力端子Ｉｎ２に接続される。この第１回目のカウント動作Ｔ１の前半では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ３を介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。また、１回目のカウント動作Ｔ１の後半では、演算増幅器ＯｐＡｍｐ０をバイパスしてゼロチャンネルＡＮ０のアナログ入力信号がスイッチＳＷ０５とスイッチＳＷ３とを介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。
図１７に示された第２回目のカウント動作Ｔ２は、第１回目のカウント動作Ｔ１であるゼロチャンネルのアナログ入力信号の選択動作Ｓｍｐによってサンプリングされたアナログ入力信号電圧をディジタル信号に変換するＡ／Ｄ変換動作ＡＤＣである。このＡ／Ｄ変換動作ＡＤＣは、上述したように図５の１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１にスイッチＳＷ３を介して基準電圧ＶＲＥＦ１を供給することによって実行される。
また、第３回目のカウント動作Ｔ３は、マルチプレクサーＭＰＸの１チャンネルＡＮ１のアナログ入力信号の選択動作Ｓｍｐである。また、他方の差動入力ステージＤＡ１の差動ＮＭＯＳＱn11、Ｑn12のドレイン信号は、オン状態のスイッチＡＮ１＿Ｓｗを介して共有の駆動増幅ステージ・出力増幅ステージＤＲ＆ＯｕｔのスイッチＳw13、Ｓw23、Ｓw24、Ｓw14とゲート接地ＰＭＯＳ増幅トランジスタＱp3、Ｑp4のソースとに供給される。この時に、外側のスイッチＳw13、Ｓw14、Ｓw11、Ｓw12はオン状態に制御され、内側のスイッチＳw23、Ｓw24、Ｓw21、Ｓw22はオフ状態に制御される。この時の選択動作Ｓｍｐでは、１チャンネルＡＮ１のアナログ入力信号がスイッチＳＷ１１を介して演算増幅器ＯｐＡｍｐ０の非反転入力端子＋として機能する他方の差動入力ステージＤＡ１の第１入力端子Ｉｎ１に供給される。第３回目のカウント動作Ｔ３では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ０７を介して演算増幅器ＯｐＡｍｐ０の反転入力端子−として機能する他方の差動入力ステージＤＡ１の第２入力端子Ｉｎ２に接続される。この第３回目のカウント動作Ｔ３の前半では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ３を介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。また、３回目のカウント動作Ｔ３の後半では、演算増幅器ＯｐＡｍｐ０をバイパスして１チャンネルＡＮ１のアナログ入力信号がスイッチＳＷ１５とスイッチＳＷ３とを介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。
図１７に示された第４回目のカウント動作Ｔ４は、第３回目のカウント動作Ｔ３である１チャンネルＡＮ１のアナログ入力信号の選択動作Ｓｍｐによってサンプリングされたアナログ入力信号電圧をディジタル信号に変換するＡ／Ｄ変換動作ＡＤＣである。このＡ／Ｄ変換動作ＡＤＣは、上述したように図５の１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１にスイッチＳＷ３を介して基準電圧ＶＲＥＦ１を供給することによって実行される。
図１７に示された第５回目のカウント動作Ｔ５はマルチプレクサーＭＰＸのゼロチャンネルＡＮ０のアナログ入力信号の選択動作Ｓｍｐである。また、一方の差動入力ステージＤＡ０の差動ＮＭＯＳＱn01、Ｑn02のドレイン信号は、オン状態のスイッチＡＮ０＿Ｓｗを介して共有の駆動増幅ステージ・出力増幅ステージＤＲ＆ＯｕｔのスイッチＳw13、Ｓw23、Ｓw24、Ｓw14とゲート接地ＰＭＯＳ増幅トランジスタＱp3、Ｑp4のソースとに供給される。この時に、外側のスイッチＳw13、Ｓw14、Ｓw11、Ｓw12はオフ状態に制御され、内側のスイッチＳw23、Ｓw24、Ｓw21、Ｓw22はオン状態に制御される。この時の選択動作Ｓｍｐでは、ゼロチャンネルＡＮ０のアナログ入力信号がスイッチＳＷ０２を介して演算増幅器ＯｐＡｍｐ０の非反転入力端子＋として機能する一方の差動入力ステージＤＡ０の第２入力端子Ｉｎ２に供給される。第５回目のカウント動作Ｔ５では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ０４を介して演算増幅器ＯｐＡｍｐ０の反転入力端子−として機能する一方の差動入力ステージＤＡ０の第１入力端子Ｉｎ１に接続される。この第５回目のカウント動作Ｔ５の前半では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ３を介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。また、５回目のカウント動作Ｔ５の後半では、演算増幅器ＯｐＡｍｐ０をバイパスしてゼロチャンネルＡＮ０のアナログ入力信号がスイッチＳＷ０６とスイッチＳＷ３とを介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。
図１７に示された第６回目のカウント動作Ｔ６は、第５回目のカウント動作Ｔ５であるゼロチャンネルのアナログ入力信号の選択動作Ｓｍｐによってサンプリングされたアナログ入力信号電圧をディジタル信号に変換するＡ／Ｄ変換動作ＡＤＣである。このＡ／Ｄ変換動作ＡＤＣは、上述したように図５の１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１にスイッチＳＷ３を介して基準電圧ＶＲＥＦ１を供給することによって実行される。
また、第７回目のカウント動作Ｔ７は、マルチプレクサーＭＰＸの１チャンネルＡＮ１のアナログ入力信号の選択動作Ｓｍｐである。また、他方の差動入力ステージＤＡ１の差動ＮＭＯＳＱn11、Ｑn12のドレイン信号は、オン状態のスイッチＡＮ１＿Ｓｗを介して共有の駆動増幅ステージ・出力増幅ステージＤＲ＆ＯｕｔのスイッチＳw13、Ｓw23、Ｓw24、Ｓw14とゲート接地ＰＭＯＳ増幅トランジスタＱp3、Ｑp4のソースとに供給される。この時に、外側のスイッチＳw13、Ｓw14、Ｓw11、Ｓw12はオフ状態に制御され、内側のスイッチＳw23、Ｓw24、Ｓw21、Ｓw22はオン状態に制御される。この時の選択動作Ｓｍｐでは、１チャンネルＡＮ１のアナログ入力信号がスイッチＳＷ１２を介して演算増幅器ＯｐＡｍｐ０の非反転入力端子＋として機能する他方の差動入力ステージＤＡ１の第２入力端子Ｉｎ２に供給される。第７回目のカウント動作Ｔ７では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ０３を介して演算増幅器ＯｐＡｍｐ０の反転入力端子−として機能する他方の差動入力ステージＤＡ１の第１入力端子Ｉｎ１に接続される。この第７回目のカウント動作Ｔ７の前半では、演算増幅器ＯｐＡｍｐ０の出力端子Ｏｕｔ１は、スイッチＳＷ３を介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。また、７回目のカウント動作Ｔ７の後半では、演算増幅器ＯｐＡｍｐ０をバイパスして１チャンネルＡＮ１のアナログ入力信号がスイッチＳＷ１５とスイッチＳＷ３とを介して１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１に接続される。
図１７に示された第８回目のカウント動作Ｔ８は、第７回目のカウント動作Ｔ７である１チャンネルＡＮ１のアナログ入力信号の選択動作Ｓｍｐによってサンプリングされたアナログ入力信号電圧をディジタル信号に変換するＡ／Ｄ変換動作ＡＤＣである。このＡ／Ｄ変換動作ＡＤＣは、上述したように図５の１０ビットの逐次比較型Ａ／Ｄ変換器の比較器Ｃｏｍｐの入力のサンプリング容量Ｃ１にスイッチＳＷ３を介して基準電圧ＶＲＥＦ１を供給することによって実行される。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、Ａ／Ｄ変換器は、以上説明した逐次比較型Ａ／Ｄ変換器以外の例えば超高速のフラッシュ型Ａ／Ｄ変換器を使用することができる。良く知られているように、フラッシュ型Ａ／Ｄ変換器は、マルチプレクサーＭＰＸの出力ＡＤＣＯＭのアナログ電圧を複数の電圧比較器によって電圧レベルの異なる複数の基準電圧と並列に比較して複数の電圧比較器に接続されたエンコーダからディジタル信号を生成するものである。
また、Ａ／Ｄ変換器として、フラッシュ型Ａ／Ｄ変換器以外にも、下記に説明するようにオーバー・サンプリング型ΔΣＡ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器を使用することができる。
《オーバー・サンプリング型ΔΣＡ／Ｄ変換器》
図１８は、本発明のその他の実施の形態による２次オーバー・サンプリング型ΔΣＡ／Ｄ変換器９を示す図である。
図１８で図５に示したマルチプレクサーＭＰＸの出力ＡＤＣＯＭのアナログ入力信号Ｖｉｎは第１のアナログ積分器としての共振器９２の一方の入力端子に供給され、共振器９２の他方の入力端子にはＤ／Ａ変換器９９の出力信号が供給される。共振器９２は、加算器９２１と２個の遅延回路９２２、９２３とにより構成されている。加算器９２１の一方の入力端子には入力信号Ｖｉｎが供給され、加算器９２１の他方の入力端子には遅延回路９２３の出力信号が−１倍された後に供給される。また、加算器９２１の更に他方の入力端子には、Ｄ／Ａ変換器９９の出力信号が−１倍された後に供給される。
遅延回路９２２の出力からの共振器９２の出力信号は第２のアナログ積分器としての共振器９４の一方の入力端子に供給され、共振器９４の他方の入力端子にはＤ／Ａ変換器９６の出力信号が供給される。共振器９４は、加算器９４１と２個の遅延回路９４２、９４３とにより構成されている。加算器９４１の一方の入力端子には第１のアナログ積分器としての共振器９２の出力信号が供給され、加算器９４１の他方の入力端子には遅延回路９４３の出力信号が−１倍された後に供給される。加算器９４１の更に他方の入力端子には、Ｄ／Ａ変換器９６の出力信号が２倍された後に供給される。
第２のアナログ積分器としての共振器９４の遅延回路９４２の出力からの共振器９４の出力信号は量子化器９５の入力に供給され、量子化器９５の出力からディジタル出力信号Ｖｏｕｔが生成される。量子化器９５の他のディジタル出力信号は、遅延回路９７を介してローカルＤ／Ａ変換器９６および遅延回路９８に伝達される。遅延回路９８の出力信号はローカルＤ／Ａ変換器９９によりアナログ帰還信号に逆変換される。ローカルＤ／Ａ変換器９６、９９からのアナログ帰還信号は、共振器９２，９４の帰還入力に帰還される。量子化器９５の出力からのディジタル出力信号Ｖｏｕｔは、アナログ入力信号Ｖｉｎの信号レベルに対応する粗密波パルス波形を持ったディジタル出力信号となる。
《インターリーブ動作可能なパイプライン型Ａ／Ｄ変換器》
図１９は、本発明の更に１つの実施の形態によるインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器を示す図である。このパイプライン型Ａ／Ｄ変換器は、従属接続された複数のＡ／Ｄ変換ステージ１、２、…、ｊ、(ｊ＋１)と、エンコーダＥＮＣとにより構成されている。
初段のＡ／Ｄ変換ステージ１と最終段のＡ／Ｄ変換ステージ(ｊ＋１)とは３ビットの分解能を持ち、他の中間段のＡ／Ｄ変換ステージ２、…、ｊは１．５ビットの分解能を持っている。まず、初段のＡ／Ｄ変換ステージ１には、図５に示したマルチプレクサーＭＰＸの出力ＡＤＣＯＭのアナログ入力信号Ｖｉｎが供給される。この初段のＡ／Ｄ変換ステージ１は、アナログ入力信号Ｖｉが供給されるサブＡ／Ｄ変換器１０と、サブＡ／Ｄ変換器１０からの信号ｄｏ、ｄ１、ｄ２が供給されるサブＤ／Ａ変換器１１と、スイッチドキャパシタ回路１２(Ｓｃｏｄ、Ｓｃｅｖ)と、差動増幅器１３(ＡＭＰ)とを含む。それにより、差動増幅器１３(ＡＭＰ)から次段のＡ／Ｄ変換ステージ２への剰余信号Ｖｒｅｓが形成される。
図１９には、初段のＡ／Ｄ変換ステージ１と２段のＡ／Ｄ変換ステージ２の構成も示されている。
初段のステージ１のアナログ入力信号ＶｉはサブＡ／Ｄ変換器１０により粗く量子化され、サブＡ／Ｄ変換器１０のディジタル信号からサブＤ／Ａ変換器Ｄ１１により量子化アナログ電圧が生成される。スイッチドキャパシタ回路１２の加算器によって原アナログ入力信号Ｖｉから量子化アナログ電圧が減算されることにより、量子化アナログ誤差が生成される。アナログ信号の段間剰余信号Ｖｒｅｓを生成するため量子化アナログ誤差は増幅器１３(ＡＭＰ)により増幅されて、量子化アナログ誤差はフルスケール範囲に回復される。特に、初段のＡ／Ｄ変換ステージ１のスイッチドキャパシタ回路１２は、第１スイッチドキャパシタ回路Ｓｃｏｄと第２スイッチドキャパシタ回路Ｓｃｅｖとを含んでいる。従って、第１スイッチドキャパシタ回路Ｓｃｏｄはパイプラインの奇数番目のパイプライン期間のサンプル動作と偶数番目のパイプライン期間のホールド動作とを行い、第２スイッチドキャパシタ回路Ｓｃｅｖはパイプラインの偶数番目のパイプライン期間のサンプル動作とパイプライン期間の奇数番目のホールド動作とを行う。それにより、初段のＡ／Ｄ変換の高精度化と低消費電力化とが実現できる。
第２段のＡ／Ｄ変換ステージ２は、１．５ビットサブＡ／Ｄ変換器２０と、１．５ビットサブＤ／Ａ変換器２１と、加算器を内蔵するスイッチドキャパシタ回路２２と、増幅器２３(ＡＭＰ)とを含んでいる。１．５ビットサブＡ／Ｄ変換器２０には初段のＡ／Ｄ変換ステージ１からのアナログ信号の段間剰余信号Ｖｒｅｓが供給されることにより、エンコーダ１００(ＥＮＣ)と次段とに供給される１．５ビットのディジタル信号が生成される。１．５ビットサブＤ／Ａ変換器２１には初段のＡ／Ｄ変換ステージ１からの１．５ビットのディジタル信号が供給されることにより量子化アナログ電圧を生成する。スイッチドキャパシタ回路２２の加算器によって初段のステージ１からのアナログ信号の段間剰余信号Ｖｒｅｓから量子化アナログ電圧が減算されることにより、量子化アナログ誤差が生成される。アナログ信号の段間剰余信号Ｖｒｅｓを生成するため量子化アナログ誤差は増幅器２３(ＡＭＰ)により増幅されて、量子化アナログ誤差はフルスケール範囲に回復される。第２段のＡ／Ｄ変換ステージ２の１．５ビットサブＡ／Ｄ変換器２０からの１．５ビットのディジタル信号と増幅器２３(ＡＭＰ)からのアナログ信号の段間剰余信号Ｖｒｅｓとは、第３段のＡ／Ｄ変換ステージ３に供給される。同様にして、最終段のＡ／Ｄ変換ステージ(ｊ＋１)まで、１．５ビットのディジタル信号と段間剰余信号Ｖｒｅｓとが前段から後段に伝達される。また、第２段のＡ／Ｄ変換ステージ２のスイッチドキャパシタ回路２２も、第１スイッチドキャパシタ回路Ｓｃｏｄと第２スイッチドキャパシタ回路Ｓｃｅｖとを含んでいる。従って、第１スイッチドキャパシタ回路Ｓｃｏｄはパイプラインの奇数番目のパイプライン期間のサンプル動作と偶数番目のパイプライン期間のホールド動作とを行い、第２スイッチドキャパシタ回路Ｓｃｅｖはパイプラインの偶数番目のパイプライン期間のサンプル動作とパイプライン期間の奇数番目のホールド動作とを行う。それにより、第２段のＡ／Ｄ変換の高精度化と低消費電力化とが実現できる。
また、本発明は自動車に搭載されるマイクロコンピュータ以外にもワイドバンド無線通信用ＬＳＩの超高速Ａ／Ｄ変換器にも適用することができる。ＲＦ受信回路の受信ミキサーで受信ＲＦ信号を高ビットレートの受信アナログベースバンド信号に周波数ダウンコンバートして、本発明を適用したサンプル・ホールド回路で受信アナログベースバンド信号を捕捉して一定に保持する。本発明を適用した超高速Ａ／Ｄ変換器によって、サンプル・ホールド回路により一定に保持された受信アナログベースバンド信号を受信ディジタルベースバンド信号に変換する。この受信ディジタルベースバンド信号はディジタル信号処理ユニット(ＤＳＰ)でのソフトウェア処理で処理されることにより、復調信号が生成されることができる。本発明を適用したサンプル・ホールド回路を採用することにより、サンプル・ホールド回路の演算増幅器の入力オフセット電圧の影響によるＲＦ受信回路の受信ミキサーの出力信号インピーダンスでのオフセット誤差電圧を低減することができる。その結果、高ビットレートのワイドバンド無線通信用ＬＳＩの信号精度を向上することができる。
図１は、本発明に先立って本発明者等によって検討されたモノリシック半導体集積回路を示す図であると伴に本発明の１つの実施の形態によるモノリシック半導体集積回路を示す図である。 図２は、図１に示した本発明に先立って本発明者等によって検討されたモノリシック半導体集積回路のマルチプレクサーの内部構成とマルチプレクサーのアナログ入力端子に接続される外部回路とを示す図である。 図３は、図２に示したマルチプレクサーの選択サンプル・モードの間のアナログ入力信号の選択動作を説明するための図である。 図４は、図２のマルチプレクサーによる選択サンプル・モードの間のアナログ入力信号の選択動作と図２の１０ビットの逐次比較型Ａ／Ｄ変換器による変換・モードの間のアナログ入力信号のＡ／Ｄ変換動作との繰り返し動作を説明するための図である。 図５は、図１に示した本発明の１つの実施の形態によるモノリシック半導体集積回路のマルチプレクサーの内部構成とマルチプレクサーのアナログ入力端子に接続される外部回路とを示す図である。 図６は、図１のマルチプレクサーによる選択サンプル・モードでのアナログ入力信号の選択動作と図５の１０ビットの逐次比較型Ａ／Ｄ変換器による変換・モードでのアナログ入力信号のＡ／Ｄ変換動作との繰り返し動作を説明するための図である。 図７は、図５に示したマルチプレクサーの各チャンネルの演算増幅器と第１スイッチから第６スイッチが、第１選択サンプル・モードと第２選択サンプル・モードとで、どのように動作するかを示す図である。 図８は、図５に示したマルチプレクサーの選択サンプル・モードの第１選択サンプル・モードと第２選択サンプル・モードとの間のアナログ入力信号の選択動作を説明するための図である。 図９は、図５に示したマルチプレクサーの各チャンネルの演算増幅器の他の構成を示す図である。 図１０は、図５に示したマルチプレクサーの各チャンネルの演算増幅器…の更に他の構成を示す図である。 図１１は、図１０の演算増幅器のレイル・ツー・レイル型の差動入力回路の相互コンダクタンスを一定とするための差動入力回路に接続されたｇｍ制御回路の動作を説明する図である。 図１２は、図５に示したマルチプレクサーの各チャンネルの演算増幅器の第１スイッチから第６スイッチまでのオン・オフ制御のためのスイッチ制御内部クロック信号を生成するクロック発生器の構成を示す図である。 図１３は、図１２に示したクロック発生器の動作を説明するための図である。 図１４は、図１に示した本発明の１つの実施の形態によるモノリシック集積回路のマルチプレクサーの他の内部構成を示す図である。 図１５は、図１４の演算増幅器共有型のマルチプレクサーによる選択サンプル・モードでのアナログ入力信号の選択動作と逐次比較型Ａ／Ｄ変換器による変換・モードでのアナログ入力信号のＡ／Ｄ変換動作との繰り返し動作を説明するための図である。 図１６は、図１に示した本発明の１つの実施の形態によるモノリシック集積回路のマルチプレクサーの他の内部構成を示す図である。 図１７は、図１６のマルチプレクサーによる選択サンプル・モードでのアナログ入力信号の選択動作と図５の１０ビットの逐次比較型Ａ／Ｄ変換器による変換・モードでのアナログ入力信号のＡ／Ｄ変換動作との繰り返し動作を説明するための図である。 図１８は、本発明のその他の実施の形態による２次オーバー・サンプリング型ΔΣＡ／Ｄ変換器を示す図である。 図１９は、本発明の更に１つの実施の形態によるインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器を示す図である。
符号の説明
Ａｎａｌｏｇ＿Ｃｉｒ アナログ回路部
Ｄｉｇｉｔａ＿Ｃｉｒ ディジタル回路部
ＡＮ０、ＡＮ１…ＡＮ７ アナログ入力端子
ＭＰＸ マルチプレクサー
ＡＤＣＯＭ アナログ出力端子
ＳＷ３ スイッチ
Ｃ１ サンプリング容量
Ｃ４ 容量
１０ｂｉｔ Ｌｏｃａｌ Ｄ／Ａ １０ビットの局部Ｄ／Ａ変換器
Ｃｏｍｐ 比較器
ＳＷ４ スイッチ
１０ｂｉｔ Ａ／Ｄ＿Ｃｏｎｖ １０ビットの逐次比較型Ａ／Ｄ変換器
ＶＲＥＦ１ 上位ビット基準電圧
ＶＲＥＦ２ 下位ビット基準電圧
ＯＰ１ 演算増幅器
ＯＰ２ 演算増幅器
ＳＷ１ スイッチ
ＳＷ２ スイッチ
Ｃｏｎｔｒｏｌ＿Ｃｉｒ コントロール回路
Ｄａｔａ Ｒｅｇ Ａ、Ｂ、Ｃ、Ｄ データレジスタ
Ｓｔａｔｕｓ Ｒｅｇ ステータスレジスタ
Ｃｏｎｔｒｏｌ Ｒｅｇ コントロールレジスタ
Ｓｅｎ０、Ｓｅｎ１…Ｓｅｎ７ センサ
Ｒｉｎ０、Ｒｉｎ１…Ｒｉｎ７ 抵抗
Ｃｉｎ０、Ｃｉｎ１…Ｃｉｎ７ 容量
ＯｐＡｍｐ１、ＯｐＡｍｐ２…ＯｐＡｍｐ７ 演算増幅器
Ｉｎ１ 第１入力端子
Ｉｎ２ 第２入力端子
Ｏｕｔ１ 出力端子
ＳＷ０１、ＳＷ１１…ＳＷ７１ 第１スイッチ
ＳＷ０２、ＳＷ１２…ＳＷ７２ 第２スイッチ
ＳＷ０３、ＳＷ１３…ＳＷ７３ 第３スイッチ
ＳＷ０４、ＳＷ１４…ＳＷ７４ 第４スイッチ
ＳＷ０５、ＳＷ１５…ＳＷ７５ 第５スイッチ
ＳＷ０６、ＳＷ１６…ＳＷ７６ 第６スイッチ
Ｓｍｐ 選択動作
ＡＤＣ Ａ／Ｄ変換動作
Ｓｍｐ＿Ｍｄ１ 第１選択サンプル・モード
Ｓｍｐ＿Ｍｄ２ 第２選択サンプル・モード

Claims (18)

  1. Ａ／Ｄ変換器と、前記Ａ／Ｄ変換器の入力端子に接続されたサンプリング回路とを具備して、
    前記サンプリング回路は、アナログ入力端子、演算増幅器、第１スイッチ、第２スイッチ、第３スイッチ、第４スイッチ、第５スイッチ、アナログ出力端子を含み、
    前記アナログ入力端子は前記第１スイッチの一端と前記第２スイッチの一端とに接続され、前記第１スイッチの他端と前記第２スイッチの他端とは前記演算増幅器の第１入力端子と第２入力端子とにそれぞれ接続され、
    前記第３スイッチの一端と他端とは前記演算増幅器の前記第１入力端子と前記演算増幅器の出力端子とにそれぞれ接続され、前記第４スイッチの一端と他端とは前記演算増幅器の前記第１入力端子と前記演算増幅器の前記出力端子とにそれぞれ接続され、
    前記演算増幅器の出力端子は、前記アナログ出力端子を介して、前記Ａ／Ｄ変換器の入力端子に接続され、
    前記第５スイッチの一端と他端とは、前記演算増幅器をバイパスするように、前記アナログ入力端子と前記アナログ出力端子とにそれぞれ接続され、
    前記サンプリング回路は、第１サンプル・モードと第２サンプル・モードとで、前記アナログ入力端子に供給されるアナログ入力信号をサンプリングするものであり、
    前記Ａ／Ｄ変換器は、前記第１サンプル・モードの後または前記第２サンプル・モードの後の変換・モードにて前記第１サンプル・モードでまたは前記第２サンプル・モードで前記サンプリング回路によってサンプリングされたアナログ信号をディジタル信号に変換するものであり、
    前記サンプリング回路の前記第１サンプル・モードの前半では、前記第１スイッチと前記第４スイッチとはオン状態に制御される一方、前記第２スイッチと前記第３スイッチと前記第５スイッチとはオフ状態に制御され、
    前記サンプリング回路の前記第１サンプル・モードの前記前半では、前記演算増幅器の前記第１入力端子と前記第２入力端子とは前記演算増幅器の非反転入力端子と反転入力端子としてそれぞれ機能するように、前記演算増幅器の内部回路が制御され、
    前記サンプリング回路の前記第１サンプル・モードの後半では、前記演算増幅器による前記アナログ出力端子の駆動が停止される一方、前記第５スイッチはオン状態に制御され、
    前記サンプリング回路の前記第１サンプル・モードの前記後半では、前記アナログ入力端子に供給される前記アナログ入力信号は前記第５スイッチと前記アナログ出力端子とを介して前記Ａ／Ｄ変換器の前記入力端子に伝達され、
    前記サンプリング回路の前記第２サンプル・モードの前半では、前記第１スイッチと前記第４スイッチと前記第５スイッチとはオフ状態に制御される一方、前記第２スイッチと前記第３スイッチとはオン状態に制御され、
    前記サンプリング回路の前記第２サンプル・モードの前記前半では、前記演算増幅器の前記第１入力端子と前記第２入力端子とは前記演算増幅器の反転入力端子と非反転入力端子としてそれぞれ機能するように、前記演算増幅器の前記内部回路が制御され、
    前記サンプリング回路の前記第２サンプル・モードの後半では、前記演算増幅器による前記アナログ出力端子の駆動が停止される一方、前記第５スイッチはオン状態に制御され、
    前記サンプリング回路の前記第２サンプル・モードの前記後半では、前記アナログ入力端子に供給される前記アナログ入力信号は前記第５スイッチと前記アナログ出力端子とを介して前記Ａ／Ｄ変換器の前記入力端子に伝達される半導体集積回路。
  2. 前記第１サンプル・モードと前記第２サンプル・モードとは、複数回数、反復される請求項１に記載の半導体集積回路。
  3. 前記演算増幅器では差動入力ステージの差動トランジスタと駆動増幅ステージのカスコード接続のカレントミラー負荷トランジスタとが第１導電型のトランジスタであり、
    前記駆動増幅ステージは、前記第１導電型と反対の第２導電型のゲート接地トランジスタ対を含んでおり、前記差動トランジスタの差動出力信号が前記駆動増幅ステージの前記ゲート接地トランジスタ対を介して前記カレントミラー負荷トランジスタに供給されることにより、前記演算増幅器はフォールデッド・カスコード型の演算増幅器として構成されている請求項２に記載の半導体集積回路。
  4. 前記演算増幅器は第１導電型の第１差動トランジスタと前記第１導電型と反対の第２導電型の第２差動トランジスタとを含むレイル・ツー・レイル型の差動入力ステージを含んでいる請求項２に記載の半導体集積回路。
  5. 前記差動入力ステージは差動入力コモン・モード電圧の変動による前記差動入力ステージの相互コンダクタンスの変動を低減するコンダクタンス制御回路を含んでいる請求項４に記載の半導体集積回路。
  6. 前記Ａ／Ｄ変換器は、逐次比較型Ａ／Ｄ変換器、フラッシュ型Ａ／Ｄ変換器、ΣΔ型Ａ／Ｄ変換器、パイプライン型Ａ／Ｄ変換器のいずれかである請求項２に記載の半導体集積回路。
  7. 前記Ａ／Ｄ変換器により変換された前記ディジタル信号は中央処理ユニット(ＣＰＵ)に供給されるものである請求項６に記載の半導体集積回路。
  8. 前記演算増幅器はＣＭＯＳアナログ演算増幅器により構成され、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチ、前記第５スイッチのそれぞれはＣＭＯＳアナログにより構成されているものである請求項７に記載の半導体集積回路。
  9. Ａ／Ｄ変換器と、前記Ａ／Ｄ変換器の入力端子に接続されたマルチプレクサーとを具備して、
    前記マルチプレクサーは、複数のアナログ入力端子、アナログ出力端子、前記複数のアナログ入力端子と前記アナログ出力端子との間の複数のチャンネルを含み、
    前記マルチプレクサーの前記複数のチャンネルのそれぞれは、演算増幅器、第１スイッチ、第２スイッチ、第３スイッチ、第４スイッチ、第５スイッチ、アナログ出力端子を含み、
    前記マルチプレクサーの前記複数のチャンネルのそれぞれで、各アナログ入力端子は各第１スイッチの一端と各第２スイッチの一端とに接続され、前記第１スイッチの他端と前記第２スイッチの他端とは各演算増幅器の第１入力端子と第２入力端子とにそれぞれ接続され、
    前記マルチプレクサーの前記複数のチャンネルのそれぞれで、各第３スイッチの一端と他端とは各演算増幅器の前記第１入力端子と前記演算増幅器の出力端子とにそれぞれ接続され、各第４スイッチの一端と他端とは前記演算増幅器の前記第１入力端子と前記演算増幅器の前記出力端子とにそれぞれ接続され、
    前記マルチプレクサーの前記複数のチャンネルのそれぞれで、各演算増幅器の出力端子は、前記アナログ出力端子を介して、前記Ａ／Ｄ変換器の入力端子に接続され、
    前記マルチプレクサーの前記複数のチャンネルのそれぞれで、各第５スイッチの一端と他端とは、各演算増幅器をバイパスするように、各アナログ入力端子と前記アナログ出力端子とにそれぞれ接続され、
    前記マルチプレクサーは、第１サンプル・モードと第２サンプル・モードとで、複数のアナログ入力端子から選択される任意のアナログ入力端子に供給されるアナログ入力信号をサンプリングするものであり、
    前記Ａ／Ｄ変換器は、前記第１サンプル・モードの後または前記第２サンプル・モードの後の変換・モードにて前記第１サンプル・モードでまたは前記第２サンプル・モードで前記マルチプレクサーによってサンプリングされたアナログ信号をディジタル信号に変換するものであり、
    前記マルチプレクサーの前記第１サンプル・モードの前半では、前記第１スイッチと前記第４スイッチとはオン状態に制御される一方、前記第２スイッチと前記第３スイッチと前記第５スイッチとはオフ状態に制御され、
    前記マルチプレクサーの前記第１サンプル・モードの前記前半では、前記演算増幅器の前記第１入力端子と前記第２入力端子とは前記演算増幅器の非反転入力端子と反転入力端子としてそれぞれ機能するように、前記演算増幅器の内部回路が制御され、
    前記マルチプレクサーの前記第１サンプル・モードの後半では、前記演算増幅器による前記アナログ出力端子の駆動が停止される一方、前記第５スイッチはオン状態に制御され、
    前記マルチプレクサーの前記第１サンプル・モードの前記後半では、前記アナログ入力端子に供給される前記アナログ入力信号は前記第５スイッチと前記アナログ出力端子とを介して前記Ａ／Ｄ変換器の前記入力端子に伝達され、
    前記マルチプレクサーの前記第２サンプル・モードの前半では、前記第１スイッチと前記第４スイッチと前記第５スイッチとはオフ状態に制御される一方、前記第２スイッチと前記第３スイッチとはオン状態に制御され、
    前記マルチプレクサーの前記第２サンプル・モードの前記前半では、前記演算増幅器の前記第１入力端子と前記第２入力端子とは前記演算増幅器の反転入力端子と非反転入力端子としてそれぞれ機能するように、前記演算増幅器の前記内部回路が制御され、
    前記マルチプレクサーの前記第２サンプル・モードの後半では、前記演算増幅器による前記アナログ出力端子の駆動が停止される一方、前記第５スイッチはオン状態に制御され、
    前記マルチプレクサーの前記第２サンプル・モードの前記後半では、前記アナログ入力端子に供給される前記アナログ入力信号は前記第５スイッチと前記アナログ出力端子とを介して前記Ａ／Ｄ変換器の前記入力端子に伝達される半導体集積回路。
  10. 前記第１サンプル・モードと前記第２サンプル・モードとは、複数回数、反復される請求項９に記載の半導体集積回路。
  11. 前記演算増幅器では差動入力ステージの差動トランジスタと駆動増幅ステージのカスコード接続のカレントミラー負荷トランジスタとが第１導電型のトランジスタであり、
    前記駆動増幅ステージは、前記第１導電型と反対の第２導電型のゲート接地トランジスタ対を含んでおり、前記差動トランジスタの差動出力信号が前記駆動増幅ステージの前記ゲート接地トランジスタ対を介して前記カレントミラー負荷トランジスタに供給されることにより、前記演算増幅器はフォールデッド・カスコード型の演算増幅器として構成されている請求項１０に記載の半導体集積回路。
  12. 前記演算増幅器は第１導電型の第１差動トランジスタと前記第１導電型と反対の第２導電型の第２差動トランジスタとを含むレイル・ツー・レイル型の差動入力ステージを含んでいる請求項１０に記載の半導体集積回路。
  13. 前記差動入力ステージは差動入力コモン・モード電圧の変動による前記差動入力ステージの相互コンダクタンスの変動を低減するコンダクタンス制御回路を含んでいる請求項１２に記載の半導体集積回路。
  14. 前記マルチプレクサーの前記複数のチャンネルの近接した２つのチャンネルは１個の演算増幅器を共有するものである請求項１０に記載の半導体集積回路。
  15. 前記マルチプレクサーの前記複数のチャンネルの近接した２つのチャンネルはそれぞれ専用の演算増幅器の差動増幅ステージを含み、前記近接した２つのチャンネルは前記差動増幅ステージからの信号が供給される演算増幅器の１個の駆動増幅ステージ・出力増幅ステージを共有するものである請求項１４に記載の半導体集積回路。
  16. 前記Ａ／Ｄ変換器は、逐次比較型Ａ／Ｄ変換器、フラッシュ型Ａ／Ｄ変換器、ΣΔ型Ａ／Ｄ変換器、パイプライン型Ａ／Ｄ変換器のいずれかである請求項１０に記載の半導体集積回路。
  17. 前記Ａ／Ｄ変換器により変換された前記ディジタル信号は中央処理ユニット(ＣＰＵ)に供給されるものである請求項１６に記載の半導体集積回路。
  18. 前記演算増幅器はＣＭＯＳアナログ演算増幅器により構成され、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチ、前記第５スイッチのそれぞれはＣＭＯＳアナログにより構成されているものである請求項１７に記載の半導体集積回路。
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