JP4705858B2 - アナログ・ディジタル変換回路 - Google Patents

Description

本発明は、アナログ・ディジタル（以下、「Ａ／Ｄ」という）変換回路、特に多入力のＡ／Ｄ変換回路に関するものである。

図２は、従来のＡ／Ｄ変換回路の概略の構成図である。
このＡ／Ｄ変換回路は、多入力を処理するもので、それぞれアナログの入力信号ＩＮｉ（但し、ｉ＝１〜２５６）が入力される入力端子１１_ｉを有している。各入力端子１１_ｉには、スイッチ１２_ｉを介してキャパシタ１３_ｉとバッファ１４_ｉが接続されている。キャパシタ１３_ｉは、スイッチ１２_ｉでサンプリングされた入力信号ＩＮｉを保持するもので、他端が接地電位ＧＮＤに接続されている。バッファ１４_ｉは、キャパシタ１３_ｉに保持された電圧（入力信号ＩＮｉ）を変化させずに低インピーダンスで出力するもので、ボルテージフォロワ接続された演算増幅器等で構成されている。バッファ１４_ｉの出力側は、スイッチ１５_ｉを介してノードＮＡに接続されている。そして、ノードＮＡにはＡ／Ｄ変換器（以下、「ＡＣＤ」という）１６が接続され、このＡＤＣ１６からディジタルの出力信号ＯＵＴが出力されるようになっている。

このＡ／Ｄ変換回路では、サンプリング期間にすべてのスイッチ１２_１〜１２₂₅₆ がオンにされ、入力信号ＩＮ１〜ＩＮ２５６がそれぞれキャパシタ１３_１〜１３₂₅₆ に与えられる。この時、スイッチ１５_１〜１５₂₅₆ は、すべてオフである。サンプリング期間が終了すると、すべてのスイッチ１２_１〜１２₂₅₆ がオフにされ、入力信号ＩＮ１〜ＩＮ２５６はそれぞれキャパシタ１３_１〜１３₂₅₆ に保持され、ホールド期間となる。

ホールド期間になると、まずスイッチ１５_１がオンとなり、キャパシタ１３_１に保持された入力信号ＩＮ１と同じ電圧が、バッファ１４_１からスイッチ１５_１を介してノードＮＡに出力される。そして、ＡＤＣ１６によってノードＮＡのアナログ電圧がディジタル信号に変換され、出力信号ＯＵＴとして出力される。

次に、スイッチ１５_１はオフとなり、スイッチ１５_２がオンとなる。そして、キャパシタ１３_２に保持された入力信号ＩＮ２と同じ電圧が、バッファ１４_２からスイッチ１５_２を介してノードＮＡに出力され、ＡＤＣ１６によってディジタル信号に変換されて出力信号ＯＵＴとして出力される。このように、スイッチ１５_１〜１５₂₅₆ によってバッファ１４_１〜１４₂₅₆ の出力電圧が順次切り替えられ、ＡＤＣ１６によって順番にディジタル信号に変換される。

特開平７−３８４３９号公報

しかしながら、前記Ａ／Ｄ変換回路では、次のような課題があった。
即ち、インピーダンス変換及び回路分離のためにバッファ１４_１〜１４₂₅₆ を備え、バッファ１４_１〜１４₂₅₆ の出力側に設けた切り替え用のスイッチ１５_１〜１５₂₅₆ を順次オン／オフしてこれらのバッファ１４_１〜１４₂₅₆ の出力電圧を順番にＡＤＣ１６に与え、ディジタル値に変換している。バッファ１４は入力信号ＩＮと同じ数だけ用意する必要があるので、入力信号数が多くなると、これらのバッファ１４が占めるレイアウト面積や消費電流が大きくなる。従って、大容量のバッファを多数設けることが困難となり、小容量のバッファしか設けることができず、駆動能力が制限される。このため、スイッチ１５がオンになってバッファ１４の出力電圧がノードＮＡに出力された時に、このノードＮＡの電圧が安定するまでの応答時間が長くなるという問題がある。

例えば、ノードＮＡに接続される負荷容量Ｃを５ｐＦ、バッファ１４の出力電流Ｉを５μＡ、バッファ１４の応答電圧Ｖを５Ｖとすると、負荷容量に充電される電荷Ｑは、Ｑ＝ＣＶ＝ＩＴ（但し、Ｔは出力電流Ｉが流れる時間）の関係があるので、Ｔ＝５ｐＦ×５Ｖ／５μＡ＝５μｓとなる。ノードＮＡの電圧が安定するまでの応答時間を４Ｔとすると、この応答時間は２０μｓとなる。

ＡＤＣ１６が、通常の逐次比較型の場合、サンプリング速度を１０ＭＨｚ程度とすると、データ変換時間は１μｓ程度となるので、入力信号ＩＮ１〜ＩＮ２５６のＡ／Ｄ変換時間の合計は約５．４ｍｓ（２５６×２１μｓ）である。たとえ、サンプリング速度が４０ＭＨｚの高速のＡＤＣ１６を使用しても、Ａ／Ｄ変換時間はバッファ１４の応答時間が支配的であるので、このＡ／Ｄ変換時間の合計はほとんど変わらない。

Ａ／Ｄ変換時間を短縮する方法としては、ＡＤＣを複数個用意し、並行してＡＤ変換を行うものがあるが、レイアウト面積や消費電流が大きくなるおそれがある。

本発明は、レイアウト面積や消費電流を増加させずに、変換時間を短縮することができる多入力のＡ／Ｄ変換回路を提供することを目的としている。

本発明のＡ／Ｄ変換回路は、サンプリング期間に、ｍ（但し、ｍは複数）個のアナログの入力信号をスイッチを介してそれぞれ対応する電圧保持用のキャパシタに与え、ホールド期間には、該スイッチを遮断して該キャパシタに保持された電圧をアナログ電圧として出力するサンプル・ホールド部と、ホールド期間に、ディジタル値に従ってｎ（但し、ｎは複数）段の階段状に増加または減少する基準電圧を生成するＤＡＣと、前記入力信号に対応して設けられ、ホールド期間に前記基準電圧と前記バッファ増幅器から出力されるアナログ電圧を比較して判定信号を出力するｍ個の比較器と、前記比較器に対応して設けられ、ホールド期間に該比較器から出力される判定信号が変化した時の前記ディジタル値をディジタル信号として保持するｍ個のデータ保持部と、サンプリング期間に、前記ｍ個のデータ保持部に保持されたディジタル信号を前記ディジタル値に従って順次選択して出力するセレクタと、サンプリング期間には、クロック信号に同期して０から少なくともｍ−１までをカウントしてそのカウント値を前記ディジタル値として出力し、ホールド期間には、該クロック信号に同期して０から少なくともｎ−１までをカウントしてそのカウント値を該ディジタル値として出力するカウンタとを備えたことを特徴としている。

本発明では、複数の入力信号毎にキャパシタに保持した電圧をＤＡＣから与えられる階段状に変化する基準電圧と比較する比較器を有している。従って、複数の入力信号が並行して基準電圧と比較されるので、変換のために入力信号を切り替える必要がなくなり、入力信号が安定するまでの待ち時間が不要になって変換時間を短縮することができる。また、入力信号毎に基準電圧と比較した判定信号が変化したときの基準電圧に対応するディジタル値を保持するようにしているので、回路構成が簡素化され、レイアウト面積や消費電流を抑えることができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１（ａ），（ｂ）は、本発明の実施例１を示すＡ／Ｄ変換回路の構成図である。
このＡ／Ｄ変換回路は、多入力（例えば、２５６入力）を処理するもので、図１（ａ）に示すように、サンプル・ホールド部（Ｓ＆Ｈ）１０と、ディジタル／アナログ変換器（以下、「ＤＡＣ」という）２０と、２進カウンタ３０を備えている。

サンプル・ホールド部１０は、それぞれアナログの入力信号ＩＮｉ（但し、ｉ＝１〜２５６）が入力される入力端子１１_ｉを有し、各入力端子１１_ｉには、スイッチ１２_ｉを介してキャパシタ１３_ｉとバッファ１４_ｉが接続されている。キャパシタ１３_ｉは、スイッチ１２_ｉでサンプリングされた入力信号ＩＮｉを保持するもので、他端が接地電位ＧＮＤに接続されている。バッファ１４_ｉは、キャパシタ１３_ｉに保持された電圧（入力信号ＩＮｉ）を変化させずに、アナログ電圧Ａｉを低インピーダンスで出力するもので、ボルテージフォロワ接続された演算増幅器等で構成されている。

ＤＡＣ２０は、ディジタル信号ＤＩＧに対応するアナログの基準電圧ＲＥＦを出力するもので、電源電位ＶＤＤと接地電位ＧＮＤ間の電圧を、例えば２５６段階の電圧に分圧する抵抗分圧器２１と、この抵抗分圧器２１で分圧された２５６段階の電圧を切り替えて基準電圧ＲＥＦとして出力するためのスイッチ２２_ｉと、ディジタル値ＤＩＧをデコードしてスイッチ２２_ｉをオン・オフ制御する信号を出力するデコーダ（ＤＥＣ）２３とで構成されている。なお、デコーダ２３は、制御信号ＤＥによって動作が制御され、動作が禁止されたときには接地電位ＧＮＤを出力するスイッチ２２_１をオンにするようになっている。また、ＤＡＣ２０は、制御信号ＤＥによって動作状態となったときに、ディジタル値ＤＩＧが増加するに従って基準電圧ＲＥＦが上昇するように構成されている。

２進カウンタ３０は、例えば９ビットのカウンタで、クロック信号ＣＬＫをカウントして、そのカウント値ＣＮＴを出力するものである。カウント値ＣＮＴの下位の８ビット（ビットｂ０〜ｂ７）が、ディジタル値ＤＩＧとしてデコーダ２３に与えられている。

このＡ／Ｄ変換回路は、更に、サンプル・ホールド部１０から出力されるアナログ電圧Ａｉに対応した２５６個の比較器（ＣＭＰ）４０_ｉと、２５６個のデータ保持部５０_ｉを有している。各比較器４０_ｉは、それぞれアナログ電圧Ａｉと基準電圧ＲＥＦを比較し、Ａｉ≧ＲＥＦの時にレベル“Ｌ”、Ａｉ＜ＲＥＦの時にレベル“Ｈ”となる判定信号Ｒｉを出力するものである。また、各データ保持部５０_ｉは、それぞれ比較器４０_ｉから出力される判定信号Ｒｉが“Ｌ”から“Ｈ”に変化したときのディジタル値ＤＩＧを保持して、ディジタル信号Ｄｉとして出力するものである。各データ保持部５０_ｉから出力されるディジタル信号Ｄｉは、セレクタ６０に与えられるようになっている。

セレクタ６０は、制御信号ＯＥで出力可能状態とされたときに、カウント値ＣＮＴの下位８ビット（ビットｂ０〜ｂ７）のディジタル値ＤＩＧに従ってディジタル信号Ｄｉを選択し、出力信号ＯＵＴとして出力するものである。

なお、２進カウンタ３０の最上位ビットｂ８は、ＤＡＣ２０に制御信号ＤＥとして与えられると共に、インバータ３１，３２で反転されてサンプル・ホールド部１０のスイッチ１２_１〜１２₂₅₆ をオン・オフ制御する制御信号Ｓ／Ｈ、及びセレクタ６０を制御する制御信号ＯＥとして与えられている。更に、最上位ビットｂ８とクロック信号ＣＬＫは、論理積ゲート（以下、「ＡＮＤ」という）３３に与えられ、この最上位ビットｂ８でゲート制御されたクロック信号ＣＬＫが、クロック信号ＣＫとして各データ保持部５０_ｉに与えられるようになっている。

各データ保持部５０_ｉは同一構成で、例えば図１（ｂ）に示すように、判定信号Ｒｉが“Ｌ”から“Ｈ”に変化したことを検出してラッチ信号ＬＡＴを出力するためのフリップフロップ（以下、「ＦＦ」という）５１，５２及びＡＮＤ５３からなる変化検出部と、このラッチ信号ＬＡＴでディジタル値ＤＩＧをラッチしてディジタル信号Ｄｉとして出力するデータラッチ５４で構成されている。即ち、ＦＦ５１，５２は縦続接続されて共通のクロック信号ＣＫに同期して動作し、このＦＦ５１の出力端子Ｑと、ＦＦ５２の反転出力端子／ＱがＡＮＤ５３の入力側に接続され、このＡＮＤ５３の出力側からラッチ信号ＬＡＴが出力されるようになっている。

図３は、図１の動作を示す信号波形図である。このＡ／Ｄ変換回路の動作は、カウント値ＣＮＴが０〜２５５のサンプリング及び出力期間と、カウント値ＣＮＴが２５６〜５１１の変換期間に分けられる。以下、この図３を参照しつつ図１の動作を、サンプリング及び出力動作（１）と、変換動作（２）に分けて説明する。

（１） サンプリング及び出力動作
カウント値ＣＮＴが０〜２５５の間、最上位ビットｂ８は“Ｌ”であり、制御信号ＤＥとクロック信号ＣＫは“Ｌ”、制御信号Ｓ／Ｈ，ＯＥは“Ｈ”となる。制御信号ＤＥが“Ｌ”であるので、ＤＡＣ２０の動作は停止されて基準電圧ＲＥＦは接地電位ＧＮＤとなる。また、クロック信号ＣＫが“Ｌ”で固定されるので、各データ保持部５０_ｉの変化検出部も動作を停止する。従って、各データ保持部５０_ｉにラッチされているディジタル信号Ｄｉは変化しない。

一方、制御信号Ｓ／Ｈは“Ｈ”となり、サンプル・ホールド部１０のスイッチ１２_１〜１２₂₅₆ は、すべてオンとなる。これにより、各入力端子１１_ｉに与えられる入力信号ＩＮｉが、対応するスイッチ１２_ｉを介してキャパシタ１３_ｉに与えられ、このキャパシタ１３_ｉは入力信号ＩＮｉと同じ電圧に充電される。そして、入力信号ＩＮｉと同じ電圧が、バッファ１４_ｉからアナログ電圧Ａｉとして出力される。この期間、入力信号ＩＮｉが変化すると、アナログ電圧Ａｉもそれに追随して変化する。

また、制御信号ＯＥが“Ｈ”になるので、セレクタ６０の動作が開始される。最初はディジタル値ＤＩＧが０であるので、データ保持部５０_１のディジタル信号Ｄ１が選択され、出力信号ＯＵＴとして出力される。次のクロック信号ＣＬＫの立ち上がりでディジタル値ＤＩＧが１になると、データ保持部５０_２のディジタル信号Ｄ２が選択され、出力信号ＯＵＴとして出力される。以下同様に、クロック信号ＣＬＫの立ち上がり毎にディジタル値ＤＩＧが増加し、このディジタル値ＤＩＧに応じてディジタル信号Ｄｉが出力信号ＯＵＴとして順次出力される。

ここで、クロック信号ＣＬＫの周波数を１ＭＨｚとすると、サンプル・ホールド部１０の各スイッチ１２_ｉがオンとなっている期間は２５６μｓである。従って、バッファ１４_ｉの駆動能力が小さくても、出力されるアナログ電圧Ａｉが安定するための十分な時間といえる。

（２） 変換動作
カウント値ＣＮＴが２５６〜５１１の間、最上位ビットｂ８が“Ｈ”となり、制御信号ＤＥは“Ｈ”、制御信号Ｓ／Ｈ，ＯＥは“Ｌ”となる。また、ＡＮＤ３３からクロック信号ＣＫの出力が開始され、各データ保持部５０_ｉの変化検出部の動作が開始される。

制御信号Ｓ／Ｈが“Ｌ”になるので、サンプル・ホールド部１０のスイッチ１２_１〜１２₂₅₆ は、すべてオフとなる。これにより、各入力端子１１_ｉとキャパシタ１３_ｉの間の接続が遮断され、スイッチ１２_ｉがオフになる直前の電圧が、入力信号ＩＮｉとしてこのキャパシタ１３_ｉに保持される。そして、キャパシタ１３_ｉに保持された入力信号ＩＮｉと同じ電圧が、バッファ１４_ｉからアナログ電圧Ａｉとして出力され、対応する比較器４０_ｉに与えられる。また、制御信号ＯＥが“Ｌ”になると、セレクタ６０の動作は停止される。

また、制御信号ＤＥが“Ｈ”になるので、ＤＡＣ２０のデコーダ２３の動作が開始され、カウント値ＣＮＴの下位８ビットであるディジタル値ＤＩＧに応じて、抵抗分圧器２１で分圧された２５６段階の電圧が順次切り替えられ、基準電圧ＲＥＦとして出力される。即ち、基準電圧ＲＥＦは、ディジタル値ＤＩＧの増加に従って、接地電位ＧＮＤから電源電位ＶＤＤまで階段状に上昇する。

基準電圧ＲＥＦは、各比較器４０_ｉに共通に与えられる。一方、各比較器４０_ｉには、それぞれ入力信号ＩＮｉに対応したアナログ電圧Ａｉが与えられ、これらの比較器４０_ｉにおいて、それぞれアナログ信号Ａｉと基準電圧ＲＥＦの比較が行われ、その比較結果の判定信号Ｒｉが出力される。基準電圧ＲＥＦは、接地電位ＧＮＤから電源電位ＶＤＤまで階段状に上昇するので、初めはＡｉ≧ＲＥＦであり、判定信号Ｒｉは“Ｌ”である。

基準電圧ＲＥＦが上昇してＡｉ＜ＲＥＦになると、判定信号Ｒｉは“Ｌ”から“Ｈ”に変化する。判定信号Ｒｉが“Ｌ”から“Ｈ”に変化すると、データ保持部５０_ｉの変化検出部からラッチ信号ＬＡＴが出力され、その時のディジタル値ＤＩＧがデータラッチ５４にディジタル信号Ｄｉとして保持される。従って、データラッチ５４に保持されるディジタル信号Ｄｉは、基準電圧ＲＥＦがアナログ信号Ａｉを越えた瞬間のディジタル値ＤＩＧ、即ちアナログ信号Ａｉにほぼ等しい基準電圧ＲＥＦに対応した値である。但し、このディジタル値Ｄｉが出力信号ＯＵＴとして出力されるのは、カウント値ＣＮＴが５１１まで増加した後で０に戻り、更に、このカウント値ＣＮＴによってデータ保持部５０_ｉが選択されたときである。

以上のように、この実施例１のＡ／Ｄ変換回路は、複数のアナログ信号Ａｉ毎に対応する比較器４０_ｉを設けているので、サンプル・ホールド部１０のバッファ１４_ｉの出力側に切り替え用のスイッチを設ける必要がなく、常にこれらのバッファ１４_ｉの出力信号（アナログ電圧Ａｉ）を比較器４０_ｉの入力信号として与えておくことができる。従って、バッファ１４_ｉとして駆動能力の大きなものを用意する必要がなく、レイアウト面積や消費電流を増加させずに、変換時間を短縮することができるという利点がある。

因みに、この実施例１においてクロック信号ＣＬＫの周波数を１ＭＨｚとすると、２５６入力をすべてＡ／Ｄ変換するために要する時間は、１μｓ×５１２カウント＝５１２μｓであり、従来回路の９．５％となって変換時間を大幅に短縮することができる。

図４は、本発明の実施例２を示す比較器とデータ保持部の構成図である。
この比較器４０Ａとデータ保持部５０Ａは、図１中の各比較器４０_ｉとデータ保持部５０_ｉに代えて設けられるものである。

比較器４０Ａは、電力制御信号ＰＤが与えられたとき（本例では、ＰＤが“Ｈ”となったとき）に低消費電力モードに移行するものである。例えば、図１中の比較器４０の電源供給経路にスイッチを設け、このスイッチを電力制御信号ＰＤでオン・オフ制御することによって構成することができる。

データ保持部５０Ａは、判定信号Ｒｉが“Ｌ”から“Ｈ”に変化したときに、ディジタル値ＤＩＧをラッチしてディジタル信号Ｄｉとして出力する機能に加えて、比較器４０Ａに対する電力制御信号ＰＤを出力する機能を追加したものである。即ち、このデータ保持部５０Ａは、図１（ｂ）と同様の、ＦＦ５１，５２及びＡＮＤ５３からなる変化検出部と、この変化検出部から出力されるラッチ信号ＬＡＴでディジタル値ＤＩＧをラッチするデータラッチ５４に加えて、セット・リセット型のＦＦ５５を有している。ＦＦ５５のセット端子Ｓにはラッチ信号ＬＡＴが与えられ、リセット端子Ｒには共通のリセット信号ＲＳＴが与えられ、出力端子Ｑから電力制御信号ＰＤが出力されるようになっている。なお、リセット信号ＲＳＴは、例えばカウント値ＣＮＴが２５５のときに与えられるように、制御信号ＯＥと８ビットのディジタル値ＤＩＧを入力とする、９ビットのＡＮＤ３４で生成されるようになっている。

この比較器４０Ａとデータ保持部５０Ａでは、カウント値ＣＮＴが２５５になると、ＡＮＤ３４から出力されるリセット信号ＲＳＴにより、データ保持部５０ＡのＦＦ５５がリセットされ、電力制御信号ＰＤは“Ｌ”となる。これにより、比較器４０Ａの動作が開始される。

そして、データ保持部５０Ａの変化検出部で判定信号Ｒｉが“Ｌ”から“Ｈ”に変化したことが検出されると、ラッチ信号ＬＡＴによってディジタル値ＤＩＧがデータラッチ５４にラッチされると共に、このラッチ信号ＬＡＴによってＦＦ５５がセットされる。これにより、電力制御信号ＰＤは“Ｈ”となり、比較器４０Ａの動作は停止させられる。

以上のように、この実施例２のデータ保持部５０Ａは、判定信号Ｒｉが“Ｌ”から“Ｈ”に変化することを検出している間だけ電力制御信号ＰＤを停止（ＰＤを“Ｌ”にする）させる機能を有し、比較器４０Ａは、この電力制御信号ＰＤが停止している期間だけ動作するように構成されている。これにより、不必要な電力消費を抑えることができるという利点がある。

図５は、本発明の実施例３を示すタイミング制御部の構成図である。
このタイミング制御部は、任意の入力信号数ｍと基準電圧数ｎに対応させるために、図１中の２進カウンタ３０とその周辺のインバータ３１，３２及びＡＮＤ３３に代えて設けられるものある。

このタイミング制御部は、サンプリング期間とホールド期間で、クロック信号ＣＬＫを切り替えて出力するためのセレクタ７１を有している。セレクタ７１の第１の出力側には、ホールド期間中に０から少なくともｍ−１までをカウントするカウンタ７２が接続され、このセレクタ７１の第２の出力側には、サンプリング期間中に０から少なくともｎ−１までをカウントするカウンタ７３が接続されている。

カウンタ７２，７３のカウント値は、それぞれセレクタ７４の第１及び第２の入力側に接続されている。セレクタ７４は、ホールド期間中にカウンタ７２のカウント値を選択し、サンプリング期間中にはカウンタ７３のカウント値を選択して、ディジタル値ＤＩＧとして出力するものである。

カウンタ７２，７３は、それぞれオーバーフロー信号ＯＦ１，ＯＦ２を出力する機能と、リセット信号によって０クリアされるリセット機能を有している。そして、カウンタ７２のオーバーフロー信号ＯＦ１は、セット・リセット型のＦＦ７５のリセット端子Ｒとカウンタ７３のリセット端子Ｒに与えられ、カウンタ７３のオーバーフロー信号ＯＦ２は、ＦＦ７５のセット端子Ｓとカウンタ７２のリセット端子Ｒに与えられている。

ＦＦ７５の出力信号Ｓ７５は、セレクタ７１，７４に選択信号として与えられると共に、ＤＡＣ２０に対する制御信号ＤＥとして出力されている。更に、ＦＦ７５の出力信号は、インバータ３１，３２で反転され、それぞれ制御信号Ｓ／Ｈ，ＯＥとしてサンプル・ホールド部１０とセレクタ６０に与えられるようになっている。また、セレクタ７１の第１の出力側の信号は、クロック信号ＣＫとして各データ保持部５０_ｉに供給されるようになっている。

このタイミング制御部では、ホールド期間には、ＦＦ７５の出力信号Ｓ７５が、例えば“Ｈ”となり、セレクタ７１で第１の出力側が選択され、セレクタ７４では第１の入力側が選択される。これにより、カウンタ７２が動作し、そのカウント値がセレクタ７４からディジタル値ＤＩＧとして出力される。また、セレクタ７１の第１の出力側から出力されるクロック信号ＣＫが各データ保持部５０_ｉに与えられる。カウンタ７２のカウント値がｍになると、オーバーフロー信号ＯＦ１が出力され、ＦＦ７５とカウンタ７３はリセットされる。これにより、ＦＦ７５の出力信号Ｓ７５が“Ｌ”となり、サンプリング期間に移行する。

サンプリング期間では、セレクタ７１で第２の出力側が選択され、セレクタ７４では第２の入力側が選択される。これにより、カウンタ７３が動作し、そのカウント値がセレクタ７４からディジタル値ＤＩＧとして出力される。カウンタ７２のカウント値が０から順次増加してｎになると、オーバーフロー信号ＯＦ２が出力され、ＦＦ７５がセットされ、カウンタ７２はリセットされる。これにより、ＦＦ７５の出力信号Ｓ７５が“Ｈ”となり、ホールド期間に移行する。

以上のように、この実施例３のタイミング制御部は、それぞれ入力信号数ｍと基準電圧数ｎをカウントする２つのカウンタ７２，７３を有し、ホールド期間とサンプリング期間によって切り替えてディジタル値ＤＩＧを出力するようにしている。これにより、任意の入力信号数ｍと基準電圧数ｎに対応して最適なタイミング制御を行うことができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。

（ａ） 入力信号ＩＮの数と、ＤＡＣ２０から出力される基準電圧ＲＥＦの数を、同数（２５６）として説明したが、異なる数でも良い。入力信号数ｍと基準電圧数ｎが異なる場合は、２進カウンタ３０の最大カウント値が、ｍとｎの内の大きい方の２倍までカウントできるように構成すれば良い。

例えば、入力信号数ｍが１２８で、Ａ／Ｄ変換の分解能である基準電圧数ｎが２５６（８ビット）の場合、２進カウンタ３０は９ビットとする。この場合、サンプリング及び出力動作期間におけるディジタル値ＤＩＧの１２８〜２５５の期間は対応するデータ保持部５０が存在しないので、有効な出力信号ＯＵＴは出力されない。

また、入力信号数ｍが２５６で、基準電圧数ｎが１２８の場合も、２進カウンタ３０は９ビットとする。この場合、ＤＡＣ２０は、ディジタル値ＤＩＧが１２８〜２５５のときに、基準電圧ＲＥＦとして常に電源電位ＶＤＤを出力するように構成しておく。

（ｂ） ＤＡＣ２０の構成は、例示したものに限定されない。例えば、重み抵抗型やラダー抵抗型等を用いれば、デコーダ２３を使用せずに２進のディジタル値ＤＩＧでスイッチを直接制御するので、回路を簡素化することができる。

（ｃ） ＤＡＣ２０は、ディジタル値ＤＩＧの増加に従って基準電圧ＲＥＦが段階的に上昇するように構成されているが、これとは逆に、基準電圧ＲＥＦが段階的に低下するように構成しても良い。その場合、各比較器４０_ｉから出力される判定信号Ｒｉのレベルを反転するか、または、各データ保持部５０_ｉの構成を、判定信号Ｒｉが“Ｈ”から“Ｌ”に変化したときにディジタル値ＤＩＧを保持するように変更すれば良い。

（ｄ） 図４のデータ保持部５０Ａでは、判定信号Ｒｉが“Ｌ”から“Ｈ”に変化したときに、対応する比較器４０Ａに対する電力制御信号ＰＤを出力してこの比較器４０Ａの動作を停止させるようにしているが、図１中の各比較器４０_ｉを図４で示した電力制御可能な比較器４０Ａに変更し、電力制御信号として制御信号ＯＥを与えるようにしても良い。その場合は、各比較器４０Ａは、カウント値ＣＮＴが２５６〜５１１の変換動作期間中、動作状態となる。

（ｅ） カウント値ＣＮＴの前半でサンプリング及び出力動作を行い、後半で変換動作を行うようにしているが、その逆でも良い。

本発明の実施例１を示すＡ／Ｄ変換回路の構成図である。 従来のＡ／Ｄ変換回路の構成図である。 図１の動作を示す信号波形図である。 本発明の実施例２を示す比較器とデータ保持部の構成図である。 本発明の実施例３を示すタイミング制御部の構成図である。

符号の説明

１０ サンプル・ホールド部
１１ 入力端子
１２ スイッチ
１３ キャパシタ
１４ バッファ
２０ ＤＡＣ
３０ ２進カウンタ
４０，４０Ａ 比較器
５０，５０Ａ データ保持部
５１，５２，５５，７５ ＦＦ
５４ データラッチ
６０ セレクタ
７１，７４ セレクタ
７２，７３ カウンタ

Claims (3)

1. サンプリング期間に、ｍ（但し、ｍは複数）個のアナログの入力信号をスイッチを介してそれぞれ対応する電圧保持用のキャパシタに与え、ホールド期間には、該スイッチを遮断して該キャパシタに保持された電圧をアナログ電圧として出力するサンプル・ホールド部と、
   ホールド期間に、ディジタル値に従ってｎ（但し、ｎは複数）段の階段状に増加または減少する基準電圧を生成するディジタル・アナログ変換器と、
   前記入力信号に対応して設けられ、ホールド期間に前記基準電圧と前記バッファ増幅器から出力されるアナログ電圧を比較して判定信号を出力するｍ個の比較器と、
   前記比較器に対応して設けられ、ホールド期間に該比較器から出力される判定信号が変化した時の前記ディジタル値をディジタル信号として保持するｍ個のデータ保持部と、
   サンプリング期間に、前記ｍ個のデータ保持部に保持されたディジタル信号を前記ディジタル値に従って順次選択して出力するセレクタと、
   サンプリング期間には、クロック信号に同期して０から少なくともｍ−１までをカウントしてそのカウント値を前記ディジタル値として出力し、ホールド期間には、該クロック信号に同期して０から少なくともｎ−１までをカウントしてそのカウント値を該ディジタル値として出力するカウンタとを、
   備えたことを特徴とするアナログ・ディジタル変換回路。
2. 前記データ保持部は、前記比較器から出力される判定信号の変化を検出した後、次のホールド期間が開始するまでの間、対応する前記比較器を待機状態にさせるための電力制御信号を出力することを特徴とする請求項１記載のアナログ・ディジタル変換回路。
3. 前記比較器は、サンプリング期間中、待機状態になることを特徴とする請求項１記載のアナログ・ディジタル変換回路。

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