JP4705858B2 - アナログ・ディジタル変換回路 - Google Patents
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Description
このA/D変換回路は、多入力を処理するもので、それぞれアナログの入力信号INi(但し、i=1〜256)が入力される入力端子11iを有している。各入力端子11iには、スイッチ12iを介してキャパシタ13iとバッファ14iが接続されている。キャパシタ13iは、スイッチ12iでサンプリングされた入力信号INiを保持するもので、他端が接地電位GNDに接続されている。バッファ14iは、キャパシタ13iに保持された電圧(入力信号INi)を変化させずに低インピーダンスで出力するもので、ボルテージフォロワ接続された演算増幅器等で構成されている。バッファ14iの出力側は、スイッチ15iを介してノードNAに接続されている。そして、ノードNAにはA/D変換器(以下、「ACD」という)16が接続され、このADC16からディジタルの出力信号OUTが出力されるようになっている。
即ち、インピーダンス変換及び回路分離のためにバッファ141〜14256 を備え、バッファ141〜14256 の出力側に設けた切り替え用のスイッチ151〜15256 を順次オン/オフしてこれらのバッファ141〜14256 の出力電圧を順番にADC16に与え、ディジタル値に変換している。バッファ14は入力信号INと同じ数だけ用意する必要があるので、入力信号数が多くなると、これらのバッファ14が占めるレイアウト面積や消費電流が大きくなる。従って、大容量のバッファを多数設けることが困難となり、小容量のバッファしか設けることができず、駆動能力が制限される。このため、スイッチ15がオンになってバッファ14の出力電圧がノードNAに出力された時に、このノードNAの電圧が安定するまでの応答時間が長くなるという問題がある。
このA/D変換回路は、多入力(例えば、256入力)を処理するもので、図1(a)に示すように、サンプル・ホールド部(S&H)10と、ディジタル/アナログ変換器(以下、「DAC」という)20と、2進カウンタ30を備えている。
カウント値CNTが0〜255の間、最上位ビットb8は“L”であり、制御信号DEとクロック信号CKは“L”、制御信号S/H,OEは“H”となる。制御信号DEが“L”であるので、DAC20の動作は停止されて基準電圧REFは接地電位GNDとなる。また、クロック信号CKが“L”で固定されるので、各データ保持部50iの変化検出部も動作を停止する。従って、各データ保持部50iにラッチされているディジタル信号Diは変化しない。
カウント値CNTが256〜511の間、最上位ビットb8が“H”となり、制御信号DEは“H”、制御信号S/H,OEは“L”となる。また、AND33からクロック信号CKの出力が開始され、各データ保持部50iの変化検出部の動作が開始される。
この比較器40Aとデータ保持部50Aは、図1中の各比較器40iとデータ保持部50iに代えて設けられるものである。
このタイミング制御部は、任意の入力信号数mと基準電圧数nに対応させるために、図1中の2進カウンタ30とその周辺のインバータ31,32及びAND33に代えて設けられるものある。
11 入力端子
12 スイッチ
13 キャパシタ
14 バッファ
20 DAC
30 2進カウンタ
40,40A 比較器
50,50A データ保持部
51,52,55,75 FF
54 データラッチ
60 セレクタ
71,74 セレクタ
72,73 カウンタ
Claims (3)
- サンプリング期間に、m(但し、mは複数)個のアナログの入力信号をスイッチを介してそれぞれ対応する電圧保持用のキャパシタに与え、ホールド期間には、該スイッチを遮断して該キャパシタに保持された電圧をアナログ電圧として出力するサンプル・ホールド部と、
ホールド期間に、ディジタル値に従ってn(但し、nは複数)段の階段状に増加または減少する基準電圧を生成するディジタル・アナログ変換器と、
前記入力信号に対応して設けられ、ホールド期間に前記基準電圧と前記バッファ増幅器から出力されるアナログ電圧を比較して判定信号を出力するm個の比較器と、
前記比較器に対応して設けられ、ホールド期間に該比較器から出力される判定信号が変化した時の前記ディジタル値をディジタル信号として保持するm個のデータ保持部と、
サンプリング期間に、前記m個のデータ保持部に保持されたディジタル信号を前記ディジタル値に従って順次選択して出力するセレクタと、
サンプリング期間には、クロック信号に同期して0から少なくともm−1までをカウントしてそのカウント値を前記ディジタル値として出力し、ホールド期間には、該クロック信号に同期して0から少なくともn−1までをカウントしてそのカウント値を該ディジタル値として出力するカウンタとを、
備えたことを特徴とするアナログ・ディジタル変換回路。 - 前記データ保持部は、前記比較器から出力される判定信号の変化を検出した後、次のホールド期間が開始するまでの間、対応する前記比較器を待機状態にさせるための電力制御信号を出力することを特徴とする請求項1記載のアナログ・ディジタル変換回路。
- 前記比較器は、サンプリング期間中、待機状態になることを特徴とする請求項1記載のアナログ・ディジタル変換回路。
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