JP3993819B2 - Ａｄ変換器 - Google Patents
Ａｄ変換器 Download PDFInfo
- Publication number
- JP3993819B2 JP3993819B2 JP2002365633A JP2002365633A JP3993819B2 JP 3993819 B2 JP3993819 B2 JP 3993819B2 JP 2002365633 A JP2002365633 A JP 2002365633A JP 2002365633 A JP2002365633 A JP 2002365633A JP 3993819 B2 JP3993819 B2 JP 3993819B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- circuit
- converter
- comparison
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するＡＤ変換器（アナログ・デジタル変換器）に関し、特に、逐次比較型ＡＤ変換器に用いて好適なものである。
【０００２】
【従来の技術】
入力されるアナログ信号をデジタル信号に変換する、製品用途が広いＡＤ変換器として、例えば特許文献１〜特許文献５等に開示されているような逐次比較型ＡＤ変換器が知られている。逐次比較型ＡＤ変換器は、比較的簡単な回路構成で実現され、ＣＭＯＳプロセスとの整合性が高く比較的安価に製造可能であり、かつＡＤ変換に要する時間が短く、中庸の変換精度を実現できる。
【０００３】
逐次比較型ＡＤ変換器の構成及び動作の概要を図１５に基づいて説明する。
図１５は、逐次比較型ＡＤ変換器の構成を概念的に示したブロック図である。
図１５において、５０は逐次比較制御回路、５１は局部ＤＡ変換器（デジタル・アナログ変換器：ＤＡＣ）、５２は比較器（コンパレータ）である。
【０００４】
アナログ入力端子５３より入力される入力アナログ電位ＶｉｎをＡＤ変換するとき、逐次比較制御回路５０は、デジタルデータＳ２１を生成して局部ＤＡ変換器５１に供給する。局部ＤＡ変換器５１は、供給されるデジタルデータＳ２１をＤＡ変換し、比較電位である局部アナログ電位Ｓ２２を生成する。
【０００５】
比較器５２は、入力アナログ電位Ｖｉｎと局部ＤＡ変換器５１が生成する局部アナログ電位Ｓ２２との大小関係を比較判定し、判定結果を判定出力Ｓ２３として出力する。逐次比較制御回路５０は、判定出力Ｓ２３に基づいてデジタルデータにおける１つのビットの値を決定し、さらに決定した値を反映させた新たなデジタルデータＳ２１を生成して局部ＤＡ変換器５１に供給する。
【０００６】
逐次比較型ＡＤ変換器は、上述した動作を繰り返し行い、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）側に向かってデジタルデータの値を１ビット毎に順次決定していく。これにより、逐次比較型ＡＤ変換器は、入力アナログ電位Ｖｉｎと局部アナログ電位Ｓ２２との差が最小になるときのデジタルデータをＡＤ変換出力として外部に出力する。
【０００７】
逐次比較型ＡＤ変換器によるＡＤ変換の原理を、図１６を用いて説明する。図１６においては、２分検索と呼ばれる比較電位の生成方法を３ビット精度のＡＤ変換を一例に示す。
【０００８】
３ビット精度のＡＤ変換は、例えば比較のための電源電圧Ｖｒｅｆを８つの電圧範囲に分割し、“０００”〜“１１１”の８つの連続するバイナリコードを低電圧側の電圧範囲から順に“０００”、“００１”、…、“１１１”とそれぞれ割り当てる。そして、入力アナログ電位Ｖｉｎが何れの電圧範囲に属するかを判定することにより、入力アナログ電位Ｖｉｎを３ビットのデジタルデータに変換する。
【０００９】
３ビット精度の逐次比較ＡＤ変換器において、１ビット目（ＭＳＢ）の比較時（１サイクル目）には、一般に入力アナログ電位Ｖｉｎと電源電圧Ｖｒｅｆを２分割する電位（Ｖｒｅｆ／２）との大小関係が比較される。デジタルデータ“１００”を局部ＤＡ変換器５１に入力することで、局部アナログ電位Ｓ２２がＶｒｅｆ／２になる。
【００１０】
１ビット目の比較の結果、入力アナログ電位ＶｉｎがＶｒｅｆ／２より高ければ、次に入力アナログ電位Ｖｉｎと３Ｖｒｅｆ／４との大小関係が比較される（２ビット目の比較）。デジタルデータ“１１０”を局部ＤＡ変換器５１に入力することで、局部アナログ電位Ｓ２２が３Ｖｒｅｆ／４になる。さらに、２ビット目の比較の結果、入力アナログＶｉｎが電位３Ｖｒｅｆ／４より高ければ、次に入力アナログ電位Ｖｉｎと７Ｖｒｅｆ／８との大小関係が比較される（３ビット目の比較）。デジタルデータ“１１１”を局部ＤＡ変換器５１に入力することで、局部アナログ電位Ｓ２２が７Ｖｒｅｆ／８になる。３ビット目の比較の結果、入力アナログ電位Ｖｉｎが７Ｖｒｅｆ／８より高ければ、最終的なデジタルデータの値は“１１１”に決定される。
【００１１】
逆に、１ビット目の比較の結果、入力アナログ電位ＶｉｎがＶｒｅｆ／２より低ければ、次に入力アナログ電位ＶｉｎとＶｒｅｆ／４（デジタルデータ“０１０”）との大小関係が比較される（２ビット目の比較）。さらに、２ビット目の比較の結果、入力アナログ電位ＶｉｎがＶｒｅｆ／４より高ければ、次に入力アナログ電位Ｖｉｎと３Ｖｒｅｆ／８（デジタルデータ“０１１”）との大小関係が比較される（３ビット目の比較）。３ビット目の比較の結果、入力アナログ電位Ｖｉｎが３Ｖｒｅｆ／８より低ければ、最終的なデジタルデータの値は“０１０”に決定される。
【００１２】
このように、逐次比較型ＡＤ変換器にて用いられる２分検索は、比較結果に基づいて、入力アナログ電位Ｖｉｎが属する電圧範囲をＶｒｅｆ／２（１ビット目）→Ｖｒｅｆ／４（２ビット目）→Ｖｒｅｆ／８（３ビット目）と狭めていくことにより、最終的なデジタルデータの値を決定していく。
上述した説明では、説明を簡単にするために３ビット精度のＡＤ変換を一例に示したが、任意のビット数精度のＡＤ変換も同様である。
【００１３】
図１７は、従来の逐次比較型ＡＤ変換器の具体的な回路構成例を示す図である。なお、逐次比較型ＡＤ変換器の変換精度は８ビットから１０ビット程度が一般的であるが、図１７においては、説明を簡単にするために４ビット精度の逐次比較型ＡＤ変換器を一例として示す。
【００１４】
図１７において、容量Ｃ１〜Ｃ５とスイッチ（群）５３（及び５４、ＮＭ１）が４ビット精度の局部ＤＡ変換器を構成する。容量Ｃ１〜Ｃ５は、容量Ｃ１、Ｃ２の容量値をＣｘとすると、容量Ｃ３の容量値が２Ｃｘ、容量Ｃ４の容量値が４Ｃｘ（＝２2Ｃｘ）、容量Ｃ５の容量値が８Ｃｘ（＝２3Ｃｘ）と重み付けされている。一般的に容量Ｃ３、Ｃ４及びＣ５は、相対精度を確保するために、例えばそれぞれ単位容量Ｃｘを２個、４個及び８個並列に接続して構成される。
【００１５】
また、反転増幅回路（以下、「インバータ」と称す。）１、２、３、容量Ｃ６、Ｃ７及びＮチャネルトランジスタ（ＮＭＯＳトランジスタ）ＮＭ１、ＮＭ２、ＮＭ３が３段のコンパレータ（チョッパー型コンパレータ）を構成する。各コンパレータは、１つのインバータ１、２、３と１つのＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３とでそれぞれ構成される。なお、コンパレータを容量Ｃ６、Ｃ７により結合しているのは、インバータ１〜３により全体で十分な増幅度を確保するためである。
【００１６】
また、上記図１５において、コンパレータ５２は差動回路（差動アンプ）で示したが、実際の回路では各種の変形が可能であり、図１７において各コンパレータは、入力端を１つだけ有する一端子（シングルエンド）入力の回路である。また、ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３のゲートには制御信号ＳＰＬ１がそれぞれ供給されているが、多少タイミングをずらした同じ極性の制御信号を供給しても良い。
【００１７】
上記図１７に示した逐次比較型ＡＤ変換器は、アナログ入力端子８より入力される入力アナログ電位Ｖｉｎをデジタルデータに変換する際、まず入力アナログ電位Ｖｉｎのサンプリングを行う。このとき、逐次比較制御回路４’は、制御信号Ｓ２４、Ｓ２５によりスイッチ５３、５４をそれぞれ制御し、スイッチ５３、５４及びラインＬ１〜Ｌ６を介して容量Ｃ１〜Ｃ５の一端をアナログ入力端子８に対してそれぞれ接続する。
【００１８】
また、逐次比較制御回路４’は、制御信号ＳＰＬ１によりＮＭＯＳトランジスタＮＭ１がＯＮ（オン）状態になり、ノードＮ１の電位ＶN1がインバータ１の論理しきい値ＶＴＬに等しくなるように制御する。ＮＭＯＳトランジスタＮＭ２、ＮＭ３についても同様である。
上述のようにしてノードＮ１の電位ＶN1を論理しきい値ＶＴＬにし、容量Ｃ１〜Ｃ５の一端に入力アナログ電位Ｖｉｎを供給することで、入力アナログ電位Ｖｉｎのサンプリングが行われ、電位差（Ｖｉｎ−ＶＴＬ）に応じた電荷が容量Ｃ１〜Ｃ５に蓄積される。
【００１９】
入力アナログ電位Ｖｉｎのサンプリングが終了した後、逐次比較型ＡＤ変換器は、ＭＳＢから下位側にデジタルデータを１ビット毎に順次決定していく比較動作を行う。
逐次比較制御回路４’は、サンプリングにて容量Ｃ１〜Ｃ５に蓄積した電荷を容量Ｃ１〜Ｃ５に再分配することによりノードＮ１の電位ＶN1が決定されるように、ＮＭＯＳトランジスタＮＭ１をＯＦＦ（オフ）状態にする（ＮＭＯＳトランジスタＮＭ２、ＮＭ３についても同様にＯＦＦ（オフ）状態にする。）。
【００２０】
また、逐次比較制御回路４’は、スイッチ５３、５４を制御し、容量Ｃ１〜Ｃ４の一端をグランドに対して接続するとともに、容量Ｃ５の一端をリファレンス電位（比較のための電源電圧）Ｖｅｒｆを供給する電源端子１５に接続する。これにより、サンプリングにて容量Ｃ１〜Ｃ５に蓄積された電荷が再分配され、ノードＮ１の電位ＶN1は、（Ｖｒｅｆ／２−Ｖｉｎ＋ＶＴＬ）になる。
【００２１】
インバータ１は、ノードＮ１の電位ＶN1が論理しきい値ＶＴＬより低いか否か、すなわち入力アナログ電位ＶｉｎがＶｒｅｆ／２よりも高いか否かを判定する。上記判定の結果、入力アナログ電位ＶｉｎがＶｒｅｆ／２よりも高い場合には、インバータ１からの出力がハイレベル（“Ｈ”）になるので、判定出力Ｓ１は“Ｈ”になる。一方、入力アナログ電位ＶｉｎがＶｒｅｆ／２よりも低い場合には、インバータ１からの出力がロウレベル（“Ｌ”）になるので、判定出力Ｓ１は“Ｌ”になる。逐次比較制御回路４’は、上記判定出力Ｓ１が“Ｈ”の場合にはＭＳＢの値を“１”に決定し、判定出力Ｓ１が“Ｌ”の場合にはＭＳＢの値を“０”に決定する。
【００２２】
決定したＭＳＢの値が“１”のときには、逐次比較制御回路４’は、スイッチ５３、５４を制御し、容量Ｃ４、Ｃ５の一端を電源端子１５に接続するとともに、容量Ｃ１〜Ｃ３の一端をグランドに対して接続する。これにより、ノードＮ１の電位ＶN1は、（３Ｖｒｅｆ／４−Ｖｉｎ＋ＶＴＬ）になる。
【００２３】
一方、決定したＭＳＢの値が“０”のときには、逐次比較制御回路４’は、スイッチ５３、５４を制御し、容量Ｃ４の一端を電源端子１５に対して接続するとともに、容量Ｃ１〜Ｃ３、Ｃ５の一端をグランドに対して接続する。これにより、ノードＮ１の電位ＶN1は、（Ｖｒｅｆ／４−Ｖｉｎ＋ＶＴＬ）になる。
上述したのと同様にして、ノードＮ１の電位ＶN1がコンパレータ１の論理しきい値ＶＴＬより低いか否かをインバータ１にて判定することにより、逐次比較制御回路４’は、ＭＳＢより１ビットだけ下位側のビットの値を決定する。
【００２４】
以下同様にして、逐次比較制御回路４’は、スイッチ５３、５４を制御し、決定したビットの値に応じて容量Ｃ１〜Ｃ５の一端を電源端子１５又はグランドに対して接続する。そして、ノードＮ１の電位ＶN1がインバータ１の論理しきい値ＶＴＬより低いか否かをインバータ１にて判定することにより、ＭＳＢから順にデジタルデータを決定していく。
【００２５】
ここで、例えばスイッチ５３、５４を制御して、容量Ｃ１、Ｃ３〜Ｃ５の一端をグランドに対して接続し、容量Ｃ２の一端を電源端子１５に接続すると、ノードＮ１の電位ＶN1は（Ｖｒｅｆ／１６−Ｖｉｎ＋ＶＴＬ）になる。つまり、上記図１７に示した逐次比較型ＡＤ変換器の局部ＤＡ変換器は、容量Ｃ１〜Ｃ５の合計の容量値１６Ｃｘに対して１／１６の容量値Ｃｘを単位とし、スイッチ５３を制御することで容量Ｃ１〜Ｃ５の一端を電源端子１５又はグランドに対して選択的に接続する。これにより、上記図１７に示した逐次比較型ＡＤ変換器は、局部ＤＡ変換器によりＶｒｅｆ／１６刻みでノードＮ１の電位ＶN1を変化させることができ、４ビットのデジタルデータを決定することができる。
【００２６】
また、上述した説明からわかるように、上記図１７においてノードＮ１の電位ＶN1は、
ＶN1＝（局部ＤＡ変換器の出力電位）−入力アナログ電位Vin＋VTL…（１）
になる（ＶＴＬはインバータ１の論理しきい値）。つまり、容量Ｃ１〜Ｃ５とスイッチ５３、５４は局部ＤＡ変換器としての機能に加え、アナログ入力端子８より入力される入力アナログ電位Ｖｉｎのサンプル・ホールド回路及び上記式（１）に示される電位ＶN1を生成する加減算回路としての機能を有する。
このように、比較的安価に製造できるＣＭＯＳプロセスで製造され、小面積かつ比較的高速な高分解能逐次比較型ＡＤ変換器が実現されている。
【００２７】
【特許文献１】
特開昭５７−５５６１４号公報
【特許文献２】
特開昭５９−１６３９１３号公報
【特許文献３】
特開昭６４−１３８１９号公報
【特許文献４】
特開平７−９５０８０号公報
【特許文献５】
特開２００１−１６０７９号公報
【特許文献６】
特開２０００−２９５１０６号公報
【非特許文献１】
J.Yuan and C.Svensson，“A 10-bit 5-MS/s successive approximation ADC cell used in a 70-MS/s ADC array in 1.2-um CMOS”，IEEE Journal of Solid-State Circuits，vol.29，No.8，p.866-872，August 1994．
【００２８】
【発明が解決しようとする課題】
近年の集積回路等の微細化の進展とともに、集積回路等のデジタル回路における動作の高速化が進展している。デジタル回路における動作の高速化に見合ったシステム全体での性能向上を達成するために、ＡＤ変換器においても動作の高速化が要求されている。小さな面積で回路を構成できる逐次比較型ＡＤ変換器においても、動作の高速化が強く要求されている。
【００２９】
しかしながら、上記図１７に示したような従来の逐次比較型ＡＤ変換器においては、動作周波数（動作速度）を制限する要因があった。以下、従来の逐次比較型ＡＤ変換器の動作周波数を制限する要因について図１８に基づいて説明する。
【００３０】
図１８（Ａ）、（Ｂ）は、上記図１７に示した従来の逐次比較型ＡＤ変換器が有する局部ＤＡ変換器を４ビット精度から１０ビット精度に拡張した１０ビット精度の逐次比較型ＡＤ変換器の動作波形の一例を示す図である。電位７６７Ｖｒｅｆ／１０２４の入力アナログ電位Ｖｉｎが入力され、上述した２分検索を用いて最終的にデジタルデータの値“７６７”（２進数表記では、“1011111111”）を決定する際の動作波形を示している。なお、“1011111111”の出力を実際に得るには、伝達特性の関係から入力アナログ電位Ｖｉｎは７６７．５×Ｖｒｅｆ／１０２４になるが、説明を簡単にするために７６７Ｖｒｅｆ／１０２４とする。
【００３１】
図１８に動作波形を示した１０ビット精度の逐次比較型ＡＤ変換器の動作原理は、上記図１７に示した逐次比較型ＡＤ変換器と同じであるので、以下では図１７を参照しながら動作波形について説明する。
図１８（Ａ）、（Ｂ）に示したサンプリング期間ＴSPLにおいて、サンプリング容量（図１７に示す容量Ｃ１〜Ｃ５）は、入力アナログ電位Ｖｉｎとインバータ１の論理しきい値ＶＴＬとの電位差（Ｖｉｎ−ＶＴＬ）に充電される。このとき、ノードＮ１（インバータ１の入力端）の電位ＶN1、ノードＮ２（インバータ１の出力端）の電位ＶN2は、図１８（Ａ）、（Ｂ）に示されるように論理しきい値ＶＴＬ（図１８においては約２．５Ｖ）になっている。
【００３２】
サンプリング終了後、逐次比較型ＡＤ変換器は、比較期間ＴCOMにおいてＭＳＢから下位側に順番にデジタルデータを決定していく比較動作を行う。
【００３３】
１ビット目（ＭＳＢ）の比較では、局部ＤＡ変換器の出力電位は５１２Ｖｒｅｆ／１０２４（Ｖｒｅｆ／２）であるので、ノードＮ１の電位ＶN1は、
ＶN1＝512Vref／1024−767Vref／1024＋VTL＝−255Vref／1024＋VTL
になる（上記式（１）参照）。ノードＮ１の電位ＶN1がコンパレータ１の論理しきい値ＶＴＬよりも低いので、ノードＮ２の電位ＶN2は“Ｈ”になり、判定出力Ｓ１も“Ｈ”になる（比較期間ＴC1）。
したがって、逐次比較型ＡＤ変換器は、入力アナログ電位ＶｉｎがＶｒｅｆ／２より高く、次の比較では７６８Ｖｒｅｆ／１０２４（３Ｖｒｅｆ／４）と入力アナログ電位Ｖｉｎとを比較すれば良いことがわかる。
【００３４】
２ビット目の比較では、局部ＤＡ変換器の出力電位は７６８Ｖｒｅｆ／１０２４であるので、ノードＮ１の電位ＶN1は、
ＶN1＝768Vref／1024−767Vref／1024＋VTL＝Vref／1024＋VTL
になる。ノードＮ１の電位ＶN1が論理しきい値ＶＴＬよりも高いので、ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｌ”になる（比較期間ＴC2）。
これにより、逐次比較型ＡＤ変換器は、入力アナログ電位Ｖｉｎが３Ｖｒｅｆ／４より低く、次の比較では６４０Ｖｒｅｆ／１０２４（５Ｖｒｅｆ／８）と入力アナログ電位Ｖｉｎとを比較すれば良いことがわかる。
【００３５】
同様に３ビット目の比較では、局部ＤＡ変換器の出力電位は６４０Ｖｒｅｆ／１０２４であるので、ノードＮ１の電位ＶN1は、
ＶN1＝640Vref／1024−767Vref／1024＋VTL＝−127Vref／1024＋VTL
になる。したがって、ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる（比較期間ＴC3）。
４ビット目の比較では、局部ＤＡ変換器の出力電位は７０４Ｖｒｅｆ／１０２４（１１Ｖｒｅｆ／１６）であり、ノードＮ１の電位ＶN1は、
ＶN1＝704Vref／1024−767Vref／1024＋VTL＝−63Vref／1024＋VTL
になる。したがって、ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる（比較期間ＴC4）。
【００３６】
５ビット目の比較では、局部ＤＡ変換器の出力電位は７３６Ｖｒｅｆ／１０２４（２３Ｖｒｅｆ／３２）であり、ノードＮ１の電位ＶN1は、
ＶN1＝736Vref／1024−767Vref／1024＋VTL＝−31Vref／1024＋VTL
になる。したがって、ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｌ”になる。
以下同様に、判定出力Ｓ１に基づいて６ビット目〜１０ビット目の比較をそれぞれ行い、１ビット目をＭＳＢとして各ビットの比較結果を順に並べると、デジタルデータの値“1011111111”が得られる。
【００３７】
上記図１８に示したＡＤ変換動作において、１ビット目の比較ではインバータ１の入力端の電位（ノードＮ１の電位ＶN1）は、（−２５５Ｖｒｅｆ／１０２４＋ＶＴＬ）になる。また、２ビット目の比較ではインバータ１の入力端の電位は、（Ｖｒｅｆ／１０２４＋ＶＴＬ）になる。
【００３８】
このように、インバータ１の入力端の電位が論理しきい値ＶＴＬに対して大きく離れた（十分高い）電位から、論理しきい値ＶＴＬ付近の逆極性の判定出力Ｓ１を出力する電位に変化すると、インバータ１（コンパレータ）における遅延時間が非常に長くなる。これは、インバータ１の入力端の電位と論理しきい値ＶＴＬとの電位差が小さいので、ノードＮ２の電位ＶN2を変化させる電流の供給源であるインバータ１からノードＮ２に対して供給される電流が小さく、電位ＶN2の変化が遅くなるためである。
【００３９】
以下、詳細に説明する。
３段のコンパレータにより１０００倍の増幅度が得られるように（論理しきい値ＶＴＬとの電位差がＶｒｅｆ／１０２４の電位を電源電圧程度に増幅できるように）、コンパレータを構成するインバータ１〜３の増幅率をそれぞれ１０倍とする。
【００４０】
上記図１８に示した１ビット目の比較において、ノードＮ１の電位ＶN1は、（−２５５Ｖｒｅｆ／１０２４＋ＶＴＬ）である。論理しきい値ＶＴＬとの電位差（−２５５Ｖｒｅｆ／１０２４）は、インバータ１によりほぼ電源電圧まで増幅され、ノードＮ２の電位ＶN2は、ほぼ正の電源電圧Ｖｄｄになる。
【００４１】
この状態から２ビット目の比較を行う。
２ビット目の比較において、ノードＮ１の電位ＶN1は、（Ｖｒｅｆ／１０２４＋ＶＴＬ）であり、ノードＮ２の電位ＶN2は、最終的に（ＶＴＬ−１０Ｖｒｅｆ／１０２４）程度、つまり論理しきい値ＶＴＬ程度の電位になる。したがって、インバータ１は、１ビット目の比較を終了した後、２ビット目の比較結果を得るまでに、放電によりＶｄｄ−（ＶＴＬ−１０Ｖｒｅｆ／１０２４）、電源電圧の約１／２分もノードＮ２の電位ＶN2を低くしなければならない。
【００４２】
ここで、インバータ１の相互コンダクタンスをｇｍとすると、２ビット目の比較時にインバータ１が供給可能な負荷電流は、ｇｍ×（Ｖｒｅｆ／１０２４）になる。インバータ１の相互コンダクタンスをｇｍは、インバータ１に流す電流で決まるので、消費電力の観点からある値より大きくすることはできない。
【００４３】
そのため、インバータ１は、ｇｍ×（Ｖｒｅｆ／１０２４）で示される小さな電流で、ノードＮ２の電位ＶN2をＶｄｄ−（ＶＴＬ−１０Ｖｒｅｆ／１０２４）も変化させなければならないので多大な時間を要する。例えば、上記図１８に示した動作例では、６０ｎｓ以上の遅延時間ＤＴを要してしまう。従来の逐次比較型ＡＤ変換器においては、１ビット当たりの比較に要する時間及び全体の変換時間を上述したようなもっとも大きくなる場合の遅延時間に合わせて設計しなければならなかった。
【００４４】
以上のように、従来の逐次比較型ＡＤ変換器においては、入力アナログ電位Ｖｉｎをデジタルデータに変換する際のあるビットの比較時に、インバータ１の入力端の電位が論理しきい値ＶＴＬに対して大きく離れた電位から、論理しきい値ＶＴＬ付近の逆極性の判定出力Ｓ１を出力する電位に変化する場合があり、このときのコンパレータにおける遅延時間が非常に長くなるという問題があった。
【００４５】
また、上記特許文献６には、各ビット決定に割り当てられた所定時間の期間に基づかず、ビット決定を行うための信号を提供することにより逐次比較型ＡＤ変換器における動作の高速化を図る方法が開示されている。しかしながら、上記特許文献６に開示されている方法は、デジタルデータが得られる時間が入力アナログ電位Ｖｉｎに応じて異なるため、得られた結果を有効に利用するには回路が複雑化してしまうという問題があった。さらに、上記特許文献６に開示されている方法は、反対に結合された２つの差動コンパレータ回路を用いなければならず、シングルエンド入力のコンパレータに適用することができない、また差動コンパレータ回路を用いた場合でも回路規模が２倍以上になってしまうという問題があった。
【００４６】
また、上記非特許文献１には、差動コンパレータ回路の出力信号をリセットすることで逐次比較型ＡＤ変換器における動作の高速化を図る方法が開示されている。しかしながら、上記特許文献６に開示されている方法は、正帰還回路を増幅回路として用いており、シングルエンド入力のコンパレータには適用できないとともに、タイミング設計が非常に困難になるという問題があった。
【００４７】
本発明は、このような事情に鑑みて成されたものであり、逐次比較型ＡＤ変換器にてＡＤ変換を高速に行うことができるようにすることを目的とする。また、本発明は、正帰還型の回路を用いない回路構成でＡＤ変換を高速に行うことができる逐次比較型ＡＤ変換器を提供することを第２の目的とする。
【００４８】
【課題を解決するための手段】
本発明のＡＤ変換器は、比較電位を出力する局部ＤＡ変換器と、比較期間にて入力アナログ電位と比較電位とを比較し比較結果を増幅する増幅回路を有する比較器と、比較結果に基づいて、デジタルデータの値を１ビット毎に逐次決定し、決定した値に応じた次のビットの比較電位を局部ＤＡ変換器に出力させる制御回路と、任意の上記比較期間に上記増幅回路を初期化するリセット回路とを備える。比較器は、縦属接続されたｎ段（ｎは自然数）の増幅回路を有し、リセット回路は、少なくとも１段目の増幅回路の出力を初期化する。
【００４９】
これにより、あるビットの比較時にインバータ１の入力端の電位が論理しきい値ＶＴＬから大きく離れた電位から、次のビットの比較時に論理しきい値ＶＴＬ付近の逆の判定出力Ｓ１を出力すべき電位に変化したとしても、リセット回路により、リセット期間中にインバータ１の出力端の電位を電源電圧Ｖｄｄ付近から論理しきい値ＶＴＬ付近の電位に充放電することができるようになる。
【００５０】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
なお、以下に説明する逐次比較型ＡＤ変換器においては、局部ＤＡ変換器の内部にて供給されるデジタルデータをＤＡ変換して生成する電位を、説明の便宜上、「局部ＤＡ変換器の出力電位」と称する。
【００５１】
（第１の実施形態）
図１は、本発明の第１の実施形態による逐次比較型ＡＤ変換器の一構成例を示す図である。
【００５２】
図１において、インバータ１、２、３、容量Ｃ６、Ｃ７及びＮチャネルトランジスタ（ＮＭＯＳトランジスタ）ＮＭ１、ＮＭ２、ＮＭ３が、上記図１７に示した逐次比較型ＡＤ変換器と同様に直列接続した３段のコンパレータ（チョッパー型コンパレータ）を構成する。各コンパレータは、１つのインバータ１、２、３と、対応するインバータ１、２、３の入力端子及び出力端子にソース及びドレインがそれぞれ接続された１つのＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３とで構成される。ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３のゲートには制御信号ＳＰＬ１が供給される。
【００５３】
なお、インバータ１、２、３の論理しきい値は等しく、ＶＴＬである。また、コンパレータを容量Ｃ６、Ｃ７により結合しているのは、インバータ１〜３により全体で十分な増幅度を確保するとともに、インバータ１、２、３の論理しきい値ＶＴＬのずれがある場合に、それを補償するためである。
【００５４】
４は逐次比較制御回路であり、図１に示した逐次比較型ＡＤ変換器を構成する各回路を制御する。例えば、逐次比較制御回路４は、比較動作時にインバータ３の出力である判定出力Ｓ１に基づいて所定期間毎にデジタルデータを生成するとともに、デジタルデータにて決定した値を保持する。さらに、逐次比較制御回路４は、すべてのビットの値が決定したデジタルデータをアナログ入力電位ＶｉｎのＡＤ変換出力として外部に出力する。また、例えば、逐次比較制御回路４は、生成したデジタルデータを局部ＤＡ変換器５に供給したり、制御信号ＳＰＬ１及びリセット信号ＲＳＴを出力したりする。
【００５５】
局部ＤＡ変換器５は、上記図１７に示した局部ＤＡ変換器と同様の動作を行う。具体的には、局部ＤＡ変換器５は、逐次比較制御回路４から供給されるデジタルデータＳ２をＤＡ変換して比較電位（局部ＤＡ変換器の出力電位）を生成する。また、局部ＤＡ変換器５は、アナログ入力端子８より入力される入力アナログ電位Ｖｉｎを記憶し、各ビットの比較時にノードＮ１の電位ＶN1を、
ＶN1＝（局部ＤＡ変換器の出力電位）−入力アナログ電位Vin＋VTL…（１）
にする。つまり、局部ＤＡ変換器５は、局部ＤＡ変換器、入力アナログ電位Ｖｉｎのサンプル・ホールド回路及び上記式（１）に示される電位ＶN1を生成する加減算回路としての機能を有する。
なお、逐次比較制御回路４及び局部ＤＡ変換器５の詳細については後述する。
【００５６】
６はリセット回路であり、入力されるリセット信号ＲＳＴ（インバータ７により反転されたリセット信号ＲＳＴも含む。）に基づいて、ノードＮ２（１段目のコンパレータの出力端）の電位ＶN2を、論理しきい値ＶＴＬ付近の電位に充放電するように動作する。
【００５７】
リセット回路６は、４つのＮＭＯＳトランジスタＮＭ４、ＮＭ５、ＮＭ６、ＮＭ７と、４つのＰチャネルトランジスタ（ＰＭＯＳトランジスタ）ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４とで構成される。トランジスタＰＭ１、ＰＭ２のソースは電源電圧Ｖｄｄに対してそれぞれ接続され、トランジスタＮＭ４、ＮＭ７のソースはグランド（ＧＮＤ）に対してそれぞれ接続される。
【００５８】
トランジスタＰＭ２のドレインとトランジスタＮＭ５のドレイン、トランジスタＮＭ５のソースとトランジスタＮＭ６のドレイン、トランジスタＮＭ６のソースとトランジスタＮＭ７のドレインがそれぞれ接続される。トランジスタＰＭ３のドレインはトランジスタＰＭ４のソースに接続される。トランジスタＰＭ３のソースは、トランジスタＰＭ２のドレインとトランジスタＮＭ５のドレインとの相互接続点Ｎ６に接続され、トランジスタＰＭ４のドレインは、トランジスタＮＭ６のソースとトランジスタＮＭ７のドレインとの相互接続点Ｎ７に接続される。
【００５９】
また、トランジスタＰＭ１のドレインとトランジスタＮＭ４のドレインとの相互接続点、トランジスタＮＭ５のソースとトランジスタＮＭ６のドレインとの相互接続点、及びトランジスタＰＭ３のドレインとトランジスタＰＭ４のソースとの相互接続点は、ノードＮ２に対して接続される。トランジスタＰＭ１のゲートは相互接続点Ｎ６に接続され、トランジスタＮＭ４のゲートは相互接続点Ｎ７に接続される。トランジスタＰＭ２、ＮＭ５、ＮＭ６のゲートには、リセット信号ＲＳＴが供給され、トランジスタＰＭ３、ＰＭ４、ＮＭ７のゲートには、リセット信号ＲＳＴがインバータ７により反転され供給される。
【００６０】
次に、動作について説明する。
本実施形態の逐次比較型ＡＤ変換器によるＡＤ変換でのサンプリング動作及び、比較動作の基本的な動作原理は、従来の逐次比較型ＡＤ変換器と同様である。図２（Ａ）、（Ｂ）、（Ｃ）は、上記図１に示した逐次比較型ＡＤ変換器（局部ＤＡ変換器は１０ビット精度）の動作波形の一例を示す図である。電位７６７Ｖｒｅｆ／１０２４の入力アナログ電位ＶｉｎをＡＤ変換する際の動作波形を示している。
【００６１】
図２に示したサンプリング期間ＴSPLにおいて、ノードＮ１（インバータ１の入力端）の電位ＶN1、ノードＮ２（インバータ１の出力端）の電位ＶN2は、論理しきい値ＶＴＬになり、入力アナログ電位Ｖｉｎが局部ＤＡ変換器５に記憶される。ノードＮ３〜Ｎ５及び判定出力Ｓ１の電位も論理しきい値ＶＴＬである。
【００６２】
サンプリング終了後、逐次比較型ＡＤ変換器は、比較期間ＴCOMにおいてＭＳＢから下位側に順番にデジタルデータを決定していく比較動作を行う。逐次比較型ＡＤ変換器は、２分検索により入力アナログ電位Ｖｉｎとの電位差がもっとも小さくなるデジタルデータを検索する。
【００６３】
１ビット目（ＭＳＢ）の比較では、局部ＤＡ変換器５の出力電位は５１２Ｖｒｅｆ／１０２４（Ｖｒｅｆ／２）であるので、ノードＮ１の電位ＶN1は、
ＶN1＝512Vref／1024−767Vref／1024＋VTL＝−255Vref／1024＋VTL
になる（上記式（１）参照）。したがって、ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる（比較期間ＴC1）。
【００６４】
２ビット目の比較では、局部ＤＡ変換器５の出力電位は７６８Ｖｒｅｆ／１０２４（３Ｖｒｅｆ／４）であるので、ノードＮ１の電位ＶN1は、
ＶN1＝768Vref／1024−767Vref／1024＋VTL＝Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｌ”になる（比較期間ＴC2）。
【００６５】
３ビット目の比較では、局部ＤＡ変換器５の出力電位は６４０Ｖｒｅｆ／１０２４（５Ｖｒｅｆ／８）であるので、ノードＮ１の電位ＶN1は、
ＶN1＝640Vref／1024−767Vref／1024＋VTL＝−127Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる（比較期間ＴC3）。
【００６６】
４ビット目の比較では、局部ＤＡ変換器５の出力電位は７０４Ｖｒｅｆ／１０２４（１１Ｖｒｅｆ／１６）であり、ノードＮ１の電位ＶN1は、
ＶN1＝704Vref／1024−767Vref／1024＋VTL＝−63Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる（比較期間ＴC4）。
【００６７】
５ビット目の比較では、局部ＤＡ変換器５の出力電位は７３６Ｖｒｅｆ／１０２４（２３Ｖｒｅｆ／３２）であり、ノードＮ１の電位ＶN1は、
ＶN1＝736Vref／1024−767Vref／1024＋VTL＝−31Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる。
【００６８】
６ビット目の比較では、局部ＤＡ変換器５の出力電位は７５２Ｖｒｅｆ／１０２４（４７Ｖｒｅｆ／６４）であり、ノードＮ１の電位ＶN1は、
ＶN1＝752Vref／1024−767Vref／1024＋VTL＝−15Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる。
【００６９】
７ビット目の比較では、局部ＤＡ変換器５の出力電位は７６０Ｖｒｅｆ／１０２４（９５Ｖｒｅｆ／１２８）であり、ノードＮ１の電位ＶN1は、
ＶN1＝760Vref／1024−767Vref／1024＋VTL＝−7Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる。
【００７０】
８ビット目の比較では、局部ＤＡ変換器５の出力電位は７６４Ｖｒｅｆ／１０２４（１９１Ｖｒｅｆ／２５６）であり、ノードＮ１の電位ＶN1は、
ＶN1＝764Vref／1024−767Vref／1024＋VTL＝−3Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる。
【００７１】
９ビット目の比較では、局部ＤＡ変換器５の出力電位は７６６Ｖｒｅｆ／１０２４（３８３Ｖｒｅｆ／５１２）であり、ノードＮ１の電位ＶN1は、
ＶN1＝766Vref／1024−767Vref／1024＋VTL＝−Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる。
【００７２】
１０ビット目の比較では、局部ＤＡ変換器５の出力電位は７６７Ｖｒｅｆ／１０２４であり、ノードＮ１の電位ＶN1は、
ＶN1＝767Vref／1024−767Vref／1024＋VTL＝VTL
になる。ここで、上述したように説明を簡単にするために入力アナログ電位Ｖｉｎは７６７Ｖｒｅｆ／１０２４としたが、“７６７”の出力を実際に得るには、入力アナログ電位Ｖｉｎは７６７．５×Ｖｒｅｆ／１０２４であるので、ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる。
得られる各ビットの比較結果を、１ビット目をＭＳＢとして順に並べると、デジタルデータの値“1011111111”が得られる。
【００７３】
ここで、本実施形態による逐次比較型ＡＤ変換器は、図６に示したようにＡＤ変換動作における各ビットの比較期間にて初期の一定期間ＲＴ、リセット信号ＲＳＴを“Ｈ”にする。これにより、リセット回路６が活性化され、一時的にコンパレータ回路が備える１段目のインバータ１の出力抵抗を小さく、すなわちインバータ１の増幅率を小さくするように制御する。その後、逐次比較型ＡＤ変換器は、各ビットの比較期間における残りの期間、リセット回路６を非活性化してインバータ１の増幅率を大きくし、比較結果が得られるように制御する。
【００７４】
説明を簡単にするためにリセット回路６のトランジスタＰＭ１、ＮＭ４が、インバータ１を構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタとそれぞれ同じサイズであるとする。トランジスタＰＭ１、ＮＭ４がインバータとして動作するときの論理しきい値もＶＴＬになる。
【００７５】
リセット信号ＲＳＴが“Ｈ”のとき、リセット回路６では、トランジスタＰＭ２、ＮＭ７がＯＦＦ状態になり、トランジスタＰＭ３、ＰＭ４、ＮＭ５、ＮＭ６がＯＮ状態になる。これにより、トランジスタＰＭ１、ＮＭ４のゲート電位は、ノードＮ２の電位ＶN2に等しくなり、トランジスタＰＭ１、ＮＭ４は、ノードＮ２の電位ＶN2が入力されるインバータと等価に動作する（但し、出力も同時にノードＮ２に接続されており、トランジスタＰＭ１、ＮＭ４は、入出力が短絡されノードＮ２に接続されたインバータとして動作する。）。
【００７６】
このとき、ノードＮ２の電位ＶN2がインバータ１の論理しきい値ＶＴＬより高い場合には、トランジスタＰＭ１、ＮＭ４の出力は“Ｌ”になろうとする。逆に、ノードＮ２の電位ＶN2がインバータ１の論理しきい値ＶＴＬより低い場合には、トランジスタＰＭ１、ＮＭ４の出力は“Ｈ”になろうとする。トランジスタＰＭ１、ＮＭ４のドレインがノードＮ２に接続されているために、ノードＮ２の電位ＶN2がインバータ１により論理しきい値ＶＴＬから大きく離れようとすると、論理しきい値ＶＴＬ付近の電位に引き戻そうとするフィードバック制御が働くととらえても良い。
【００７７】
その結果、リセット信号が“Ｈ”である期間は、リセット回路６（トランジスタＰＭ１、ＮＭ４の作用）により、インバータ１の出力抵抗が小さくなる。したがって、ノードＮ２の電位ＶN2と論理しきい値ＶＴＬとの電位差と、ノードＮ１の電位ＶN1と論理しきい値ＶＴＬとの電位差の比、すなわちリセット回路６による効果を含めたインバータ１の増幅率は小さくなる。
【００７８】
一方、リセット信号ＲＳＴが“Ｌ”の期間は、トランジスタＰＭ２、ＮＭ７がＯＮ状態になり、トランジスタＰＭ３、ＰＭ４、ＮＭ５、ＮＭ６がＯＦＦ状態になる。これにより、トランジスタＰＭ１、ＮＭ４は、ＯＦＦ状態になり、リセット回路６はノードＮ２の電位ＶN2にほとんど影響を及ぼさない。
【００７９】
仮に、リセット回路６が活性化されていない（トランジスタＰＭ１、ＮＭ４がＯＦＦ状態）場合のコンパレータを構成するインバータ１〜３の増幅率を１０倍とし、リセット回路６が活性化されている（トランジスタＰＭ１、ＮＭ４がＯＮ状態）場合のインバータ１の増幅率を２倍（インバータ２、３の増幅率は１０倍）としてコンパレータにおける遅延時間について説明する。
【００８０】
つまり、リセット回路６を活性化した場合には、インバータ１の出力抵抗（増幅率）が、等価的にリセット回路６を活性化していない場合の１／５になるとする。上記図２に示した動作波形においても、リセット信号ＲＳＴが“Ｈ”のときには、インバータ１の増幅率が小さくなり、ノードＮ２の電位ＶN2が論理しきい値ＶＴＬに近い電位になっていることがわかる。
【００８１】
本実施形態においても、電位７６７Ｖｒｅｆ／１０２４の入力アナログ電位ＶｉｎをＡＤ変換する際、１ビット目の比較ではインバータ１の入力端の電位は、（−２５５Ｖｒｅｆ／１０２４＋ＶＴＬ）になる。同様に、２ビット目の比較ではインバータ１の入力端の電位は、（Ｖｒｅｆ/１０２４＋ＶＴＬ）になる。
【００８２】
従来の逐次比較型ＡＤ変換器では、このようにあるビットの比較時にインバータ１の入力端の電位が論理しきい値ＶＴＬに対して大きく離れた電位から、論理しきい値ＶＴＬ付近の逆の比較結果を出力する電位に変化すると、インバータ１における遅延時間が非常に長くなっていた。これは、上述したようにインバータ１の相互コンダクタンスｇｍは設計により一定であるので、インバータ１の入力端の電位が論理しきい値ＶＴＬ付近である場合には、論理しきい値ＶＴＬとの電位差がＬＳＢ相当分と最小であるにもかかわらず、出力の電位変動が電源電圧の１／２程度と最大になる場合があるためである。
【００８３】
それに対して、本実施形態による逐次比較型ＡＤ変換器では、リセット信号ＲＳＴが“Ｌ”の期間中は従来と同様の動作を行うので、１ビット目の比較ではノードＮ２の電位ＶN2は、ほぼ正の電源電圧Ｖｄｄになる。
【００８４】
次に、２ビット目の比較期間になると、まずノードＮ１の電位ＶN1は、Ｖｒｅｆ／１０２４＋ＶＴＬになる。同時にリセット信号ＲＳＴが“Ｈ”になることで、インバータ１の出力抵抗が、等価的にリセット回路６が活性化されていないときの１／５になる。ノードＮ２の電位ＶN2を変化させるための遅延時間は、インバータ１の出力抵抗と、ノードＮ２の負荷容量及び寄生容量で示される。インバータ１の出力抵抗が、リセット回路６が活性化されていない場合の１／５になると、インバータ１（ノードＮ２）の時定数も１／５になる。
【００８５】
これにより、ノードＮ２の放電時間は、リセット回路６を設けない場合の１／５になる。図２に示したように比較期間にてリセット信号ＲＳＴが“Ｈ”であるときには、ノードＮ２の時定数が小さくなり、従来に比べて遅延時間ＤＴも短縮されていることがわかる（特に、２ビット目の比較。）。
【００８６】
しかしながら、リセット回路６を常に活性化したままでは、インバータ１の増幅率が２であり、インバータ２、３の増幅率が１０であるので、従来の逐次比較型ＡＤ変換器のインバータ１〜３による全増幅率の１／５の増幅率しか得られない。そこで、ノードＮ２の電位ＶN2が十分放電された後、リセット信号ＲＳＴを“Ｌ”にすることにより、リセット回路６を非活性化し、インバータ１〜３の増幅率をそれぞれ１０倍にすることができる。したがって、リセット信号ＲＳＴを“Ｌ”にした場合に、本実施形態による逐次比較型ＡＤ変換器において最終的に得られるノードＮ２、Ｎ４、比較判定Ｓ１の振幅は、上記図１７に示した従来の逐次比較型ＡＤ変換器とほぼ等しくすることができる。
【００８７】
上述した説明では、インバータ１の等価的な出力抵抗、増幅率の観点からノードＮ２の電位変化の時定数が小さくなることを説明したが、リセット回路６のフィードバック作用からノードＮ２の電位変化の時定数が小さくなることを説明することも可能である。
【００８８】
リセット信号ＲＳＴが“Ｈ”になると、リセット回路６内のトランジスタＰＭ１、ＮＭ４のドレインは、ノードＮ２に接続されているために、インバータ１によりノードＮ２の電位ＶN2が論理しきい値ＶＴＬから大きく離れようとすると、論理しきい値ＶＴＬ付近の電位に引き戻そうとするフィードバック制御が働く。
【００８９】
図２に示した例では、ノードＮ２の電位ＶN2は、１ビット目の比較によりほぼ電源電圧Ｖｄｄになっている。２ビット目の比較が始まり、リセット信号ＲＳＴが“Ｈ”になると、トランジスタＰＭ１、ＮＭ４のゲート電位は電源電圧Ｖｄｄになる。これにより、トランジスタＰＭ１がＯＦＦ状態、トランジスタＮＭ４がＯＮ状態になり、ノードＮ２の電位ＶN2が下がり始める。
【００９０】
ノードＮ２の電位をインバータ１のみで放電する場合には、インバータ１を構成するＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート電位は論理しきい値ＶＴＬ程度（より正確には、Ｖｒｅｆ／１０２４＋ＶＴＬ）であるのに対して、ゲートに電源電圧Ｖｄｄが印加されたトランジスタＮＭ４によりノードＮ２の電位が放電される分だけ、ノードＮ２の電位変化が速くなる。
【００９１】
ノードＮ２の電位ＶN2が論理しきい値ＶＴＬ付近まで下がってくると、トランジスタＮＭ４によりノードＮ２の電位が一方的に放電されることはなくなる。さらに、トランジスタＰＭ１からの充電も行われるので、ノードＮ２の電位ＶN2は最終的に論理しきい値ＶＴＬ付近の電位になる。ここで、トランジスタＰＭ１、ＮＭ４で構成されるインバータの論理しきい値もＶＴＬであることが望ましい。
【００９２】
以上のように、本実施形態による逐次比較型ＡＤ変換器は、リセット回路を備えることによりコンパレータ（インバータ１〜３）出力電位の変化、つまりＡＤ変換動作の高速化が達成される。従来の逐次比較型ＡＤ変換器では多大な時間を要する上記図２に示した２ビット目の比較のような場合であっても、本実施形態による逐次比較型ＡＤ変換器は、遅延時間を大幅に短縮でき、例えば上記図２に示した例では、従来に比べて１／２以下に短縮されている。
【００９３】
また、リセット期間ＲＴには、１段目のコンパレータ（インバータ１）に流れる電流は、リセット回路６が活性化されていない場合の電流値より大きくなるが、各ビットの比較期間に対するリセット期間の割合を、例えば１／５程度の期間にしておけば、消費電力の増加は小さく抑えることが可能である。
【００９４】
以上、説明したように本実施形態による逐次比較型ＡＤ変換器は、インバータ１の出力端にリセット回路６を設け、各ビット比較の初期の所定期間（リセット期間ＲＴ）だけリセット信号ＲＳＴによりリセット回路６を活性化する。これにより、インバータ１の出力抵抗を小さく、すなわちインバータ１の増幅率を小さくするよう制御し、各ビット比較の期間の残りの期間においては、リセット回路６を非活性化して、インバータ１の増幅率を大きくして比較結果が得られるように制御する。
【００９５】
インバータ１の入力端の電位が論理しきい値ＶＴＬから大きく離れた電位から論理しきい値ＶＴＬ付近の電位に変化するとき、ノードＮ２の電位ＶN2を電源電圧Ｖｄｄ付近から論理しきい値ＶＴＬ付近の電位に充放電しなければならない。本実施形態によれば、リセット期間ＲＴにて、リセット回路６によりノードＮ２の電位ＶN2を電源電圧Ｖｄｄ付近から、論理しきい値ＶＴＬ付近の電位に充放電することができ、従来の問題点を解決することができる。これは、リセット回路６を活性化することにより、インバータ１の出力抵抗が小さく、すなわちインバータ１の増幅率が、リセット期間に小さくなるためであると解釈することもできる。これにより、インバータ１の相互コンダクタンスｇｍが一定で、入力電位差が最小（ＬＳＢ程度と）程度であり供給できる負荷電流が小さくても、ノードＮ２の電位ＶN2の変化に要する時間を短縮できる。これにより、逐次比較型ＡＤ変換器でのＡＤ変換動作の高速化を図ることができる。
【００９６】
また、上記特許文献６では高速化を達成するために、各ビット決定に割り当てられた所定期間に基づかず、逐次比較ビット決定を行うための信号を提供することにより逐次比較ＡＤ変換器の変換速度を改善する方法を採用していたが、反対に結合された２つの差動コンパレータおよび論理回路を使用する必要があった。そのために、シングルエンド入力のコンパレータには適用できない、差動コンパレータを用いる場合でも回路規模が２倍以上になってしまうという問題があったのに対して、本実施形態によれば、シングルエンド入力の増幅器に対しても、わずかな数の素子を追加するだけで、回路規模の増大を抑制しながらもＡＤ変換動作の高速化の手段を提供できるという利点がある。
【００９７】
また、上記非特許文献１では、シングルエンド入力のコンパレータには適用できない問題があったのに対して、本実施形態によれば、シングルエンド入力のコンパレータにリセット回路６を適用できるように回路を構成でき、シングルエンド入力コンパレータでの高速化が達成される。
【００９８】
さらには、上記特許文献６では、各ビット決定にかかる時間は、各ビット決定に割り当てられた所定期間に基づかない回路構成となっており、入力されるアナログ電位によって、デジタルコードが得られる時間が一定せず、得られた結果を有効に利用するためには、回路が複雑化するという問題点があった。それに対して、本実施形態では、上述した説明から明らかなように、もっとも遅延時間が大きくなる比較条件を探し出して最大の遅延時間をもとに、各ビットの比較の期間をあらかじめ決めて差し支えない。したがって、入力アナログ電位によらず、所定時間の期間に基づく各ビット比較の期間を決定することが可能で、ＡＤ変換に要する時間が一定であるという利点も得られる。
【００９９】
以上、コンパレータを構成する１段目のインバータ１の出力端であるノードＮ２に対してリセット回路６を設ける例を説明してきたが、リセット回路６とともに、ノードＮ４、あるいは判定出力Ｓ１の電位を論理しきい値ＶＴＬ付近にするような回路を用いても、同様な効果が得られることは言うまでもない。
【０１００】
図３は、局部ＤＡ変換器５の回路構成例を示す図である。図３においては、４ビット精度の容量ＤＡ変換器を一例として示しているが、局部ＤＡ変換器５の精度はＡＤ変換の精度に合わせて任意のビット数に拡張可能である。また、局部ＤＡ変換器５として、容量ＤＡ変換器に限らず、抵抗ＤＡ変換器を用いても良いし、容量ＤＡ変換器と抵抗ＤＡ変換器とを合わせて用いても良い。
【０１０１】
図３において、Ｃ１〜Ｃ５は容量であり、容量Ｃ１、Ｃ２の容量値をＣｘとすると、容量Ｃ３の容量値が２Ｃｘ、容量Ｃ４の容量値が４Ｃｘ、容量Ｃ５の容量値が８Ｃｘと重み付けされている。ＮＳ１〜ＮＳ９、ＮＭ４０はＮＭＯＳトランジスタであり、ＰＳ１〜ＰＳ９はＰＭＯＳトランジスタである。
【０１０２】
２１、２３、２５、２７は否定論理積演算回路（ＮＡＮＤ回路）、２２、２４、２６、２８は否定論理和演算回路（ＮＯＲ回路）であり、２０はインバータである。また、８は入力アナログ電位Ｖｉｎが供給されるアナログ入力端子、１５は比較のための正のリファレンス電位Ｖｒｅｆが供給される端子である。
【０１０３】
容量Ｃ１〜Ｃ５の一端は、ノードＮ１に接続される。容量Ｃ１の他端は、トランジスタＮＭ４０を介してグランドに接続可能であるとともに、トランジスタＮＳ９、ＰＳ９で構成されたトランスファーゲートを介してアナログ入力端子８に接続可能である。トランジスタＮＭ４０のゲートには、比較動作の制御信号ＣＯＭＰが供給される。
【０１０４】
容量Ｃ２の他端は、トランジスタＮＳ８、ＰＳ８で構成されたトランスファーゲートを介してアナログ入力端子８に接続可能である。さらに、容量Ｃ２の他端は、トランジスタＰＳ４を介して端子１５に接続可能であるとともに、トランジスタＮＳ４を介してグランドに接続可能である。
【０１０５】
トランジスタＰＳ４のゲートには、デジタルデータＳ２［０］（ＬＳＢ）と制御信号ＣＯＭＰとのＮＡＮＤ回路２７による演算結果が供給される。また、トランジスタＮＳ４のゲートには、デジタルデータＳ２［０］とインバータ２０により制御信号ＣＯＭＰを反転した信号とのＮＯＲ回路２８による演算結果が供給される。
【０１０６】
容量Ｃ３、Ｃ４、Ｃ５の他端については、制御に関わるデジタルデータがそれぞれＳ２［１］、Ｓ２［２］、Ｓ２［３］（ＭＳＢ）と異なるだけで、上述した容量Ｃ２の他端側と同様の構成であるので説明は省略する。
図３においては、トランジスタＰＳ１〜ＰＳ４、ＮＳ１〜ＮＳ４、容量Ｃ１〜Ｃ５は容量ＤＡ変換器として動作する。
【０１０７】
それぞれのトランスファーゲートを構成するトランジスタＮＳ５〜ＮＳ９及びＰＳ５〜ＰＳ９のゲートには、サンプリング動作の制御信号ＳＰＬ２及びＳＰＬ２Ｂが供給される。
【０１０８】
図３に示した局部ＤＡ変換器５の動作について簡単に説明する。
図３において、制御信号ＣＯＭＰが“Ｈ”のとき、容量Ｃ１の他端はグランドに接続される。ＮＡＮＤ回路２１、２３、２５、２７の出力はデジタルデータＳ２［３］〜Ｓ２［０］の反転信号になる。また、インバータ２０によりＮＯＲ回路２２、２４、２６、２８の入力には“Ｌ”が供給されるので、ＮＯＲ回路２２、２４、２６、２８の出力もデジタルデータＳ２［３］〜Ｓ２［０］の反転信号になる。
【０１０９】
デジタルデータＳ２［３］〜Ｓ２［０］の値に従って、重み付けされた容量Ｃ１〜Ｃ５の上記他端をグランドあるいはリファレンス電位Ｖｒｅｆにできるので、ノードＮ１にデジタルデータＳ２に応じた電位を供給することができる（図３では容量Ｃ１の他端はグランド（ＧＮＤ）にしているので、リファレンス電位Ｖｒｅｆにつながれる容量値は０〜１５Ｃｘとなり、全体の容量が１６Ｃｘなので発生できるＤＡＣ出力電位は、０からＶｒｅｆ／１６刻みで、１５Ｖｒｅｆ／１６までになる。）
【０１１０】
図４は、逐次比較制御回路４の構成例を示す図である。
なお、以下の説明では、４ビット精度のＡＤ変換に対応する逐次比較制御回路４を一例として説明するが、上述した局部ＤＡ変換器５と同様にＡＤ変換の精度に合わせて任意のビット数に拡張可能である。
【０１１１】
図４において、３０はリセット信号生成回路、３１は制御信号生成回路である。制御信号生成回路３１は、外部クロック信号ＯＣＬＫ及びサンプリング・比較制御信号ＣＴＬが外部から入力され、ＡＤ変換動作を制御するための各種制御信号を生成し出力する。生成される制御信号には、サンプリング動作の制御信号ＳＰＬ１、ＳＰＬ２、ＳＰＬ２Ｂ、比較動作の制御信号ＣＯＭＰ、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、Ｄフリップフロップを制御するためのリセット信号ＤＦＲＳＴ及びセット信号ＳＥＴがある。
【０１１２】
リセット信号生成回路３０は、判定出力Ｓ１、リセット信号ＲＳＴ発生のイネーブル信号ＲＳＴＥＮが外部から入力される。また、リセット信号生成回路３０は、制御信号ＣＯＭＰ、内部クロック信号ＣＬＫ１〜ＣＬＫ４、リセット信号ＤＦＲＳＴ及びセット信号ＳＥＴが制御信号生成回路３１から入力される。リセット信号生成回路３０は、入力される信号に基づいてデジタルデータＳ２及びリセット信号ＲＳＴを出力する。
【０１１３】
図５は、リセット信号生成回路３０の回路構成例を示す図である。この図５において、図４に示した信号と同一の信号には同じ符号を付している。
図５において、３２は制御論理回路、ＤＦＳ１はセット（出力を“１”にする）機能付きＤフリップフロップ、ＤＦＲ１〜ＤＦＲ３はリセット（出力を“０”にする）機能付きＤフリップフロップである。また、３４、３７、４０は遅延回路、３５、３８、４１はインバータ、３３、３６、３９、４３は論理積演算回路（ＡＮＤ回路）、４２は論理和演算回路（ＯＲ回路）である。
【０１１４】
制御論理回路３２は、入力される判定出力Ｓ１に基づいてデータ信号ＤＴ１〜ＤＴ４を出力する。ＤフリップフロップＤＦＳ１、ＤＦＲ１、ＤＦＲ２、ＤＦＲ３は、データ信号ＤＴ１〜ＤＴ４等に応じてデジタルデータＳ２［３］〜Ｓ２［０］をそれぞれ出力する。
【０１１５】
遅延回路３４は、入力される内部クロック信号ＣＬＫ１を所定時間（例えば、リセット期間ＲＴ）遅延させてインバータ３５に出力する。ＡＮＤ回路３３は、内部クロック信号ＣＬＫ１とインバータ３５より出力される信号との論理積演算を行い、演算結果をＯＲ回路４２に出力する。
【０１１６】
同様に、遅延回路３７とインバータ３８とＡＮＤ回路３６との組、遅延回路４０とインバータ４１とＡＮＤ回路３９との組は、入力される内部クロック信号ＣＬＫ３、制御信号ＣＯＭＰを用いて上述したのと同様の処理を行い、演算結果をＯＲ回路４２に出力する。さらに、ＯＲ回路４２は、ＡＮＤ回路３３、３６、３９による演算結果を論理和演算し、演算結果をＡＮＤ回路４３に出力する。
ＡＮＤ回路４３は、ＯＲ回路４２から供給される演算結果と、リセット信号ＲＳＴ発生のイネーブル信号ＲＳＴＥＮとの論理積演算を行い、演算結果をリセット信号ＲＳＴとして出力する。
【０１１７】
図６は、逐次比較制御回路４の動作の一例を示すタイミングチャートである。
サンプリング期間ＴSPLにおいて、制御信号生成回路３１は、制御信号ＳＰＬ１、ＳＰＬ２を“Ｈ”、制御信号ＳＰＬ２Ｂを“Ｌ”にする。これにより、ノードＮ１の電位ＶN1がＶＴＬになり、容量（サンプリング容量）Ｃ１〜Ｃ５の他端がトランジスタＮＳ５〜ＮＳ９、ＰＳ５〜ＰＳ９によりアナログ入力端子８に接続される。したがって、容量Ｃ１〜Ｃ５は入力アナログ電位ＶｉｎとＶＴＬとの電位差に充電される。
【０１１８】
サンプリング期間ＴSPLでは、比較動作の制御信号ＣＯＭＰは“Ｌ”となっている。制御信号ＣＯＭＰとインバータ２０により反転された信号により、トランジスタＰＳ１〜ＰＳ４のゲート電位は“Ｈ”、トランジスタＮＳ１〜ＮＳ４のゲート電位は“Ｌ”になる。
【０１１９】
サンプリングが終了して各ビットの比較動作を開始する際、制御信号生成回路３１は、ノードＮ１の電位ＶN1が電荷の再分配で決まるように制御信号ＳＰＬ１を“Ｌ”にし、トランジスタＮＭ１をＯＦＦ状態にする。また、トランジスタＮＳ５〜ＮＳ９、ＰＳ５〜ＰＳ９をＯＦＦ状態にするように、制御信号ＳＰＬ２を“Ｌ”、ＳＰＬ２Ｂを“Ｈ”にする。
【０１２０】
その後、局部ＤＡ変換器５により比較電位を生成し、比較電位と入力アナログ電位Ｖｉｎとの大小関係を判定していく。まず、基準となるリファレンス電位Ｖｒｅｆの１／２の電位から比較判定を行う。つまり、１ビット目（ＭＳＢ）の比較（期間ＴC1）では、リセット信号生成回路３０は、デジタルデータＳ２（Ｓ２［３］、Ｓ２［２］、Ｓ２［１］、Ｓ２［０］）として“１０００”を出力する。
【０１２１】
そこでリセット信号生成回路３０は、セット信号ＳＥＴ及びリセット信号ＤＦＲＳＴ及びＤフリップフロップＤＦＳ１、ＤＦＲ１〜ＤＦＲ３により、デジタルデータＳ２に予め“１０００”を出力しておく。図６において、セット信号ＳＥＴ及びリセット信号ＤＦＲＳＴが、比較動作開始時点まで“Ｈ”になっているのはこのことを表している。ここで、本実施形態では、セット信号ＳＥＴ及びリセット信号ＤＦＲＳＴを“Ｈ”にすることで、ＤフリップフロップＤＦＳ１の出力を“Ｈ”、ＤフリップフロップＤＦＲ１〜ＤＦＲ３の出力を“Ｌ”にするものとする。
【０１２２】
次に、制御信号生成回路３１は、１ビット目の比較を開始するために制御信号ＣＯＭＰを“Ｈ”にする。デジタルデータＳ２は“１０００”になっているので、制御信号ＣＯＭＰを“Ｈ”にすることによりトランジスタＰＳ１、ＮＳ２〜ＮＳ４がＯＮ状態になる。したがって、局部ＤＡ変換器５は、容量分割により出力電位としてＶｒｅｆ／２の電位を生成することができる（より正確には式（１）の電位になる。）。
【０１２３】
１ビット目の比較結果が得られた後、デジタルデータＳ２を更新する。
更新されるデジタルデータＳ２は、１ビット目の比較結果より、１ビット目（Ｓ２［３］）及び２ビット目（Ｓ２［２］）の少なくとも一方である。制御信号生成回路３１は、１ビット目の比較から２ビット目の比較（期間ＴC2）に移る時点で、内部クロック信号ＣＬＫ１、ＣＬＫ２を“Ｈ”に変化させる（Ｄフリップフロップはクロック信号の立ち上がりに同期して値が更新されるものとする）。
【０１２４】
デジタルデータＳ２［３］については、１ビット目の比較結果により値が“０”又は“１”に確定する。デジタルデータＳ２［２］については、まず“１”をたてて、２ビット目の比較を行う。なお、制御信号生成回路３１は、デジタルデータが更新されるまでに、セット信号ＳＥＴとリセット信号ＤＦＲＳＴとを“Ｈ”から“Ｌ”にしておく。
【０１２５】
２ビット目の比較の結果に応じて、デジタルデータＳ２［２］、Ｓ２［１］が更新されるので、制御信号生成回路３１は、３ビット目の比較（期間ＴC3）が始まる時点で、内部クロック信号ＣＬＫ２、ＣＬＫ３を“Ｌ”から“Ｈ”に変化させる。
【０１２６】
以下同様に、４ビット目の比較（期間ＴC4）の開始時点では、デジタルデータＳ２［１］、Ｓ２［０］が更新されるので、制御信号生成回路３１は、４ビット目の比較が始まる時点で、内部クロック信号ＣＬＫ３、ＣＬＫ４を“Ｌ”から“Ｈ”に変化させる。
【０１２７】
このように回路を構成すると、制御信号ＣＯＭＰの立ち上がりが、１ビット目の比較の開始に相当し、内部クロック信号ＣＬＫ１の立ち上がりが、２ビット目の比較の開始に相当し、内部クロック信号ＣＬＫ３の立ち上がりが、３ビット目及び４ビット目の比較の開始に相当することになる。
【０１２８】
制御信号ＣＯＭＰ、内部クロック信号ＣＬＫ１、ＣＬＫ３の立ち上がりを、例えば図５に示したような遅延回路とインバータとＡＮＤ回路とで検出し、ＯＲ回路４２により論理和演算を行えば、各ビットの比較期間の開始から一定時間だけ“Ｈ”になるリセット信号ＲＳＴを生成することができる。なお、図５に示したイネーブル信号ＲＳＴＥＮは“Ｈ”であるとする。このリセット信号ＲＳＴによりＡＤ変換動作を高速化することは上述した通りである。
【０１２９】
イネーブル信号ＲＳＴＥＮを“Ｌ”にすれば、リセット信号ＲＳＴの発生を停止できることは、図５と上述した説明から明らかである。リセット回路を活性化するリセット信号ＲＳＴを発生するように回路を構成するだけでなく、リセット信号ＲＳＴが必要ない場合には、リセット回路を活性化しないように制御可能な信号ＲＳＴＥＮを設けておく。これにより、例えば、使用状態から高速動作が必要ない場合には、リセット回路を活性化しないように制御でき、逐次比較型ＡＤ変換器における低電力動作と高速動作との両立が可能になる。
【０１３０】
以上説明したように、図５に示した回路のように局部ＤＡ変換器に入力するデジタルデータＳ２の変更、あるいは比較開始を決定するタイミングクロックの変化時刻をそれぞれ検出して論理和演算処理を行うことにより、リセット回路を活性化するリセット信号ＲＳＴを簡単な回路で生成することができる。
【０１３１】
図７は、リセット信号生成回路３１の他の回路構成例を示す図である。
上記図５に示したリセット信号生成回路３１は、各ビットの比較開始の時刻から所定の期間、すべてのビットの比較においてリセット信号ＲＳＴを生成するようにしていたが、図７に示すリセット信号生成回路３１は、ＡＤ変換動作の高速化の効果が大きい部分についてのみリセット回路を活性化するようにリセット信号ＲＳＴを生成する。
【０１３２】
上述したＡＤ変換動作において、１ビット目の比較を開始する際のノードＮ２（インバータ１の出力端）の電位ＶN2は、論理しきい値ＶＴＬであるので、リセット回路を使用しなくとも、ノードＮ２の電位ＶN2は、すでにリセット（初期化）された場合の電位とほぼ同じ電位になっている。つまり、１ビット目の比較開始時にはリセット信号ＲＳＴを“Ｈ”に変化させないほうが消費電力の増加を抑制し消費電力の観点から望ましい。
【０１３３】
また、逐次比較ＡＤ変換におけるデジタルデータの検索原理から分かるように、あと（下位側のビット）の比較になるほど、ノードＮ１（インバータ１の入力端）の電位ＶN1と論理しきい値ＶＴＬとの差が小さくなる。
【０１３４】
上述した例では、
１ビット目の比較時が、−２５５Ｖｒｅｆ／１０２４
２ビット目の比較時が、 Ｖｒｅｆ／１０２４
３ビット目の比較時が、−１２７Ｖｒｅｆ／１０２４
４ビット目の比較時が、 −６３Ｖｒｅｆ／１０２４
５ビット目の比較時が、 −３１Ｖｒｅｆ／１０２４
６ビット目の比較時が、 −１５Ｖｒｅｆ／１０２４
７ビット目の比較時が、 −７Ｖｒｅｆ／１０２４
８ビット目の比較時が、 −３Ｖｒｅｆ／１０２４
９ビット目の比較時が、 −１Ｖｒｅｆ／１０２４
１０ビット目の比較時が、０（正しくは、−０．５×Ｖｒｅｆ／１０２４）
となる。
【０１３５】
つまり、逐次比較型ＡＤ変換器で使われる２分検索では、入力アナログ電位Ｖｉｎの範囲を、１回目の比較でＶｒｅｆ／２、２回目の比較でＶｒｅｆ／４、３回目の比較でＶｒｅｆ／８と狭めていき、最終的な値を決定するので、あとの比較になればなるほどノードＮ１の電位ＶN1の変化量は小さくなる。したがって、上述したコンパレータ遅延が大きくなるという従来の逐次比較型ＡＤ変換器での問題は、下位ビット側の比較になればなるほど遅延時間の増加の程度が小さくなっていく。
【０１３６】
以上のことから、リセット回路によりノードＮ２の電位ＶN2を論理しきい値ＶＴＬ付近の電位にする動作は、上位ビットの比較時だけに限って行っても全体の高速化に大きな効果があることが分かる。
そこで、図７に示したリセット信号生成回路３１では、１ビット目の比較時にはリセット信号ＲＳＴを“Ｈ”にせず、２ビット目、３ビット目の比較開始時だけリセット信号ＲＳＴを“Ｈ”にしてリセット回路を活性化するようにしている。これは、例えば図７に示したように、内部クロック信号ＣＬＫ２の立ち上がりだけを検出してリセット信号ＲＳＴを生成することで実現できる（図６参照）。
【０１３７】
このように、ＡＤ変換動作の高速化の効果が大きいビットを比較するときに限ってリセット回路を活性化するようなリセット信号生成回路３１を構成することで、消費電力増加を抑制できる、さらに回路規模を削減できる等の利点がある。実際に、上記図７に示したリセット信号生成回路３１は、上記図５に示したリセット信号生成回路３１から２つの遅延回路、２つのインバータ、２つのＡＮＤ回路、１つのＯＲ回路を削除したものであり、回路規模が削減されている。
【０１３８】
以上説明したように、局部ＤＡ変換器に入力するデジタルデータの変更、あるいは比較開始を決定する内部クロック信号の変化時刻から、遅延時間改善の効果が大きい部分を選択的に検出して、リセット回路を活性化するリセット信号ＲＳＴを生成することで、遅延時間改善の効果が大きい比較ビットに限ってリセット回路を活性化でき、回路の増加を抑えるとともに、消費電力の増加も抑制することができる。
【０１３９】
また、図７では４ビット精度のＤＡ変換器を一例としたので、２ビット目、３ビット目の比較開始時だけにリセット回路を活性化するためのリセット信号生成回路３１を一例として示した。本発明はこれに限らず局部ＤＡ変換器が任意のビット数であっても良いこと、比較開始時にリセット回路を活性化する比較のビット数は、効果が大きい部分という観点で自由に設計できることは、以上の説明から明らかであろう。
【０１４０】
（第２の実施形態）
次に、第２の実施形態について説明する。
図８は、本発明の第２の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。この図８において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【０１４１】
図８に示す第２の実施形態による逐次比較型ＡＤ変換器と、上記図１に示した第１の実施形態による逐次比較型ＡＤ変換器とは、リセット回路９のみが異なるだけで他の構成及び動作は同じであるので重複する説明は省略し、リセット回路９のみについて説明する。
リセット回路９は、ＡＤ変換動作のリセット期間ＲＴにおいて、１段目のインバータ１の出力端であるノードＮ２と、２段目のインバータ２の出力端であるノードＮ４の電位を近づけるように作用する。
【０１４２】
リセット回路９は、１つのＮＭＯＳトランジスタＮＭ８と１つのＰＭＯＳトランジスタＰＭ５とからなる１つのトランスファーゲートで構成される。トランスファーゲートにおける信号伝播経路の一端がノードＮ２に対して接続され、他端がノードＮ４に対して接続されている。トランジスタＮＭ８のゲートにはリセット信号ＲＳＴが供給され、トランジスタＰＭ５のゲートにはインバータ７を介してリセット信号ＲＳＴが供給される。
【０１４３】
例えば、図２に示した動作例にて１ビット目の比較が終わり、２ビット目の比較が始まる場合を考える。このとき、ノードＮ２の電位ＶN2は、インバータ１の正の電源電圧Ｖｄｄ付近の電位になっている。入力アナログ電位Ｖｉｎのサンプリング時には、ノードＮ３、Ｎ４の電位ＶN3、ＶN4も論理しきい値ＶＴＬである。したがって、１ビット目の比較の終了時点では、ノードＮ２の電位ＶN2がＶｄｄになることにより、ノードＮ３の電位ＶN3は、容量Ｃ６によりＶｄｄ程度の電位になる。１ビット目の比較の終了時点では、ノードＮ４の電位ＶN4はＧＮＤ程度の電位になる。
【０１４４】
１ビット目の比較が終わり、２ビット目の比較が始まると同時にリセット信号ＲＳＴを“Ｈ”にすると、トランジスタＮＭ８、ＰＭ５は、ＯＮ状態になり、ノードＮ２の電位ＶN2とノードＮ４の電位ＶN4とを近づけるように働く。
【０１４５】
説明を簡単にするためにノードＮ２の電位ＶN2とノードＮ３の電位ＶN3とが等しいとする（実際には多少異なるが、容量Ｃ６の容量がインバータ２の入力容量より十分大きければ、このように近似しても差し支えない。）と、インバータ２の入力がノードＮ２に対して接続されているものと仮想的に考えることができる。つまり、リセット信号ＲＳＴが“Ｈ”のときには、インバータ２は、上記図１に示したリセット回路６と同様に、入力と出力とが同じノードに接続されたインバータになることを示している。
【０１４６】
したがって、トランジスタＮＭ８、ＰＭ５がＯＮ状態になることにより、入力と出力が仮想的に短絡されたインバータ２は、図１に示したリセット回路６と同様に、インバータ１の増幅率を小さく、インバータ１の出力抵抗を小さくするように動作する。これにより、リセット回路９は、リセット信号が“Ｈ”の期間には、ノードＮ２の電位変化の時定数が小さく、電位変化を高速化するように働く。
【０１４７】
ノードＮ２の電位ＶN2が論理しきい値ＶＴＬ付近の電位に戻った後、リセット信号ＲＳＴを“Ｌ”にすると、インバータ１〜３は従来の逐次比較型ＡＤ変換器のコンパレータと同様に動作するので、同じ結果を得ることができる。
【０１４８】
以上説明したように、第２の実施形態によれば、３段で構成されるシングルエンド入力のインバータ１、２（コンパレータ）の１段目出力であるノードＮ２の電位と２段目出力であるノードＮ４の電位とを等しくするように動作するリセット回路９を設け、所定期間に基づく各ビット比較の初期の所定期間、リセット回路９を活性化する。これにより、インバータ１の出力抵抗を小さく、すなわちインバータ１の増幅率を小さくするよう制御し、所定時間の期間に基づく各ビット比較の期間の残りの期間、リセット回路９を非活性化して、インバータ１の増幅率を大きくして、比較結果が得られるように制御することでも、第1の実施形態と同様に、ＡＤ変換器動作の高速化の効果が得られる。
【０１４９】
上記図１に示した回路と同様、各ビットの比較期間は、所定時間の期間に基づいて設計するので、アナログ入力電位によらず、デジタル変換に要する時間を一定とすることができる。また、図８から明らかなように、従来回路にくらべて、わずかな回路の追加で高速化の効果が得られる。
【０１５０】
（第３の実施形態）
次に、第３の実施形態について説明する。
図９は、本発明の第３の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。この図９において、図１、図８に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【０１５１】
図９に示す第３の実施形態による逐次比較型ＡＤ変換器は、上記図８に示した第２の実施形態による逐次比較型ＡＤ変換器より容量Ｃ６及びトランジスタＮＭ２を削除し、異なるリセット回路１０を備えるようにしたものであり、他の構成及び動作は同じであるので重複する説明は省略する。
【０１５２】
リセット回路１０は、ＡＤ変換動作のリセット期間ＲＴにおいて、１段目のインバータ１の出力端であるノードＮ２を、インバータ１の論理しきい値ＶＴＬに近づけるように作用する。
【０１５３】
リセット回路１０は、１つのＮＭＯＳトランジスタＮＭ８と１つのＰＭＯＳトランジスタＰＭ５とからなる１つのトランスファーゲートに加え、２つのＮＭＯＳトランジスタＮＭ９、ＮＭ１０と２つのＰＭＯＳトランジスタＰＭ６、ＰＭ７とで構成される。トランジスタＰＭ６のソースは電源電圧Ｖｄｄに対して接続され、トランジスタＮＭ１０のソースはグランドに対して接続される。
【０１５４】
トランジスタＰＭ６のドレインとトランジスタＰＭ７のソース、トランジスタＰＭ７のドレインとトランジスタＮＭ９のドレイン、トランジスタＮＭ９のソースとトランジスタＮＭ１０のドレインが接続される。
トランスファーゲートにおける信号伝播経路の一端がノードＮ２に対して接続され、他端がトランジスタＰＭ７のドレインとトランジスタＮＭ９のドレインとの相互接続点に接続される。
【０１５５】
トランジスタＰＭ７、ＮＭ９のゲートは、トランジスタＰＭ７のドレインとトランジスタＮＭ９のドレインとの相互接続点に接続される。トランジスタＮＭ８、ＮＭ１０のゲートにはリセット信号ＲＳＴが供給され、トランジスタＰＭ５、ＰＭ６のゲートにはインバータ７を介してリセット信号ＲＳＴが供給される。
【０１５６】
例えば、図２に示した動作例にて１ビット目の比較が終わり、２ビット目の比較が始まる場合を考える。このとき、ノードＮ２の電位ＶN2は、インバータ１の正の電源電圧Ｖｄｄ付近の電位になっている。入力アナログ電位Ｖｉｎのサンプリング時には、ノードＮ２、Ｎ５の電位ＶN2、ＶN3も論理しきい値ＶＴＬである。インバータ１、２の論理しきい値ＶＴＬが等しいと、インバータ２の出力端の電位も論理しきい値ＶＴＬになる。１ビット目の比較の終了時点では、ノードＮ２の電位ＶN2が電源電圧Ｖｄｄになるので、インバータ２の出力端の電位はＧＮＤ程度の電位になる。
【０１５７】
１ビット目の比較が終わり、２ビット目の比較が始まると同時にリセット信号ＲＳＴを“Ｈ”にすると、トランジスタＮＭ８、ＮＭ１０、ＰＭ５、ＰＭ６がＯＮ状態になり、トランジスタＮＭ９、ＮＭ１０、ＰＭ６、ＰＭ７は、入力と出力とが同じ電位であるインバータと等価になる。
【０１５８】
したがって、トランジスタＮＭ９、ＮＭ１０、ＰＭ６、ＰＭ７は、インバータの論理しきい値程度の電位を出力しようとする。トランジスタＮＭ９、ＮＭ１０、ＰＭ６、ＰＭ７の論理しきい値がインバータ１の論理しきい値ＶＴＬにほぼ等しくなるように設計しておくと、トランジスタＮＭ８、ＰＭ５からノードＮ２に供給される電位もほぼ論理しきい値ＶＴＬになる。
【０１５９】
トランジスタＮＭ８、ＰＭ５がＯＮ状態になることにより、リセット回路１０は、図８に示したリセット回路９と同様に、インバータ１の増幅率を小さく、インバータ１の出力抵抗を小さくするように動作する。これにより、リセット回路１０は、リセット信号ＲＳＴが“Ｈ”の期間には、ノードＮ２の電位変化の時定数が小さくなり、電位変化を高速化するように働く。
【０１６０】
ノードＮ２の電位ＶN2が論理しきい値ＶＴＬ付近の電位に戻った後、リセット信号ＲＳＴを“Ｌ”にすると、インバータ１〜３は従来の逐次比較型ＡＤ変換器のコンパレータと同様に動作するので、同じ結果を得ることができる。
【０１６１】
以上説明したように、複数段で構成されるシングルエンド入力のインバータ回路１、２の１段目出力であるノードＮ２の電位を論理しきい値ＶＴＬに等しくするように動作するリセット回路１０を設け、所定期間に基づく各ビット比較の初期の所定の期間、リセット回路１０を活性化して、インバータ１の出力抵抗を小さく、すなわち増幅率を小さくするように制御し、所定期間に基づく各ビット比較の期間の残りの期間、リセット回路１０を非活性化して増幅率を大きくし、比較結果が得られるように制御することでも、同様に、高速化の効果が得られる。
【０１６２】
上記図８に示した回路と同様、各ビットの比較期間は、所定期間に基づいて設計するので、アナログ入力電位によらず、デジタル変換に要する時間を一定とすることができる。図９から明らかなように、従来回路にくらべて、わずかな回路の追加で高速化の効果が得られる。
【０１６３】
（第４の実施形態）
次に、第４の実施形態について説明する。
図１０は、本発明の第４の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。この図１０において、図１、図８、図９に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【０１６４】
図１０に示す第４の実施形態による逐次比較型ＡＤ変換器は、上記図９に示した第３の実施形態によるリセット回路１０のトランジスタＮＭ８、ＰＭ５、インバータを上記第３の実施形態とは異なるように接続したものであり、他の構成及び動作は同じであるので重複する説明は省略する。
【０１６５】
リセット回路１１は、ＡＤ変換動作のリセット期間ＲＴにおいて、１段目のインバータ１の出力端であるノードＮ２を、インバータ１２の論理しきい値ＶＴＬ’に近づけるように作用する。インバータ１２の論理しきい値ＶＴＬ’とインバータ１の論理しきい値ＶＴＬを近い電位としておけば、上述した他の実施形態と同様の効果が得られる。
【０１６６】
リセット回路１１は、１つのＮＭＯＳトランジスタＮＭ８と１つのＰＭＯＳトランジスタＰＭ５とからなる１つのトランスファーゲート、及びインバータ１２により構成される。トランスファーゲートにおける信号伝播経路の一端がノードＮ２に対して接続され、他端がインバータ１２の出力端に接続され、インバータ１２の入力端がノードＮ２に対して接続される。トランジスタＮＭ８のゲートにはリセット信号ＲＳＴが供給され、トランジスタＰＭ５のゲートにはインバータ７を介してリセット信号ＲＳＴが供給される。
【０１６７】
リセット回路１１は、リセット信号ＲＳＴを“Ｈ”にすることでトランジスタＰＭ５、ＮＭ８がＯＮ状態になり、インバータ１２は入力と出力とが同じ電位であるインバータと等価になる。したがって、インバータ１２は、論理しきい値ＶＴＬ’程度の電位を出力しようとする。インバータ１２の論理しきい値ＶＴＬ’が、１段目のインバータ１の論理しきい値ＶＴＬにほぼ等しくなるように設計しておくと、ノードＮ２の電位ＶN2もほぼ論理しきい値ＶＴＬになる。
【０１６８】
トランジスタＮＭ８、ＰＭ５がＯＮ状態になることにより、リセット回路１１は、図９に示したリセット回路１０と同様に、インバータ１の増幅率を小さく、インバータ１の出力抵抗を小さくするように動作する。これにより、リセット回路１１は、リセット信号ＲＳＴが“Ｈ”の期間には、ノードＮ２の電位変化の時定数が小さくなり、電位変化を高速化するよう働く。
【０１６９】
ノードＮ２の電位ＶN2が論理しきい値ＶＴＬ付近の電位に戻った後、リセット信号ＲＳＴを“Ｌ”にすると、インバータ１〜３は従来の逐次比較型ＡＤ変換器のコンパレータと同様に動作するので、同じ結果を得ることができる。
以上説明したように、図１０に示した回路においても、上記図９に示した回路と同様、従来回路にくらべて、わずかな回路の追加で高速化の効果が得られる。
【０１７０】
（第５の実施形態）
次に、第５の実施形態について説明する。
図１１は、本発明の第５の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。この図１１において、図１、図９に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【０１７１】
図１１に示す第５の実施形態による逐次比較型ＡＤ変換器は、上記図９に示した第３の実施形態による逐次比較型ＡＤ変換器よりトランジスタＮＭ８、ＰＭ５を削除し、トランジスタＮＭ１２、ＰＭ８を追加したものであり、他の構成及び動作は同じであるので重複する説明は省略する。
【０１７２】
リセット回路１３は、ＡＤ変換動作のリセット期間ＲＴにおいて、１段目のインバータ１の出力端であるノードＮ２を、トランジスタＮＭ９、ＮＭ１０、ＰＭ６、ＰＭ７で構成されたインバータの論理しきい値ＶＴＬに近づけるように作用する。
【０１７３】
また、トランジスタＰＭ８のソースは電源電圧Ｖｄｄに対して接続され、トランジスタＮＭ１２のソースはグランドに対して接続される。トランジスタＰＭ８のドレインとトランジスタＰＭ９のソース、トランジスタＰＭ９のドレインとトランジスタＮＭ１１のドレイン、トランジスタＮＭ１１のソースとトランジスタＮＭ１２のドレインが接続される。
【０１７４】
トランジスタＰＭ９のドレインとトランジスタＮＭ１１のドレインとの相互接続点が、ノードＮ２に対して接続される。トランジスタＰＭ９、ＮＭ１１のゲートは、ノードＮ１に対して接続される。トランジスタＰＭ８、ＮＭ１２のゲートには、バイアス電位ＢＩＡＳＰ、ＢＩＡＳＮがそれぞれ供給される。トランジスタＮＭ１２、ＰＭ８は、電流を制限するためのトランジスタとして働く。
【０１７５】
リセット信号ＲＳＴを“Ｈ”にすることにより、トランジスタＰＭ６、ＮＭ１０がＯＮ状態になり、トランジスタＮＭ９、ＮＭ１０、ＰＭ６、ＰＭ７は入力と出力とが同じ電位であるインバータと等価になる。したがって、トランジスタＮＭ９、ＮＭ１０、ＰＭ６、ＰＭ７により構成されるインバータは、論理しきい値程度の電位を出力しようとする。
【０１７６】
トランジスタＮＭ９、ＮＭ１０、ＰＭ６、ＰＭ７構成されるインバータの論理しきい値が、１段目のインバータを構成するトランジスタＮＭ１１、ＮＭ１２、ＰＭ８、ＰＭ９の論理しきい値ＶＴＬにほぼ等しくなるように設計しておくと、ノードＮ２の電位ＶN2もほぼ論理しきい値ＶＴＬになる。
【０１７７】
トランジスタＰＭ６、ＮＭ１０がＯＮ状態になることにより、リセット回路１３は、図９に示したリセット回路１０と同様に、トランジスタＮＭ１１、ＮＭ１２、ＰＭ８、ＰＭ９により構成されたインバータの増幅率を小さく、当該インバータの出力抵抗を小さくするように動作する。これにより、リセット回路１３は、リセット信号ＲＳＴが“Ｈ”の期間には、ノードＮ２の電位変化の時定数が小さくなり、電位変化を高速化するよう働く。
【０１７８】
ノードＮ２の電位ＶN2が論理しきい値ＶＴＬ付近の電位に戻った後、リセット信号ＲＳＴを“Ｌ”にすると、トランジスタＮＭ１１、ＮＭ１２、ＰＭ８、ＰＭ９により構成されたインバータ、インバータ２、３は従来の逐次比較型ＡＤ変換器のコンパレータと同様に動作するので、同じ結果を得ることができる。
【０１７９】
上述した第５の実施形態では、トランジスタＮＭ８、ＰＭ５を用いずに本発明を適用した逐次比較型ＡＤ変換器の構成例を示した。トランジスタＮＭ８、ＰＭ５を用いなくても逐次比較型ＡＤ変換器は上記図１１に示したように構成することが可能である。さらに、リセット期間ＲＴにて流れる電流が大きくなる場合には、ゲートに一定の電圧を加えた電流制限用のトランジスタＮＭ１２、ＰＭ８を追加することで電流を制限することができる。
以上説明したように、図１１に示した回路においても、上記図９に示した回路と同様、従来回路にくらべて、わずかな回路の追加で高速化の効果が得られる。
【０１８０】
（第６の実施形態）
次に、第６の実施形態について説明する。
図１２は、本発明の第６の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。この図１２において、図１、図８に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付している。また、図１３（Ａ）〜（Ｄ）は、第６の実施形態による逐次比較型ＡＤ変換器の動作波形の一例を示す図である。
【０１８１】
第６の実施形態による逐次比較型ＡＤ変換器は、上述した第１〜第５の実施形態においてインバータ１〜３を用いて構成される３段のコンパレータを、正帰還型の回路を用いない差動回路１’、２’、３’を用いて構成したものである。なお、図１２においては、３段のコンパレータ及びリセット回路９以外の回路については図示していないが、逐次比較制御回路４、局部ＤＡ変換器５は上述した実施形態と同様である。
【０１８２】
図１２に示した逐次比較型ＡＤ変換器は、ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３’、ＮＭ１３〜ＮＭ１５、ＮＭＯＳトランジスタＮＭ８とＰＭＯＳトランジスタＰＭ５とで構成されるリセット回路９、差動回路１’、２’、３’、容量Ｃ６〜Ｃ９及びインバータ７を有する。
【０１８３】
入力Ｓ４には、比較のためのリファレンス電位Vr（図１３においては「論理しきい値」と記す。）が供給されるものとする。また、コンパレータ入力Ｓ３には、上記図１等に示した局部ＤＡ変換器と同様の局部ＤＡ変換器により、
局部ＤＡ変換器の出力電位−入力アナログ電位Vin＋Vr…（２）
の電位が供給されるものとする。
【０１８４】
図１２に示すような正帰還型の回路を用いない差動回路１’、２’、３’をコンパレータに用いる場合でも、以下に説明するように本発明の考え方を適用することができる。
【０１８５】
図１２においては、ノードＮ１とＮ２、Ｎ３とＮ４、Ｎ５と判定出力Ｓ１が、それぞれ逆相関係の信号になり、かつノードＮ２、Ｎ３、Ｎ４、Ｎ５、判定出力Ｓ１に対して、それぞれノードＮ９、Ｎ１０、Ｎ１１、Ｎ１２、差動回路３’の負（−）側出力が、相補関係の信号になる。そのため、入力Ｓ４にリファレンス電位Ｖｒ、コンパレータ入力Ｓ３に上記式（２）で示される電位を供給すると、コンパレータ内のノードＮ２〜Ｎ５、Ｎ９〜Ｎ１２が差動信号になる点を除き、上述した第１〜第５の実施形態とコンパレータとしての機能は同じになる。
【０１８６】
図１２に示した逐次比較型ＡＤ変換器においてもサンプリング時（図１３の期間ＴSPL）には、制御信号ＳＰＬによりコンパレータを構成する差動回路１’、２’、３’の入力電位と出力電位とが等しくなるように制御される（但し、判定出力Ｓ１については除く。）。なお、入力Ｓ５には、入力Ｓ４と同じ電位Ｖｒを供給するものとするが、入力Ｓ４の電位と入力Ｓ５の電位が多少異なっていても良い。
【０１８７】
したがって、サンプリング時にはノードＮ１〜Ｎ５、ノードＮ８〜Ｎ１２の電位が等しくなり、結合容量Ｃ６〜Ｃ９に蓄えられる電荷は、理想的には０である（図１３の比較期間ＴCOMにて１ビット目の比較が始まる前の状態）。
この状態で、コンパレータ入力Ｓ３に、上記式（２）で示される電位を供給して比較動作を開始する。
【０１８８】
上記式（２）は、上記式（１）における論理しきい値ＶＴＬをリファレンス電位Ｖｒに置き換えただけのものであるので、ノードＮ１（コンパレータ入力Ｓ３）の電位ＶN1がリファレンス電位Ｖｒより高いときには、ノードＮ２の電位ＶN2が低くなり、判定出力Ｓ１は“Ｌ”になる。ノードＮ１の電位ＶN1がリファレンス電位Ｖｒより低いときには、ノードＮ２の電位ＶN2が高くなり、判定出力Ｓ１は“Ｈ”になる。これは、ノードＮ１〜Ｎ５及び判定出力Ｓ１の電位の挙動については、上述した第１〜第５の実施形態と同様であることを示している。
【０１８９】
また、ＡＤ変換動作でのコンパレータ入力Ｓ３の電位変化も同様であるので、リセット回路９を備えていないときに生ずるコンパレータ遅延の問題についても従来の逐次比較型ＡＤ変換器と同じである。
そこで、第６の実施形態による逐次比較型ＡＤ変換器は、図１２に示すようにノードＮ２の電位ＶN2に対して逆相の電位を出力するノードＮ９とノードＮ２との間にリセット回路９を設けることで、差動回路１’の増幅率を一時的に小さくできるようにする。
【０１９０】
上述した第１〜第５の実施形態と同様にＡＤ変換動作を高速化できることを、上記図２に示した動作例と同じ動作での１ビット目の比較が終わり、２ビット目の比較が始まる場合を例に説明する。
１ビット目の比較の終了時点では、ノードＮ２の電位ＶN2及びノードＮ９の電位ＶN9は、それぞれリファレンス電位Vrに対して十分正（＋）の電位、十分負の電位になる（図１３の期間ＴC1終了時点）。
【０１９１】
１ビット目の比較が終わり、２ビット目の比較（図１３の期間ＴC2）が始まると同時にリセット信号ＲＳＴを“Ｈ”にすると、リセット回路９は、トランジスタＮＭ８、ＰＭ５がＯＮ状態になり、ノードＮ２の電位ＶN2とノードＮ９の電位ＶN9とを近づけるように動作する。すなわち、リセット回路９を活性化させることで、ノードＮ１から見たノードＮ２、Ｎ９の電圧増幅率を小さく、ノードＮ２、Ｎ９に対する出力抵抗を小さくするように動作する。
【０１９２】
したがって、リセット回路９は、ノードＮ２、Ｎ９における電位変化の時定数を小さくし、コンパレータのノードＮ２の電位変化を高速化するように働く。なお、図１３においてはリセット信号ＲＳＴが“Ｈ”のとき、ノードＮ２、Ｎ９の電位ＶN2、ＶN9が等しくなるものとして図示した。
【０１９３】
ノードＮ２の電位ＶN2がリファレンス電位Ｖｒ付近の電位に戻った後、リセット信号ＲＳＴを“Ｌ”にすると、差動回路１’の増幅率が大きくなり、差動回路１’、２’、３’は従来の逐次比較型ＡＤ変換器のコンパレータと同様に動作するので、同じ結果を得ることができる。
【０１９４】
以上説明したように、１段あるいは複数段で構成される正帰還型の回路を用いない差動回路１’の差動出力間にリセット回路９を設け、リセット期間ＲＴにリセット回路９を活性化して、一時的に差動回路１’の出力抵抗を小さく、すなわち差動回路１’の増幅率を小さくするように制御し、その後リセット回路９を非活性化し、増幅率を大きくして、比較結果を得るよう制御することで、コンパレータ回路が、差動回路１’で構成される場合であっても、本発明の考え方が適用できるようになり、あるビットの比較時にノードＮ１の電位ＶN1がリファレンス電位Ｖｒｅｆから大きく離れた電位から、次のビットの比較時にリファレンス電位Ｖｒｅｆ付近の逆の結果を出力すべき電位に変化するときの遅延時間を短縮することができる。
【０１９５】
上記図１、図８に示した回路の説明から明らかなので、詳細な説明は省略したが、各ビットの比較期間は、所定時間の期間に基づいて設計するので、アナログ入力電位によらず、デジタル変換に要する時間を一定とすることができる。また、従来回路にくらべて、わずかな回路の追加で高速化の効果が得られる。
なお、図１２に示した回路ではノードＮ２とノードＮ９の間にリセット回路９を設ける例を示したが、ノードＮ２とＮ４、Ｎ９とＮ１１の間にそれぞれリセット回路を置いても、同様の効果が得られる。
【０１９６】
図１４（Ａ）〜（Ｃ）は、第６の実施形態による逐次比較型ＡＤ変換器の具体的な回路構成例を示す図である。この図１４において、図１２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【０１９７】
図１４（Ａ）は、上記図１２に示した差動回路１’に対応する部分の具体的な回路構成例を示している。図１４（Ａ）において、１４はコモンモードフィードバック回路であり、Ｃ６、Ｃ８、Ｃ１０は容量である。また、ＮＭ１６〜ＮＭ２１はＮＭＯＳトランジスタであり、ＰＭ１０〜ＰＭ１３はＰＭＯＳトランジスタである。Ｓ６、Ｓ７は、差動回路２’に対する出力である。
【０１９８】
トランジスタＮＭ１６、ＮＭ１７は、上記図１２に示したトランジスタＮＭ１、ＮＭ１３と同様に動作する。トランジスタＮＭ１８〜ＮＭ２０、ＰＭ１０、ＰＭ１１が差動回路を構成し、上記図１２に示した差動回路１’に対応する。ここで、図１４（Ａ）は、差動回路１’に対応する部分を示しているので、リセット回路９は図示していない。
【０１９９】
図１４（Ａ）に示す回路において、コモンモードフィードバック回路１４は、ノードＮ２、Ｎ９のコモン電位が入力Ｓ９の電位（コモン電位のリファレンス電位）に等しくなるようにバイアス電位を生成する。例えば、ノードＮ２、Ｎ９の電位ＶN2、ＶN9がともに入力Ｓ９の電位に対して高くなると、ノードＮ１３の電位が上がり、トランジスタＰＭ６、ＰＭ７の抵抗値が大きくなる。これにより、ノードＮ２、Ｎ９の電位ＶN2、ＶN9が下がる。
【０２００】
逆に、ノードＮ２、Ｎ９の電位ＶN2、ＶN9が入力Ｓ９の電位に対してともに低くなると、ノードＮ１３の電位が下がり、トランジスタＰＭ６、ＰＭ７の抵抗値が小さくなる。これにより、ノードＮ２、Ｎ９の電位ＶN2、ＶN9が上がる。
つまり、コモンモードフィードバック回路１４のフィードバック作用により、ノードＮ２、Ｎ９のコモン電位は、入力Ｓ９の電位に等しくなる。コモン電位が入力Ｓ９の電位に等しく制御された状態で、サンプリング時にトランジスタＮＭ１６、ＮＭ１７によりコンパレータ入力Ｓ３、入力Ｓ４の電位を決めることができる。
【０２０１】
図１４（Ｂ）は、上記図１２に示した差動回路２’に対応する部分の具体的な回路構成例を示している。図１４（Ｂ）において、ＮＭ２５〜ＮＭ３２はＮＭＯＳトランジスタであり、ＰＭ１４〜ＰＭ１７はＰＭＯＳトランジスタである。Ｃ７、Ｃ９は容量であり、Ｓ１０、Ｓ１１は、差動回路３’に対する出力である。トランジスタＮＭ２５、ＮＭ２６、ＮＭ２９〜ＮＭ３２、ＰＭ１４〜ＰＭ１７が差動回路を構成し、上記図１２に示した差動回路２’に対応する。
【０２０２】
上記図１２においては、トランジスタＮＭ２、ＮＭ１４を制御することにより、サンプリング時にノードＮ３とＮ４、Ｎ１０とＮ１１を同電位にした。図１４（Ｂ）に示す回路では、トランジスタＮＭ２７により、サンプリング時にノードＮ３とＮ４を同電位にし、ノードＮ１０には、トランジスタＮＭ２８により入力Ｓ５（リファレンス電位）を供給するように構成している。
【０２０３】
上記図１２に示した回路では、差動回路２’の回路構成によっては、サンプリング時のノードＮ３、Ｎ４、Ｎ１０、Ｎ１１のコモン電位が決まりにくい場合がある。そのような場合には、図１４（Ｂ）に示す回路のように、差動回路の一方の入力に所定の電位を供給することが可能である。
【０２０４】
図１４（Ｃ）は、上記図１２に示した差動回路３’に対応する部分の具体的な回路構成例を示している。図１４（Ｃ）において、ＮＭ３３〜ＮＭ３８はＮＭＯＳトランジスタであり、ＰＭ１８〜ＰＭ２１はＰＭＯＳトランジスタである。トランジスタＮＭ３３〜ＮＭ３７、ＰＭ１８〜ＰＭ２１が差動回路を構成し、上記図１２に示した差動回路３’に対応する。
【０２０５】
図１４に示した回路のノードＮ２とＮ９に、図１２に示したようなリセット回路９を接続することで、本発明を適用したコンパレータ回路になる。あるいは、図１４に示した回路のノードＮ２とＮ４、Ｎ９とＮ１１の電位を等しくするようリセット回路を設けてもよい。図１４においては、図１２に示した差動回路の例を示すために、各種の差動回路１’、２’、３’を用いた例を示したが、図１４で示した差動回路例、あるいはその他の差動回路の例であっても、各種の組み合わせが、具体的な回路例では考えられ、それらの各種変形回路においても、本発明のリセット回路の考え方が適用でき、高速化の効果が得られることは言うまでもない。
【０２０６】
なお、上述した第１〜第６の実施形態においては、リセット期間は比較期間の開始直後に設けるようにしているが、本発明はこれに限らず、比較期間の終了前にリセット期間を設けるようにしても良いし、あるビットと次のビットの２つの比較期間にわたって（またがって）リセット期間を設けても良い。つまり、あるビットの比較結果が得られてから次のビットでの実際の比較動作を開始する前の期間に、リセット期間を設ければ良い。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【０２０７】
（付記１）入力アナログ電位と比較電位との比較判定を繰り返し行って、入力アナログ電位をデジタルデータに変換するＡＤ変換器であって、
上記比較電位を出力する局部ＤＡ変換器と、
上記デジタルデータの１ビットの値を決定するために割り当てられた比較期間にて、上記入力アナログ電位と上記局部ＤＡ変換器より出力される上記比較電位とを比較し比較結果を増幅する増幅回路を有する比較器と、
上記比較器からの比較結果に基づいて、上記デジタルデータの値を１ビット毎に逐次決定し、決定した値に応じた次のビットの比較電位を上記局部ＤＡ変換器に出力させる制御回路と、
一又は複数ビットの上記比較期間に上記増幅回路を初期化するリセット回路とを備えることを特徴とするＡＤ変換器。
（付記２）上記比較器は、縦属接続されたｎ段（ｎは自然数）の増幅回路を有し、上記リセット回路は、少なくとも１段目の上記増幅回路の出力を初期化することを特徴とする付記１に記載のＡＤ変換器。
（付記３）上記制御回路は、上記増幅回路の初期化を指示するリセット信号を生成し、
上記リセット回路は、上記リセット信号に応じて上記増幅回路を初期化することを特徴とする付記１又は２に記載のＡＤ変換器。
（付記４）上記増幅回路の初期化は、上記リセット回路により上記増幅回路の出力抵抗が小さくなるように制御されることを特徴とする付記１〜３の何れか１項に記載のＡＤ変換器。
（付記５）上記増幅回路の初期化は、上記増幅回路の出力端の電位を上記増幅回路の論理しきい値にすることを特徴とする付記１〜３の何れか１項に記載のＡＤ変換器。
（付記６）上記増幅回路は、インバータ回路であることを特徴とする付記１〜５の何れか１項に記載のＡＤ変換器。
（付記７）上記リセット回路は、すべてのビットの上記比較期間で上記増幅回路を初期化することを特徴とする付記１〜６の何れか１項に記載のＡＤ変換器。
（付記８）上記リセット回路は、選択されたビットの上記比較期間だけ上記増幅回路を初期化することを特徴とする付記１〜６の何れか１項に記載のＡＤ変換器。
（付記９）上記リセット回路は、上位側から２ビット目の上記比較期間だけ上記増幅回路を初期化することを特徴とする付記１〜６の何れか１項に記載のＡＤ変換器。
（付記１０）上記比較期間は、上記増幅回路を初期化する初期化期間及び上記入力アナログ電位と比較電位との比較を行う比較増幅期間に分けられ、上記初期化期間は、上記比較期間とともに開始されることを特徴とする付記１〜９の何れか１項に記載のＡＤ変換器。
（付記１１）上記比較期間は、上記増幅回路を初期化する初期化期間及び上記入力アナログ電位と比較電位との比較を行う比較増幅期間に分けられ、上記初期化期間は、上記比較期間とともに終了することを特徴とする付記１〜９の何れか１項に記載のＡＤ変換器。
（付記１２）上記比較期間は、上記増幅回路を初期化する初期化期間及び上記入力アナログ電位と比較電位との比較を行う比較増幅期間に分けられ、上記初期化期間は、隣接する２つの上記比較期間にわたって設けられていることを特徴とする付記１〜９の何れか１項に記載のＡＤ変換器。
（付記１３）上記制御回路は、比較動作の開始を決定する制御信号及び内部クロック信号の変化をそれぞれ検出して論理和演算処理を行い、演算結果を上記リセット信号として出力することを特徴とする付記１〜１２の何れか１項に記載のＡＤ変換器。
（付記１４）上記制御回路は、比較動作の開始を決定する制御信号及び内部クロック信号の変化を選択的に検出して論理和演算処理を行い、演算結果を上記リセット信号として出力することを特徴とする付記１〜１２の何れか１項に記載のＡＤ変換器。
（付記１５）上記制御回路は、上記増幅回路の初期化を許可する初期化許可信号に応じて、上記リセット信号を生成することを特徴とする付記１〜１４の何れか１項に記載のＡＤ変換器。
（付記１６）上記リセット回路は、上記リセット信号に応じて、入力端及び出力端が上記増幅回路の出力端に共通接続されるインバータであることを特徴とする付記１〜１５の何れか１項に記載のＡＤ変換器。
（付記１７）上記リセット回路は、インバータ、及びＮチャネルトランジスタとＰチャネルトランジスタとで構成されるトランスファーゲートを有し、上記トランスファーゲートの一端が上記増幅回路の出力端に接続され、他端が上記インバータの入力端及び出力端に接続されていることを特徴とする付記１〜１５の何れか１項に記載のＡＤ変換器。
（付記１８）上記リセット回路は、ＮチャネルトランジスタとＰチャネルトランジスタとで構成されるトランスファーゲートを有し、上記トランスファーゲートの一端が１段目の増幅回路の出力端に接続され、他端が２段目の増幅回路の出力端に接続されていることを特徴とする付記２に記載のＡＤ変換器。
（付記１９）上記増幅回路は、正帰還型とは異なる差動回路であることを特徴とする付記１〜３の何れか１項に記載のＡＤ変換器。
（付記２０）上記リセット回路は、ＮチャネルトランジスタとＰチャネルトランジスタとで構成されるトランスファーゲートを有し、当該トランスファーゲートは上記差動回路の２つの出力端を短絡可能なように接続されていることを特徴とする付記１９に記載のＡＤ変換器。
【０２０８】
【発明の効果】
以上、説明したように本発明によれば、入力アナログ電位と比較電位との比較判定を繰り返し行い、１ビット毎にデジタルデータの値を逐次決定していき入力アナログ電位をデジタルデータに変換するＡＤ変換にて、入力アナログ電位と局部ＤＡ変換器にて生成される比較電位とを、縦属接続されたｎ段の増幅回路を有する比較器で比較する際、一又は複数ビットの比較期間ではリセット回路により少なくとも１段目の増幅回路の出力を初期化して、入力アナログ電位と比較電位とを比較する。
【０２０９】
これにより、増幅回路の入力端の電位が論理しきい値から大きく離れた電位から、次のビットの比較時に論理しきい値付近の逆の比較結果を出力すべき電位に変化したとしても、リセット回路により増幅回路の出力端の電位を電源電圧付近から論理しきい値付近の電位に充放電することができる。したがって、増幅回路の出力端の電位変化に要する時間を短縮することができ、逐次比較型ＡＤ変換器でのＡＤ変換動作を高速に行うことができる。
【図面の簡単な説明】
【図１】第１の実施形態による逐次比較型ＡＤ変換器の一構成例を示す図である。
【図２】第１の実施形態による逐次比較型ＡＤ変換器の動作波形の一例を示す図である。
【図３】局部ＤＡ変換器の回路構成例を示す図である。
【図４】逐次比較制御回路の構成例を示す図である。
【図５】リセット信号生成回路の回路構成例を示す図である。
【図６】逐次比較制御回路の動作の一例を示すタイミングチャートである。
【図７】リセット信号生成回路の他の回路構成例を示す図である。
【図８】第２の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。
【図９】第３の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。
【図１０】第４の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。
【図１１】第５の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。
【図１２】第６の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。
【図１３】第６の実施形態による逐次比較型ＡＤ変換器の動作波形の一例を示す図である。
【図１４】第６の実施形態による逐次比較型ＡＤ変換器の具体的な回路構成例を示す図である。
【図１５】逐次比較型ＡＤ変換器の構成を概念的に示したブロック図である。
【図１６】逐次比較型ＡＤ変換器によるＡＤ変換の原理を説明するための図である。
【図１７】従来の逐次比較型ＡＤ変換器の具体的な構成例を示す図である。
【図１８】従来の逐次比較型ＡＤ変換器の動作波形の一例を示す図である。
【符号の説明】
１、２、３ 反転増幅器（インバータ）
４ 逐次比較制御回路
５ 局部ＤＡ変換器
６ リセット回路
８ アナログ入力端子
ＲＳＴ リセット信号
Ｓ１ 判定出力
Ｓ２ デジタルデータ
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するＡＤ変換器（アナログ・デジタル変換器）に関し、特に、逐次比較型ＡＤ変換器に用いて好適なものである。
【０００２】
【従来の技術】
入力されるアナログ信号をデジタル信号に変換する、製品用途が広いＡＤ変換器として、例えば特許文献１〜特許文献５等に開示されているような逐次比較型ＡＤ変換器が知られている。逐次比較型ＡＤ変換器は、比較的簡単な回路構成で実現され、ＣＭＯＳプロセスとの整合性が高く比較的安価に製造可能であり、かつＡＤ変換に要する時間が短く、中庸の変換精度を実現できる。
【０００３】
逐次比較型ＡＤ変換器の構成及び動作の概要を図１５に基づいて説明する。
図１５は、逐次比較型ＡＤ変換器の構成を概念的に示したブロック図である。
図１５において、５０は逐次比較制御回路、５１は局部ＤＡ変換器（デジタル・アナログ変換器：ＤＡＣ）、５２は比較器（コンパレータ）である。
【０００４】
アナログ入力端子５３より入力される入力アナログ電位ＶｉｎをＡＤ変換するとき、逐次比較制御回路５０は、デジタルデータＳ２１を生成して局部ＤＡ変換器５１に供給する。局部ＤＡ変換器５１は、供給されるデジタルデータＳ２１をＤＡ変換し、比較電位である局部アナログ電位Ｓ２２を生成する。
【０００５】
比較器５２は、入力アナログ電位Ｖｉｎと局部ＤＡ変換器５１が生成する局部アナログ電位Ｓ２２との大小関係を比較判定し、判定結果を判定出力Ｓ２３として出力する。逐次比較制御回路５０は、判定出力Ｓ２３に基づいてデジタルデータにおける１つのビットの値を決定し、さらに決定した値を反映させた新たなデジタルデータＳ２１を生成して局部ＤＡ変換器５１に供給する。
【０００６】
逐次比較型ＡＤ変換器は、上述した動作を繰り返し行い、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）側に向かってデジタルデータの値を１ビット毎に順次決定していく。これにより、逐次比較型ＡＤ変換器は、入力アナログ電位Ｖｉｎと局部アナログ電位Ｓ２２との差が最小になるときのデジタルデータをＡＤ変換出力として外部に出力する。
【０００７】
逐次比較型ＡＤ変換器によるＡＤ変換の原理を、図１６を用いて説明する。図１６においては、２分検索と呼ばれる比較電位の生成方法を３ビット精度のＡＤ変換を一例に示す。
【０００８】
３ビット精度のＡＤ変換は、例えば比較のための電源電圧Ｖｒｅｆを８つの電圧範囲に分割し、“０００”〜“１１１”の８つの連続するバイナリコードを低電圧側の電圧範囲から順に“０００”、“００１”、…、“１１１”とそれぞれ割り当てる。そして、入力アナログ電位Ｖｉｎが何れの電圧範囲に属するかを判定することにより、入力アナログ電位Ｖｉｎを３ビットのデジタルデータに変換する。
【０００９】
３ビット精度の逐次比較ＡＤ変換器において、１ビット目（ＭＳＢ）の比較時（１サイクル目）には、一般に入力アナログ電位Ｖｉｎと電源電圧Ｖｒｅｆを２分割する電位（Ｖｒｅｆ／２）との大小関係が比較される。デジタルデータ“１００”を局部ＤＡ変換器５１に入力することで、局部アナログ電位Ｓ２２がＶｒｅｆ／２になる。
【００１０】
１ビット目の比較の結果、入力アナログ電位ＶｉｎがＶｒｅｆ／２より高ければ、次に入力アナログ電位Ｖｉｎと３Ｖｒｅｆ／４との大小関係が比較される（２ビット目の比較）。デジタルデータ“１１０”を局部ＤＡ変換器５１に入力することで、局部アナログ電位Ｓ２２が３Ｖｒｅｆ／４になる。さらに、２ビット目の比較の結果、入力アナログＶｉｎが電位３Ｖｒｅｆ／４より高ければ、次に入力アナログ電位Ｖｉｎと７Ｖｒｅｆ／８との大小関係が比較される（３ビット目の比較）。デジタルデータ“１１１”を局部ＤＡ変換器５１に入力することで、局部アナログ電位Ｓ２２が７Ｖｒｅｆ／８になる。３ビット目の比較の結果、入力アナログ電位Ｖｉｎが７Ｖｒｅｆ／８より高ければ、最終的なデジタルデータの値は“１１１”に決定される。
【００１１】
逆に、１ビット目の比較の結果、入力アナログ電位ＶｉｎがＶｒｅｆ／２より低ければ、次に入力アナログ電位ＶｉｎとＶｒｅｆ／４（デジタルデータ“０１０”）との大小関係が比較される（２ビット目の比較）。さらに、２ビット目の比較の結果、入力アナログ電位ＶｉｎがＶｒｅｆ／４より高ければ、次に入力アナログ電位Ｖｉｎと３Ｖｒｅｆ／８（デジタルデータ“０１１”）との大小関係が比較される（３ビット目の比較）。３ビット目の比較の結果、入力アナログ電位Ｖｉｎが３Ｖｒｅｆ／８より低ければ、最終的なデジタルデータの値は“０１０”に決定される。
【００１２】
このように、逐次比較型ＡＤ変換器にて用いられる２分検索は、比較結果に基づいて、入力アナログ電位Ｖｉｎが属する電圧範囲をＶｒｅｆ／２（１ビット目）→Ｖｒｅｆ／４（２ビット目）→Ｖｒｅｆ／８（３ビット目）と狭めていくことにより、最終的なデジタルデータの値を決定していく。
上述した説明では、説明を簡単にするために３ビット精度のＡＤ変換を一例に示したが、任意のビット数精度のＡＤ変換も同様である。
【００１３】
図１７は、従来の逐次比較型ＡＤ変換器の具体的な回路構成例を示す図である。なお、逐次比較型ＡＤ変換器の変換精度は８ビットから１０ビット程度が一般的であるが、図１７においては、説明を簡単にするために４ビット精度の逐次比較型ＡＤ変換器を一例として示す。
【００１４】
図１７において、容量Ｃ１〜Ｃ５とスイッチ（群）５３（及び５４、ＮＭ１）が４ビット精度の局部ＤＡ変換器を構成する。容量Ｃ１〜Ｃ５は、容量Ｃ１、Ｃ２の容量値をＣｘとすると、容量Ｃ３の容量値が２Ｃｘ、容量Ｃ４の容量値が４Ｃｘ（＝２2Ｃｘ）、容量Ｃ５の容量値が８Ｃｘ（＝２3Ｃｘ）と重み付けされている。一般的に容量Ｃ３、Ｃ４及びＣ５は、相対精度を確保するために、例えばそれぞれ単位容量Ｃｘを２個、４個及び８個並列に接続して構成される。
【００１５】
また、反転増幅回路（以下、「インバータ」と称す。）１、２、３、容量Ｃ６、Ｃ７及びＮチャネルトランジスタ（ＮＭＯＳトランジスタ）ＮＭ１、ＮＭ２、ＮＭ３が３段のコンパレータ（チョッパー型コンパレータ）を構成する。各コンパレータは、１つのインバータ１、２、３と１つのＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３とでそれぞれ構成される。なお、コンパレータを容量Ｃ６、Ｃ７により結合しているのは、インバータ１〜３により全体で十分な増幅度を確保するためである。
【００１６】
また、上記図１５において、コンパレータ５２は差動回路（差動アンプ）で示したが、実際の回路では各種の変形が可能であり、図１７において各コンパレータは、入力端を１つだけ有する一端子（シングルエンド）入力の回路である。また、ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３のゲートには制御信号ＳＰＬ１がそれぞれ供給されているが、多少タイミングをずらした同じ極性の制御信号を供給しても良い。
【００１７】
上記図１７に示した逐次比較型ＡＤ変換器は、アナログ入力端子８より入力される入力アナログ電位Ｖｉｎをデジタルデータに変換する際、まず入力アナログ電位Ｖｉｎのサンプリングを行う。このとき、逐次比較制御回路４’は、制御信号Ｓ２４、Ｓ２５によりスイッチ５３、５４をそれぞれ制御し、スイッチ５３、５４及びラインＬ１〜Ｌ６を介して容量Ｃ１〜Ｃ５の一端をアナログ入力端子８に対してそれぞれ接続する。
【００１８】
また、逐次比較制御回路４’は、制御信号ＳＰＬ１によりＮＭＯＳトランジスタＮＭ１がＯＮ（オン）状態になり、ノードＮ１の電位ＶN1がインバータ１の論理しきい値ＶＴＬに等しくなるように制御する。ＮＭＯＳトランジスタＮＭ２、ＮＭ３についても同様である。
上述のようにしてノードＮ１の電位ＶN1を論理しきい値ＶＴＬにし、容量Ｃ１〜Ｃ５の一端に入力アナログ電位Ｖｉｎを供給することで、入力アナログ電位Ｖｉｎのサンプリングが行われ、電位差（Ｖｉｎ−ＶＴＬ）に応じた電荷が容量Ｃ１〜Ｃ５に蓄積される。
【００１９】
入力アナログ電位Ｖｉｎのサンプリングが終了した後、逐次比較型ＡＤ変換器は、ＭＳＢから下位側にデジタルデータを１ビット毎に順次決定していく比較動作を行う。
逐次比較制御回路４’は、サンプリングにて容量Ｃ１〜Ｃ５に蓄積した電荷を容量Ｃ１〜Ｃ５に再分配することによりノードＮ１の電位ＶN1が決定されるように、ＮＭＯＳトランジスタＮＭ１をＯＦＦ（オフ）状態にする（ＮＭＯＳトランジスタＮＭ２、ＮＭ３についても同様にＯＦＦ（オフ）状態にする。）。
【００２０】
また、逐次比較制御回路４’は、スイッチ５３、５４を制御し、容量Ｃ１〜Ｃ４の一端をグランドに対して接続するとともに、容量Ｃ５の一端をリファレンス電位（比較のための電源電圧）Ｖｅｒｆを供給する電源端子１５に接続する。これにより、サンプリングにて容量Ｃ１〜Ｃ５に蓄積された電荷が再分配され、ノードＮ１の電位ＶN1は、（Ｖｒｅｆ／２−Ｖｉｎ＋ＶＴＬ）になる。
【００２１】
インバータ１は、ノードＮ１の電位ＶN1が論理しきい値ＶＴＬより低いか否か、すなわち入力アナログ電位ＶｉｎがＶｒｅｆ／２よりも高いか否かを判定する。上記判定の結果、入力アナログ電位ＶｉｎがＶｒｅｆ／２よりも高い場合には、インバータ１からの出力がハイレベル（“Ｈ”）になるので、判定出力Ｓ１は“Ｈ”になる。一方、入力アナログ電位ＶｉｎがＶｒｅｆ／２よりも低い場合には、インバータ１からの出力がロウレベル（“Ｌ”）になるので、判定出力Ｓ１は“Ｌ”になる。逐次比較制御回路４’は、上記判定出力Ｓ１が“Ｈ”の場合にはＭＳＢの値を“１”に決定し、判定出力Ｓ１が“Ｌ”の場合にはＭＳＢの値を“０”に決定する。
【００２２】
決定したＭＳＢの値が“１”のときには、逐次比較制御回路４’は、スイッチ５３、５４を制御し、容量Ｃ４、Ｃ５の一端を電源端子１５に接続するとともに、容量Ｃ１〜Ｃ３の一端をグランドに対して接続する。これにより、ノードＮ１の電位ＶN1は、（３Ｖｒｅｆ／４−Ｖｉｎ＋ＶＴＬ）になる。
【００２３】
一方、決定したＭＳＢの値が“０”のときには、逐次比較制御回路４’は、スイッチ５３、５４を制御し、容量Ｃ４の一端を電源端子１５に対して接続するとともに、容量Ｃ１〜Ｃ３、Ｃ５の一端をグランドに対して接続する。これにより、ノードＮ１の電位ＶN1は、（Ｖｒｅｆ／４−Ｖｉｎ＋ＶＴＬ）になる。
上述したのと同様にして、ノードＮ１の電位ＶN1がコンパレータ１の論理しきい値ＶＴＬより低いか否かをインバータ１にて判定することにより、逐次比較制御回路４’は、ＭＳＢより１ビットだけ下位側のビットの値を決定する。
【００２４】
以下同様にして、逐次比較制御回路４’は、スイッチ５３、５４を制御し、決定したビットの値に応じて容量Ｃ１〜Ｃ５の一端を電源端子１５又はグランドに対して接続する。そして、ノードＮ１の電位ＶN1がインバータ１の論理しきい値ＶＴＬより低いか否かをインバータ１にて判定することにより、ＭＳＢから順にデジタルデータを決定していく。
【００２５】
ここで、例えばスイッチ５３、５４を制御して、容量Ｃ１、Ｃ３〜Ｃ５の一端をグランドに対して接続し、容量Ｃ２の一端を電源端子１５に接続すると、ノードＮ１の電位ＶN1は（Ｖｒｅｆ／１６−Ｖｉｎ＋ＶＴＬ）になる。つまり、上記図１７に示した逐次比較型ＡＤ変換器の局部ＤＡ変換器は、容量Ｃ１〜Ｃ５の合計の容量値１６Ｃｘに対して１／１６の容量値Ｃｘを単位とし、スイッチ５３を制御することで容量Ｃ１〜Ｃ５の一端を電源端子１５又はグランドに対して選択的に接続する。これにより、上記図１７に示した逐次比較型ＡＤ変換器は、局部ＤＡ変換器によりＶｒｅｆ／１６刻みでノードＮ１の電位ＶN1を変化させることができ、４ビットのデジタルデータを決定することができる。
【００２６】
また、上述した説明からわかるように、上記図１７においてノードＮ１の電位ＶN1は、
ＶN1＝（局部ＤＡ変換器の出力電位）−入力アナログ電位Vin＋VTL…（１）
になる（ＶＴＬはインバータ１の論理しきい値）。つまり、容量Ｃ１〜Ｃ５とスイッチ５３、５４は局部ＤＡ変換器としての機能に加え、アナログ入力端子８より入力される入力アナログ電位Ｖｉｎのサンプル・ホールド回路及び上記式（１）に示される電位ＶN1を生成する加減算回路としての機能を有する。
このように、比較的安価に製造できるＣＭＯＳプロセスで製造され、小面積かつ比較的高速な高分解能逐次比較型ＡＤ変換器が実現されている。
【００２７】
【特許文献１】
特開昭５７−５５６１４号公報
【特許文献２】
特開昭５９−１６３９１３号公報
【特許文献３】
特開昭６４−１３８１９号公報
【特許文献４】
特開平７−９５０８０号公報
【特許文献５】
特開２００１−１６０７９号公報
【特許文献６】
特開２０００−２９５１０６号公報
【非特許文献１】
J.Yuan and C.Svensson，“A 10-bit 5-MS/s successive approximation ADC cell used in a 70-MS/s ADC array in 1.2-um CMOS”，IEEE Journal of Solid-State Circuits，vol.29，No.8，p.866-872，August 1994．
【００２８】
【発明が解決しようとする課題】
近年の集積回路等の微細化の進展とともに、集積回路等のデジタル回路における動作の高速化が進展している。デジタル回路における動作の高速化に見合ったシステム全体での性能向上を達成するために、ＡＤ変換器においても動作の高速化が要求されている。小さな面積で回路を構成できる逐次比較型ＡＤ変換器においても、動作の高速化が強く要求されている。
【００２９】
しかしながら、上記図１７に示したような従来の逐次比較型ＡＤ変換器においては、動作周波数（動作速度）を制限する要因があった。以下、従来の逐次比較型ＡＤ変換器の動作周波数を制限する要因について図１８に基づいて説明する。
【００３０】
図１８（Ａ）、（Ｂ）は、上記図１７に示した従来の逐次比較型ＡＤ変換器が有する局部ＤＡ変換器を４ビット精度から１０ビット精度に拡張した１０ビット精度の逐次比較型ＡＤ変換器の動作波形の一例を示す図である。電位７６７Ｖｒｅｆ／１０２４の入力アナログ電位Ｖｉｎが入力され、上述した２分検索を用いて最終的にデジタルデータの値“７６７”（２進数表記では、“1011111111”）を決定する際の動作波形を示している。なお、“1011111111”の出力を実際に得るには、伝達特性の関係から入力アナログ電位Ｖｉｎは７６７．５×Ｖｒｅｆ／１０２４になるが、説明を簡単にするために７６７Ｖｒｅｆ／１０２４とする。
【００３１】
図１８に動作波形を示した１０ビット精度の逐次比較型ＡＤ変換器の動作原理は、上記図１７に示した逐次比較型ＡＤ変換器と同じであるので、以下では図１７を参照しながら動作波形について説明する。
図１８（Ａ）、（Ｂ）に示したサンプリング期間ＴSPLにおいて、サンプリング容量（図１７に示す容量Ｃ１〜Ｃ５）は、入力アナログ電位Ｖｉｎとインバータ１の論理しきい値ＶＴＬとの電位差（Ｖｉｎ−ＶＴＬ）に充電される。このとき、ノードＮ１（インバータ１の入力端）の電位ＶN1、ノードＮ２（インバータ１の出力端）の電位ＶN2は、図１８（Ａ）、（Ｂ）に示されるように論理しきい値ＶＴＬ（図１８においては約２．５Ｖ）になっている。
【００３２】
サンプリング終了後、逐次比較型ＡＤ変換器は、比較期間ＴCOMにおいてＭＳＢから下位側に順番にデジタルデータを決定していく比較動作を行う。
【００３３】
１ビット目（ＭＳＢ）の比較では、局部ＤＡ変換器の出力電位は５１２Ｖｒｅｆ／１０２４（Ｖｒｅｆ／２）であるので、ノードＮ１の電位ＶN1は、
ＶN1＝512Vref／1024−767Vref／1024＋VTL＝−255Vref／1024＋VTL
になる（上記式（１）参照）。ノードＮ１の電位ＶN1がコンパレータ１の論理しきい値ＶＴＬよりも低いので、ノードＮ２の電位ＶN2は“Ｈ”になり、判定出力Ｓ１も“Ｈ”になる（比較期間ＴC1）。
したがって、逐次比較型ＡＤ変換器は、入力アナログ電位ＶｉｎがＶｒｅｆ／２より高く、次の比較では７６８Ｖｒｅｆ／１０２４（３Ｖｒｅｆ／４）と入力アナログ電位Ｖｉｎとを比較すれば良いことがわかる。
【００３４】
２ビット目の比較では、局部ＤＡ変換器の出力電位は７６８Ｖｒｅｆ／１０２４であるので、ノードＮ１の電位ＶN1は、
ＶN1＝768Vref／1024−767Vref／1024＋VTL＝Vref／1024＋VTL
になる。ノードＮ１の電位ＶN1が論理しきい値ＶＴＬよりも高いので、ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｌ”になる（比較期間ＴC2）。
これにより、逐次比較型ＡＤ変換器は、入力アナログ電位Ｖｉｎが３Ｖｒｅｆ／４より低く、次の比較では６４０Ｖｒｅｆ／１０２４（５Ｖｒｅｆ／８）と入力アナログ電位Ｖｉｎとを比較すれば良いことがわかる。
【００３５】
同様に３ビット目の比較では、局部ＤＡ変換器の出力電位は６４０Ｖｒｅｆ／１０２４であるので、ノードＮ１の電位ＶN1は、
ＶN1＝640Vref／1024−767Vref／1024＋VTL＝−127Vref／1024＋VTL
になる。したがって、ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる（比較期間ＴC3）。
４ビット目の比較では、局部ＤＡ変換器の出力電位は７０４Ｖｒｅｆ／１０２４（１１Ｖｒｅｆ／１６）であり、ノードＮ１の電位ＶN1は、
ＶN1＝704Vref／1024−767Vref／1024＋VTL＝−63Vref／1024＋VTL
になる。したがって、ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる（比較期間ＴC4）。
【００３６】
５ビット目の比較では、局部ＤＡ変換器の出力電位は７３６Ｖｒｅｆ／１０２４（２３Ｖｒｅｆ／３２）であり、ノードＮ１の電位ＶN1は、
ＶN1＝736Vref／1024−767Vref／1024＋VTL＝−31Vref／1024＋VTL
になる。したがって、ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｌ”になる。
以下同様に、判定出力Ｓ１に基づいて６ビット目〜１０ビット目の比較をそれぞれ行い、１ビット目をＭＳＢとして各ビットの比較結果を順に並べると、デジタルデータの値“1011111111”が得られる。
【００３７】
上記図１８に示したＡＤ変換動作において、１ビット目の比較ではインバータ１の入力端の電位（ノードＮ１の電位ＶN1）は、（−２５５Ｖｒｅｆ／１０２４＋ＶＴＬ）になる。また、２ビット目の比較ではインバータ１の入力端の電位は、（Ｖｒｅｆ／１０２４＋ＶＴＬ）になる。
【００３８】
このように、インバータ１の入力端の電位が論理しきい値ＶＴＬに対して大きく離れた（十分高い）電位から、論理しきい値ＶＴＬ付近の逆極性の判定出力Ｓ１を出力する電位に変化すると、インバータ１（コンパレータ）における遅延時間が非常に長くなる。これは、インバータ１の入力端の電位と論理しきい値ＶＴＬとの電位差が小さいので、ノードＮ２の電位ＶN2を変化させる電流の供給源であるインバータ１からノードＮ２に対して供給される電流が小さく、電位ＶN2の変化が遅くなるためである。
【００３９】
以下、詳細に説明する。
３段のコンパレータにより１０００倍の増幅度が得られるように（論理しきい値ＶＴＬとの電位差がＶｒｅｆ／１０２４の電位を電源電圧程度に増幅できるように）、コンパレータを構成するインバータ１〜３の増幅率をそれぞれ１０倍とする。
【００４０】
上記図１８に示した１ビット目の比較において、ノードＮ１の電位ＶN1は、（−２５５Ｖｒｅｆ／１０２４＋ＶＴＬ）である。論理しきい値ＶＴＬとの電位差（−２５５Ｖｒｅｆ／１０２４）は、インバータ１によりほぼ電源電圧まで増幅され、ノードＮ２の電位ＶN2は、ほぼ正の電源電圧Ｖｄｄになる。
【００４１】
この状態から２ビット目の比較を行う。
２ビット目の比較において、ノードＮ１の電位ＶN1は、（Ｖｒｅｆ／１０２４＋ＶＴＬ）であり、ノードＮ２の電位ＶN2は、最終的に（ＶＴＬ−１０Ｖｒｅｆ／１０２４）程度、つまり論理しきい値ＶＴＬ程度の電位になる。したがって、インバータ１は、１ビット目の比較を終了した後、２ビット目の比較結果を得るまでに、放電によりＶｄｄ−（ＶＴＬ−１０Ｖｒｅｆ／１０２４）、電源電圧の約１／２分もノードＮ２の電位ＶN2を低くしなければならない。
【００４２】
ここで、インバータ１の相互コンダクタンスをｇｍとすると、２ビット目の比較時にインバータ１が供給可能な負荷電流は、ｇｍ×（Ｖｒｅｆ／１０２４）になる。インバータ１の相互コンダクタンスをｇｍは、インバータ１に流す電流で決まるので、消費電力の観点からある値より大きくすることはできない。
【００４３】
そのため、インバータ１は、ｇｍ×（Ｖｒｅｆ／１０２４）で示される小さな電流で、ノードＮ２の電位ＶN2をＶｄｄ−（ＶＴＬ−１０Ｖｒｅｆ／１０２４）も変化させなければならないので多大な時間を要する。例えば、上記図１８に示した動作例では、６０ｎｓ以上の遅延時間ＤＴを要してしまう。従来の逐次比較型ＡＤ変換器においては、１ビット当たりの比較に要する時間及び全体の変換時間を上述したようなもっとも大きくなる場合の遅延時間に合わせて設計しなければならなかった。
【００４４】
以上のように、従来の逐次比較型ＡＤ変換器においては、入力アナログ電位Ｖｉｎをデジタルデータに変換する際のあるビットの比較時に、インバータ１の入力端の電位が論理しきい値ＶＴＬに対して大きく離れた電位から、論理しきい値ＶＴＬ付近の逆極性の判定出力Ｓ１を出力する電位に変化する場合があり、このときのコンパレータにおける遅延時間が非常に長くなるという問題があった。
【００４５】
また、上記特許文献６には、各ビット決定に割り当てられた所定時間の期間に基づかず、ビット決定を行うための信号を提供することにより逐次比較型ＡＤ変換器における動作の高速化を図る方法が開示されている。しかしながら、上記特許文献６に開示されている方法は、デジタルデータが得られる時間が入力アナログ電位Ｖｉｎに応じて異なるため、得られた結果を有効に利用するには回路が複雑化してしまうという問題があった。さらに、上記特許文献６に開示されている方法は、反対に結合された２つの差動コンパレータ回路を用いなければならず、シングルエンド入力のコンパレータに適用することができない、また差動コンパレータ回路を用いた場合でも回路規模が２倍以上になってしまうという問題があった。
【００４６】
また、上記非特許文献１には、差動コンパレータ回路の出力信号をリセットすることで逐次比較型ＡＤ変換器における動作の高速化を図る方法が開示されている。しかしながら、上記特許文献６に開示されている方法は、正帰還回路を増幅回路として用いており、シングルエンド入力のコンパレータには適用できないとともに、タイミング設計が非常に困難になるという問題があった。
【００４７】
本発明は、このような事情に鑑みて成されたものであり、逐次比較型ＡＤ変換器にてＡＤ変換を高速に行うことができるようにすることを目的とする。また、本発明は、正帰還型の回路を用いない回路構成でＡＤ変換を高速に行うことができる逐次比較型ＡＤ変換器を提供することを第２の目的とする。
【００４８】
【課題を解決するための手段】
本発明のＡＤ変換器は、比較電位を出力する局部ＤＡ変換器と、比較期間にて入力アナログ電位と比較電位とを比較し比較結果を増幅する増幅回路を有する比較器と、比較結果に基づいて、デジタルデータの値を１ビット毎に逐次決定し、決定した値に応じた次のビットの比較電位を局部ＤＡ変換器に出力させる制御回路と、任意の上記比較期間に上記増幅回路を初期化するリセット回路とを備える。比較器は、縦属接続されたｎ段（ｎは自然数）の増幅回路を有し、リセット回路は、少なくとも１段目の増幅回路の出力を初期化する。
【００４９】
これにより、あるビットの比較時にインバータ１の入力端の電位が論理しきい値ＶＴＬから大きく離れた電位から、次のビットの比較時に論理しきい値ＶＴＬ付近の逆の判定出力Ｓ１を出力すべき電位に変化したとしても、リセット回路により、リセット期間中にインバータ１の出力端の電位を電源電圧Ｖｄｄ付近から論理しきい値ＶＴＬ付近の電位に充放電することができるようになる。
【００５０】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
なお、以下に説明する逐次比較型ＡＤ変換器においては、局部ＤＡ変換器の内部にて供給されるデジタルデータをＤＡ変換して生成する電位を、説明の便宜上、「局部ＤＡ変換器の出力電位」と称する。
【００５１】
（第１の実施形態）
図１は、本発明の第１の実施形態による逐次比較型ＡＤ変換器の一構成例を示す図である。
【００５２】
図１において、インバータ１、２、３、容量Ｃ６、Ｃ７及びＮチャネルトランジスタ（ＮＭＯＳトランジスタ）ＮＭ１、ＮＭ２、ＮＭ３が、上記図１７に示した逐次比較型ＡＤ変換器と同様に直列接続した３段のコンパレータ（チョッパー型コンパレータ）を構成する。各コンパレータは、１つのインバータ１、２、３と、対応するインバータ１、２、３の入力端子及び出力端子にソース及びドレインがそれぞれ接続された１つのＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３とで構成される。ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３のゲートには制御信号ＳＰＬ１が供給される。
【００５３】
なお、インバータ１、２、３の論理しきい値は等しく、ＶＴＬである。また、コンパレータを容量Ｃ６、Ｃ７により結合しているのは、インバータ１〜３により全体で十分な増幅度を確保するとともに、インバータ１、２、３の論理しきい値ＶＴＬのずれがある場合に、それを補償するためである。
【００５４】
４は逐次比較制御回路であり、図１に示した逐次比較型ＡＤ変換器を構成する各回路を制御する。例えば、逐次比較制御回路４は、比較動作時にインバータ３の出力である判定出力Ｓ１に基づいて所定期間毎にデジタルデータを生成するとともに、デジタルデータにて決定した値を保持する。さらに、逐次比較制御回路４は、すべてのビットの値が決定したデジタルデータをアナログ入力電位ＶｉｎのＡＤ変換出力として外部に出力する。また、例えば、逐次比較制御回路４は、生成したデジタルデータを局部ＤＡ変換器５に供給したり、制御信号ＳＰＬ１及びリセット信号ＲＳＴを出力したりする。
【００５５】
局部ＤＡ変換器５は、上記図１７に示した局部ＤＡ変換器と同様の動作を行う。具体的には、局部ＤＡ変換器５は、逐次比較制御回路４から供給されるデジタルデータＳ２をＤＡ変換して比較電位（局部ＤＡ変換器の出力電位）を生成する。また、局部ＤＡ変換器５は、アナログ入力端子８より入力される入力アナログ電位Ｖｉｎを記憶し、各ビットの比較時にノードＮ１の電位ＶN1を、
ＶN1＝（局部ＤＡ変換器の出力電位）−入力アナログ電位Vin＋VTL…（１）
にする。つまり、局部ＤＡ変換器５は、局部ＤＡ変換器、入力アナログ電位Ｖｉｎのサンプル・ホールド回路及び上記式（１）に示される電位ＶN1を生成する加減算回路としての機能を有する。
なお、逐次比較制御回路４及び局部ＤＡ変換器５の詳細については後述する。
【００５６】
６はリセット回路であり、入力されるリセット信号ＲＳＴ（インバータ７により反転されたリセット信号ＲＳＴも含む。）に基づいて、ノードＮ２（１段目のコンパレータの出力端）の電位ＶN2を、論理しきい値ＶＴＬ付近の電位に充放電するように動作する。
【００５７】
リセット回路６は、４つのＮＭＯＳトランジスタＮＭ４、ＮＭ５、ＮＭ６、ＮＭ７と、４つのＰチャネルトランジスタ（ＰＭＯＳトランジスタ）ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４とで構成される。トランジスタＰＭ１、ＰＭ２のソースは電源電圧Ｖｄｄに対してそれぞれ接続され、トランジスタＮＭ４、ＮＭ７のソースはグランド（ＧＮＤ）に対してそれぞれ接続される。
【００５８】
トランジスタＰＭ２のドレインとトランジスタＮＭ５のドレイン、トランジスタＮＭ５のソースとトランジスタＮＭ６のドレイン、トランジスタＮＭ６のソースとトランジスタＮＭ７のドレインがそれぞれ接続される。トランジスタＰＭ３のドレインはトランジスタＰＭ４のソースに接続される。トランジスタＰＭ３のソースは、トランジスタＰＭ２のドレインとトランジスタＮＭ５のドレインとの相互接続点Ｎ６に接続され、トランジスタＰＭ４のドレインは、トランジスタＮＭ６のソースとトランジスタＮＭ７のドレインとの相互接続点Ｎ７に接続される。
【００５９】
また、トランジスタＰＭ１のドレインとトランジスタＮＭ４のドレインとの相互接続点、トランジスタＮＭ５のソースとトランジスタＮＭ６のドレインとの相互接続点、及びトランジスタＰＭ３のドレインとトランジスタＰＭ４のソースとの相互接続点は、ノードＮ２に対して接続される。トランジスタＰＭ１のゲートは相互接続点Ｎ６に接続され、トランジスタＮＭ４のゲートは相互接続点Ｎ７に接続される。トランジスタＰＭ２、ＮＭ５、ＮＭ６のゲートには、リセット信号ＲＳＴが供給され、トランジスタＰＭ３、ＰＭ４、ＮＭ７のゲートには、リセット信号ＲＳＴがインバータ７により反転され供給される。
【００６０】
次に、動作について説明する。
本実施形態の逐次比較型ＡＤ変換器によるＡＤ変換でのサンプリング動作及び、比較動作の基本的な動作原理は、従来の逐次比較型ＡＤ変換器と同様である。図２（Ａ）、（Ｂ）、（Ｃ）は、上記図１に示した逐次比較型ＡＤ変換器（局部ＤＡ変換器は１０ビット精度）の動作波形の一例を示す図である。電位７６７Ｖｒｅｆ／１０２４の入力アナログ電位ＶｉｎをＡＤ変換する際の動作波形を示している。
【００６１】
図２に示したサンプリング期間ＴSPLにおいて、ノードＮ１（インバータ１の入力端）の電位ＶN1、ノードＮ２（インバータ１の出力端）の電位ＶN2は、論理しきい値ＶＴＬになり、入力アナログ電位Ｖｉｎが局部ＤＡ変換器５に記憶される。ノードＮ３〜Ｎ５及び判定出力Ｓ１の電位も論理しきい値ＶＴＬである。
【００６２】
サンプリング終了後、逐次比較型ＡＤ変換器は、比較期間ＴCOMにおいてＭＳＢから下位側に順番にデジタルデータを決定していく比較動作を行う。逐次比較型ＡＤ変換器は、２分検索により入力アナログ電位Ｖｉｎとの電位差がもっとも小さくなるデジタルデータを検索する。
【００６３】
１ビット目（ＭＳＢ）の比較では、局部ＤＡ変換器５の出力電位は５１２Ｖｒｅｆ／１０２４（Ｖｒｅｆ／２）であるので、ノードＮ１の電位ＶN1は、
ＶN1＝512Vref／1024−767Vref／1024＋VTL＝−255Vref／1024＋VTL
になる（上記式（１）参照）。したがって、ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる（比較期間ＴC1）。
【００６４】
２ビット目の比較では、局部ＤＡ変換器５の出力電位は７６８Ｖｒｅｆ／１０２４（３Ｖｒｅｆ／４）であるので、ノードＮ１の電位ＶN1は、
ＶN1＝768Vref／1024−767Vref／1024＋VTL＝Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｌ”になる（比較期間ＴC2）。
【００６５】
３ビット目の比較では、局部ＤＡ変換器５の出力電位は６４０Ｖｒｅｆ／１０２４（５Ｖｒｅｆ／８）であるので、ノードＮ１の電位ＶN1は、
ＶN1＝640Vref／1024−767Vref／1024＋VTL＝−127Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる（比較期間ＴC3）。
【００６６】
４ビット目の比較では、局部ＤＡ変換器５の出力電位は７０４Ｖｒｅｆ／１０２４（１１Ｖｒｅｆ／１６）であり、ノードＮ１の電位ＶN1は、
ＶN1＝704Vref／1024−767Vref／1024＋VTL＝−63Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる（比較期間ＴC4）。
【００６７】
５ビット目の比較では、局部ＤＡ変換器５の出力電位は７３６Ｖｒｅｆ／１０２４（２３Ｖｒｅｆ／３２）であり、ノードＮ１の電位ＶN1は、
ＶN1＝736Vref／1024−767Vref／1024＋VTL＝−31Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる。
【００６８】
６ビット目の比較では、局部ＤＡ変換器５の出力電位は７５２Ｖｒｅｆ／１０２４（４７Ｖｒｅｆ／６４）であり、ノードＮ１の電位ＶN1は、
ＶN1＝752Vref／1024−767Vref／1024＋VTL＝−15Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる。
【００６９】
７ビット目の比較では、局部ＤＡ変換器５の出力電位は７６０Ｖｒｅｆ／１０２４（９５Ｖｒｅｆ／１２８）であり、ノードＮ１の電位ＶN1は、
ＶN1＝760Vref／1024−767Vref／1024＋VTL＝−7Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる。
【００７０】
８ビット目の比較では、局部ＤＡ変換器５の出力電位は７６４Ｖｒｅｆ／１０２４（１９１Ｖｒｅｆ／２５６）であり、ノードＮ１の電位ＶN1は、
ＶN1＝764Vref／1024−767Vref／1024＋VTL＝−3Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる。
【００７１】
９ビット目の比較では、局部ＤＡ変換器５の出力電位は７６６Ｖｒｅｆ／１０２４（３８３Ｖｒｅｆ／５１２）であり、ノードＮ１の電位ＶN1は、
ＶN1＝766Vref／1024−767Vref／1024＋VTL＝−Vref／1024＋VTL
になる。ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる。
【００７２】
１０ビット目の比較では、局部ＤＡ変換器５の出力電位は７６７Ｖｒｅｆ／１０２４であり、ノードＮ１の電位ＶN1は、
ＶN1＝767Vref／1024−767Vref／1024＋VTL＝VTL
になる。ここで、上述したように説明を簡単にするために入力アナログ電位Ｖｉｎは７６７Ｖｒｅｆ／１０２４としたが、“７６７”の出力を実際に得るには、入力アナログ電位Ｖｉｎは７６７．５×Ｖｒｅｆ／１０２４であるので、ノードＮ２の電位ＶN2及び判定出力Ｓ１は“Ｈ”になる。
得られる各ビットの比較結果を、１ビット目をＭＳＢとして順に並べると、デジタルデータの値“1011111111”が得られる。
【００７３】
ここで、本実施形態による逐次比較型ＡＤ変換器は、図６に示したようにＡＤ変換動作における各ビットの比較期間にて初期の一定期間ＲＴ、リセット信号ＲＳＴを“Ｈ”にする。これにより、リセット回路６が活性化され、一時的にコンパレータ回路が備える１段目のインバータ１の出力抵抗を小さく、すなわちインバータ１の増幅率を小さくするように制御する。その後、逐次比較型ＡＤ変換器は、各ビットの比較期間における残りの期間、リセット回路６を非活性化してインバータ１の増幅率を大きくし、比較結果が得られるように制御する。
【００７４】
説明を簡単にするためにリセット回路６のトランジスタＰＭ１、ＮＭ４が、インバータ１を構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタとそれぞれ同じサイズであるとする。トランジスタＰＭ１、ＮＭ４がインバータとして動作するときの論理しきい値もＶＴＬになる。
【００７５】
リセット信号ＲＳＴが“Ｈ”のとき、リセット回路６では、トランジスタＰＭ２、ＮＭ７がＯＦＦ状態になり、トランジスタＰＭ３、ＰＭ４、ＮＭ５、ＮＭ６がＯＮ状態になる。これにより、トランジスタＰＭ１、ＮＭ４のゲート電位は、ノードＮ２の電位ＶN2に等しくなり、トランジスタＰＭ１、ＮＭ４は、ノードＮ２の電位ＶN2が入力されるインバータと等価に動作する（但し、出力も同時にノードＮ２に接続されており、トランジスタＰＭ１、ＮＭ４は、入出力が短絡されノードＮ２に接続されたインバータとして動作する。）。
【００７６】
このとき、ノードＮ２の電位ＶN2がインバータ１の論理しきい値ＶＴＬより高い場合には、トランジスタＰＭ１、ＮＭ４の出力は“Ｌ”になろうとする。逆に、ノードＮ２の電位ＶN2がインバータ１の論理しきい値ＶＴＬより低い場合には、トランジスタＰＭ１、ＮＭ４の出力は“Ｈ”になろうとする。トランジスタＰＭ１、ＮＭ４のドレインがノードＮ２に接続されているために、ノードＮ２の電位ＶN2がインバータ１により論理しきい値ＶＴＬから大きく離れようとすると、論理しきい値ＶＴＬ付近の電位に引き戻そうとするフィードバック制御が働くととらえても良い。
【００７７】
その結果、リセット信号が“Ｈ”である期間は、リセット回路６（トランジスタＰＭ１、ＮＭ４の作用）により、インバータ１の出力抵抗が小さくなる。したがって、ノードＮ２の電位ＶN2と論理しきい値ＶＴＬとの電位差と、ノードＮ１の電位ＶN1と論理しきい値ＶＴＬとの電位差の比、すなわちリセット回路６による効果を含めたインバータ１の増幅率は小さくなる。
【００７８】
一方、リセット信号ＲＳＴが“Ｌ”の期間は、トランジスタＰＭ２、ＮＭ７がＯＮ状態になり、トランジスタＰＭ３、ＰＭ４、ＮＭ５、ＮＭ６がＯＦＦ状態になる。これにより、トランジスタＰＭ１、ＮＭ４は、ＯＦＦ状態になり、リセット回路６はノードＮ２の電位ＶN2にほとんど影響を及ぼさない。
【００７９】
仮に、リセット回路６が活性化されていない（トランジスタＰＭ１、ＮＭ４がＯＦＦ状態）場合のコンパレータを構成するインバータ１〜３の増幅率を１０倍とし、リセット回路６が活性化されている（トランジスタＰＭ１、ＮＭ４がＯＮ状態）場合のインバータ１の増幅率を２倍（インバータ２、３の増幅率は１０倍）としてコンパレータにおける遅延時間について説明する。
【００８０】
つまり、リセット回路６を活性化した場合には、インバータ１の出力抵抗（増幅率）が、等価的にリセット回路６を活性化していない場合の１／５になるとする。上記図２に示した動作波形においても、リセット信号ＲＳＴが“Ｈ”のときには、インバータ１の増幅率が小さくなり、ノードＮ２の電位ＶN2が論理しきい値ＶＴＬに近い電位になっていることがわかる。
【００８１】
本実施形態においても、電位７６７Ｖｒｅｆ／１０２４の入力アナログ電位ＶｉｎをＡＤ変換する際、１ビット目の比較ではインバータ１の入力端の電位は、（−２５５Ｖｒｅｆ／１０２４＋ＶＴＬ）になる。同様に、２ビット目の比較ではインバータ１の入力端の電位は、（Ｖｒｅｆ/１０２４＋ＶＴＬ）になる。
【００８２】
従来の逐次比較型ＡＤ変換器では、このようにあるビットの比較時にインバータ１の入力端の電位が論理しきい値ＶＴＬに対して大きく離れた電位から、論理しきい値ＶＴＬ付近の逆の比較結果を出力する電位に変化すると、インバータ１における遅延時間が非常に長くなっていた。これは、上述したようにインバータ１の相互コンダクタンスｇｍは設計により一定であるので、インバータ１の入力端の電位が論理しきい値ＶＴＬ付近である場合には、論理しきい値ＶＴＬとの電位差がＬＳＢ相当分と最小であるにもかかわらず、出力の電位変動が電源電圧の１／２程度と最大になる場合があるためである。
【００８３】
それに対して、本実施形態による逐次比較型ＡＤ変換器では、リセット信号ＲＳＴが“Ｌ”の期間中は従来と同様の動作を行うので、１ビット目の比較ではノードＮ２の電位ＶN2は、ほぼ正の電源電圧Ｖｄｄになる。
【００８４】
次に、２ビット目の比較期間になると、まずノードＮ１の電位ＶN1は、Ｖｒｅｆ／１０２４＋ＶＴＬになる。同時にリセット信号ＲＳＴが“Ｈ”になることで、インバータ１の出力抵抗が、等価的にリセット回路６が活性化されていないときの１／５になる。ノードＮ２の電位ＶN2を変化させるための遅延時間は、インバータ１の出力抵抗と、ノードＮ２の負荷容量及び寄生容量で示される。インバータ１の出力抵抗が、リセット回路６が活性化されていない場合の１／５になると、インバータ１（ノードＮ２）の時定数も１／５になる。
【００８５】
これにより、ノードＮ２の放電時間は、リセット回路６を設けない場合の１／５になる。図２に示したように比較期間にてリセット信号ＲＳＴが“Ｈ”であるときには、ノードＮ２の時定数が小さくなり、従来に比べて遅延時間ＤＴも短縮されていることがわかる（特に、２ビット目の比較。）。
【００８６】
しかしながら、リセット回路６を常に活性化したままでは、インバータ１の増幅率が２であり、インバータ２、３の増幅率が１０であるので、従来の逐次比較型ＡＤ変換器のインバータ１〜３による全増幅率の１／５の増幅率しか得られない。そこで、ノードＮ２の電位ＶN2が十分放電された後、リセット信号ＲＳＴを“Ｌ”にすることにより、リセット回路６を非活性化し、インバータ１〜３の増幅率をそれぞれ１０倍にすることができる。したがって、リセット信号ＲＳＴを“Ｌ”にした場合に、本実施形態による逐次比較型ＡＤ変換器において最終的に得られるノードＮ２、Ｎ４、比較判定Ｓ１の振幅は、上記図１７に示した従来の逐次比較型ＡＤ変換器とほぼ等しくすることができる。
【００８７】
上述した説明では、インバータ１の等価的な出力抵抗、増幅率の観点からノードＮ２の電位変化の時定数が小さくなることを説明したが、リセット回路６のフィードバック作用からノードＮ２の電位変化の時定数が小さくなることを説明することも可能である。
【００８８】
リセット信号ＲＳＴが“Ｈ”になると、リセット回路６内のトランジスタＰＭ１、ＮＭ４のドレインは、ノードＮ２に接続されているために、インバータ１によりノードＮ２の電位ＶN2が論理しきい値ＶＴＬから大きく離れようとすると、論理しきい値ＶＴＬ付近の電位に引き戻そうとするフィードバック制御が働く。
【００８９】
図２に示した例では、ノードＮ２の電位ＶN2は、１ビット目の比較によりほぼ電源電圧Ｖｄｄになっている。２ビット目の比較が始まり、リセット信号ＲＳＴが“Ｈ”になると、トランジスタＰＭ１、ＮＭ４のゲート電位は電源電圧Ｖｄｄになる。これにより、トランジスタＰＭ１がＯＦＦ状態、トランジスタＮＭ４がＯＮ状態になり、ノードＮ２の電位ＶN2が下がり始める。
【００９０】
ノードＮ２の電位をインバータ１のみで放電する場合には、インバータ１を構成するＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート電位は論理しきい値ＶＴＬ程度（より正確には、Ｖｒｅｆ／１０２４＋ＶＴＬ）であるのに対して、ゲートに電源電圧Ｖｄｄが印加されたトランジスタＮＭ４によりノードＮ２の電位が放電される分だけ、ノードＮ２の電位変化が速くなる。
【００９１】
ノードＮ２の電位ＶN2が論理しきい値ＶＴＬ付近まで下がってくると、トランジスタＮＭ４によりノードＮ２の電位が一方的に放電されることはなくなる。さらに、トランジスタＰＭ１からの充電も行われるので、ノードＮ２の電位ＶN2は最終的に論理しきい値ＶＴＬ付近の電位になる。ここで、トランジスタＰＭ１、ＮＭ４で構成されるインバータの論理しきい値もＶＴＬであることが望ましい。
【００９２】
以上のように、本実施形態による逐次比較型ＡＤ変換器は、リセット回路を備えることによりコンパレータ（インバータ１〜３）出力電位の変化、つまりＡＤ変換動作の高速化が達成される。従来の逐次比較型ＡＤ変換器では多大な時間を要する上記図２に示した２ビット目の比較のような場合であっても、本実施形態による逐次比較型ＡＤ変換器は、遅延時間を大幅に短縮でき、例えば上記図２に示した例では、従来に比べて１／２以下に短縮されている。
【００９３】
また、リセット期間ＲＴには、１段目のコンパレータ（インバータ１）に流れる電流は、リセット回路６が活性化されていない場合の電流値より大きくなるが、各ビットの比較期間に対するリセット期間の割合を、例えば１／５程度の期間にしておけば、消費電力の増加は小さく抑えることが可能である。
【００９４】
以上、説明したように本実施形態による逐次比較型ＡＤ変換器は、インバータ１の出力端にリセット回路６を設け、各ビット比較の初期の所定期間（リセット期間ＲＴ）だけリセット信号ＲＳＴによりリセット回路６を活性化する。これにより、インバータ１の出力抵抗を小さく、すなわちインバータ１の増幅率を小さくするよう制御し、各ビット比較の期間の残りの期間においては、リセット回路６を非活性化して、インバータ１の増幅率を大きくして比較結果が得られるように制御する。
【００９５】
インバータ１の入力端の電位が論理しきい値ＶＴＬから大きく離れた電位から論理しきい値ＶＴＬ付近の電位に変化するとき、ノードＮ２の電位ＶN2を電源電圧Ｖｄｄ付近から論理しきい値ＶＴＬ付近の電位に充放電しなければならない。本実施形態によれば、リセット期間ＲＴにて、リセット回路６によりノードＮ２の電位ＶN2を電源電圧Ｖｄｄ付近から、論理しきい値ＶＴＬ付近の電位に充放電することができ、従来の問題点を解決することができる。これは、リセット回路６を活性化することにより、インバータ１の出力抵抗が小さく、すなわちインバータ１の増幅率が、リセット期間に小さくなるためであると解釈することもできる。これにより、インバータ１の相互コンダクタンスｇｍが一定で、入力電位差が最小（ＬＳＢ程度と）程度であり供給できる負荷電流が小さくても、ノードＮ２の電位ＶN2の変化に要する時間を短縮できる。これにより、逐次比較型ＡＤ変換器でのＡＤ変換動作の高速化を図ることができる。
【００９６】
また、上記特許文献６では高速化を達成するために、各ビット決定に割り当てられた所定期間に基づかず、逐次比較ビット決定を行うための信号を提供することにより逐次比較ＡＤ変換器の変換速度を改善する方法を採用していたが、反対に結合された２つの差動コンパレータおよび論理回路を使用する必要があった。そのために、シングルエンド入力のコンパレータには適用できない、差動コンパレータを用いる場合でも回路規模が２倍以上になってしまうという問題があったのに対して、本実施形態によれば、シングルエンド入力の増幅器に対しても、わずかな数の素子を追加するだけで、回路規模の増大を抑制しながらもＡＤ変換動作の高速化の手段を提供できるという利点がある。
【００９７】
また、上記非特許文献１では、シングルエンド入力のコンパレータには適用できない問題があったのに対して、本実施形態によれば、シングルエンド入力のコンパレータにリセット回路６を適用できるように回路を構成でき、シングルエンド入力コンパレータでの高速化が達成される。
【００９８】
さらには、上記特許文献６では、各ビット決定にかかる時間は、各ビット決定に割り当てられた所定期間に基づかない回路構成となっており、入力されるアナログ電位によって、デジタルコードが得られる時間が一定せず、得られた結果を有効に利用するためには、回路が複雑化するという問題点があった。それに対して、本実施形態では、上述した説明から明らかなように、もっとも遅延時間が大きくなる比較条件を探し出して最大の遅延時間をもとに、各ビットの比較の期間をあらかじめ決めて差し支えない。したがって、入力アナログ電位によらず、所定時間の期間に基づく各ビット比較の期間を決定することが可能で、ＡＤ変換に要する時間が一定であるという利点も得られる。
【００９９】
以上、コンパレータを構成する１段目のインバータ１の出力端であるノードＮ２に対してリセット回路６を設ける例を説明してきたが、リセット回路６とともに、ノードＮ４、あるいは判定出力Ｓ１の電位を論理しきい値ＶＴＬ付近にするような回路を用いても、同様な効果が得られることは言うまでもない。
【０１００】
図３は、局部ＤＡ変換器５の回路構成例を示す図である。図３においては、４ビット精度の容量ＤＡ変換器を一例として示しているが、局部ＤＡ変換器５の精度はＡＤ変換の精度に合わせて任意のビット数に拡張可能である。また、局部ＤＡ変換器５として、容量ＤＡ変換器に限らず、抵抗ＤＡ変換器を用いても良いし、容量ＤＡ変換器と抵抗ＤＡ変換器とを合わせて用いても良い。
【０１０１】
図３において、Ｃ１〜Ｃ５は容量であり、容量Ｃ１、Ｃ２の容量値をＣｘとすると、容量Ｃ３の容量値が２Ｃｘ、容量Ｃ４の容量値が４Ｃｘ、容量Ｃ５の容量値が８Ｃｘと重み付けされている。ＮＳ１〜ＮＳ９、ＮＭ４０はＮＭＯＳトランジスタであり、ＰＳ１〜ＰＳ９はＰＭＯＳトランジスタである。
【０１０２】
２１、２３、２５、２７は否定論理積演算回路（ＮＡＮＤ回路）、２２、２４、２６、２８は否定論理和演算回路（ＮＯＲ回路）であり、２０はインバータである。また、８は入力アナログ電位Ｖｉｎが供給されるアナログ入力端子、１５は比較のための正のリファレンス電位Ｖｒｅｆが供給される端子である。
【０１０３】
容量Ｃ１〜Ｃ５の一端は、ノードＮ１に接続される。容量Ｃ１の他端は、トランジスタＮＭ４０を介してグランドに接続可能であるとともに、トランジスタＮＳ９、ＰＳ９で構成されたトランスファーゲートを介してアナログ入力端子８に接続可能である。トランジスタＮＭ４０のゲートには、比較動作の制御信号ＣＯＭＰが供給される。
【０１０４】
容量Ｃ２の他端は、トランジスタＮＳ８、ＰＳ８で構成されたトランスファーゲートを介してアナログ入力端子８に接続可能である。さらに、容量Ｃ２の他端は、トランジスタＰＳ４を介して端子１５に接続可能であるとともに、トランジスタＮＳ４を介してグランドに接続可能である。
【０１０５】
トランジスタＰＳ４のゲートには、デジタルデータＳ２［０］（ＬＳＢ）と制御信号ＣＯＭＰとのＮＡＮＤ回路２７による演算結果が供給される。また、トランジスタＮＳ４のゲートには、デジタルデータＳ２［０］とインバータ２０により制御信号ＣＯＭＰを反転した信号とのＮＯＲ回路２８による演算結果が供給される。
【０１０６】
容量Ｃ３、Ｃ４、Ｃ５の他端については、制御に関わるデジタルデータがそれぞれＳ２［１］、Ｓ２［２］、Ｓ２［３］（ＭＳＢ）と異なるだけで、上述した容量Ｃ２の他端側と同様の構成であるので説明は省略する。
図３においては、トランジスタＰＳ１〜ＰＳ４、ＮＳ１〜ＮＳ４、容量Ｃ１〜Ｃ５は容量ＤＡ変換器として動作する。
【０１０７】
それぞれのトランスファーゲートを構成するトランジスタＮＳ５〜ＮＳ９及びＰＳ５〜ＰＳ９のゲートには、サンプリング動作の制御信号ＳＰＬ２及びＳＰＬ２Ｂが供給される。
【０１０８】
図３に示した局部ＤＡ変換器５の動作について簡単に説明する。
図３において、制御信号ＣＯＭＰが“Ｈ”のとき、容量Ｃ１の他端はグランドに接続される。ＮＡＮＤ回路２１、２３、２５、２７の出力はデジタルデータＳ２［３］〜Ｓ２［０］の反転信号になる。また、インバータ２０によりＮＯＲ回路２２、２４、２６、２８の入力には“Ｌ”が供給されるので、ＮＯＲ回路２２、２４、２６、２８の出力もデジタルデータＳ２［３］〜Ｓ２［０］の反転信号になる。
【０１０９】
デジタルデータＳ２［３］〜Ｓ２［０］の値に従って、重み付けされた容量Ｃ１〜Ｃ５の上記他端をグランドあるいはリファレンス電位Ｖｒｅｆにできるので、ノードＮ１にデジタルデータＳ２に応じた電位を供給することができる（図３では容量Ｃ１の他端はグランド（ＧＮＤ）にしているので、リファレンス電位Ｖｒｅｆにつながれる容量値は０〜１５Ｃｘとなり、全体の容量が１６Ｃｘなので発生できるＤＡＣ出力電位は、０からＶｒｅｆ／１６刻みで、１５Ｖｒｅｆ／１６までになる。）
【０１１０】
図４は、逐次比較制御回路４の構成例を示す図である。
なお、以下の説明では、４ビット精度のＡＤ変換に対応する逐次比較制御回路４を一例として説明するが、上述した局部ＤＡ変換器５と同様にＡＤ変換の精度に合わせて任意のビット数に拡張可能である。
【０１１１】
図４において、３０はリセット信号生成回路、３１は制御信号生成回路である。制御信号生成回路３１は、外部クロック信号ＯＣＬＫ及びサンプリング・比較制御信号ＣＴＬが外部から入力され、ＡＤ変換動作を制御するための各種制御信号を生成し出力する。生成される制御信号には、サンプリング動作の制御信号ＳＰＬ１、ＳＰＬ２、ＳＰＬ２Ｂ、比較動作の制御信号ＣＯＭＰ、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、Ｄフリップフロップを制御するためのリセット信号ＤＦＲＳＴ及びセット信号ＳＥＴがある。
【０１１２】
リセット信号生成回路３０は、判定出力Ｓ１、リセット信号ＲＳＴ発生のイネーブル信号ＲＳＴＥＮが外部から入力される。また、リセット信号生成回路３０は、制御信号ＣＯＭＰ、内部クロック信号ＣＬＫ１〜ＣＬＫ４、リセット信号ＤＦＲＳＴ及びセット信号ＳＥＴが制御信号生成回路３１から入力される。リセット信号生成回路３０は、入力される信号に基づいてデジタルデータＳ２及びリセット信号ＲＳＴを出力する。
【０１１３】
図５は、リセット信号生成回路３０の回路構成例を示す図である。この図５において、図４に示した信号と同一の信号には同じ符号を付している。
図５において、３２は制御論理回路、ＤＦＳ１はセット（出力を“１”にする）機能付きＤフリップフロップ、ＤＦＲ１〜ＤＦＲ３はリセット（出力を“０”にする）機能付きＤフリップフロップである。また、３４、３７、４０は遅延回路、３５、３８、４１はインバータ、３３、３６、３９、４３は論理積演算回路（ＡＮＤ回路）、４２は論理和演算回路（ＯＲ回路）である。
【０１１４】
制御論理回路３２は、入力される判定出力Ｓ１に基づいてデータ信号ＤＴ１〜ＤＴ４を出力する。ＤフリップフロップＤＦＳ１、ＤＦＲ１、ＤＦＲ２、ＤＦＲ３は、データ信号ＤＴ１〜ＤＴ４等に応じてデジタルデータＳ２［３］〜Ｓ２［０］をそれぞれ出力する。
【０１１５】
遅延回路３４は、入力される内部クロック信号ＣＬＫ１を所定時間（例えば、リセット期間ＲＴ）遅延させてインバータ３５に出力する。ＡＮＤ回路３３は、内部クロック信号ＣＬＫ１とインバータ３５より出力される信号との論理積演算を行い、演算結果をＯＲ回路４２に出力する。
【０１１６】
同様に、遅延回路３７とインバータ３８とＡＮＤ回路３６との組、遅延回路４０とインバータ４１とＡＮＤ回路３９との組は、入力される内部クロック信号ＣＬＫ３、制御信号ＣＯＭＰを用いて上述したのと同様の処理を行い、演算結果をＯＲ回路４２に出力する。さらに、ＯＲ回路４２は、ＡＮＤ回路３３、３６、３９による演算結果を論理和演算し、演算結果をＡＮＤ回路４３に出力する。
ＡＮＤ回路４３は、ＯＲ回路４２から供給される演算結果と、リセット信号ＲＳＴ発生のイネーブル信号ＲＳＴＥＮとの論理積演算を行い、演算結果をリセット信号ＲＳＴとして出力する。
【０１１７】
図６は、逐次比較制御回路４の動作の一例を示すタイミングチャートである。
サンプリング期間ＴSPLにおいて、制御信号生成回路３１は、制御信号ＳＰＬ１、ＳＰＬ２を“Ｈ”、制御信号ＳＰＬ２Ｂを“Ｌ”にする。これにより、ノードＮ１の電位ＶN1がＶＴＬになり、容量（サンプリング容量）Ｃ１〜Ｃ５の他端がトランジスタＮＳ５〜ＮＳ９、ＰＳ５〜ＰＳ９によりアナログ入力端子８に接続される。したがって、容量Ｃ１〜Ｃ５は入力アナログ電位ＶｉｎとＶＴＬとの電位差に充電される。
【０１１８】
サンプリング期間ＴSPLでは、比較動作の制御信号ＣＯＭＰは“Ｌ”となっている。制御信号ＣＯＭＰとインバータ２０により反転された信号により、トランジスタＰＳ１〜ＰＳ４のゲート電位は“Ｈ”、トランジスタＮＳ１〜ＮＳ４のゲート電位は“Ｌ”になる。
【０１１９】
サンプリングが終了して各ビットの比較動作を開始する際、制御信号生成回路３１は、ノードＮ１の電位ＶN1が電荷の再分配で決まるように制御信号ＳＰＬ１を“Ｌ”にし、トランジスタＮＭ１をＯＦＦ状態にする。また、トランジスタＮＳ５〜ＮＳ９、ＰＳ５〜ＰＳ９をＯＦＦ状態にするように、制御信号ＳＰＬ２を“Ｌ”、ＳＰＬ２Ｂを“Ｈ”にする。
【０１２０】
その後、局部ＤＡ変換器５により比較電位を生成し、比較電位と入力アナログ電位Ｖｉｎとの大小関係を判定していく。まず、基準となるリファレンス電位Ｖｒｅｆの１／２の電位から比較判定を行う。つまり、１ビット目（ＭＳＢ）の比較（期間ＴC1）では、リセット信号生成回路３０は、デジタルデータＳ２（Ｓ２［３］、Ｓ２［２］、Ｓ２［１］、Ｓ２［０］）として“１０００”を出力する。
【０１２１】
そこでリセット信号生成回路３０は、セット信号ＳＥＴ及びリセット信号ＤＦＲＳＴ及びＤフリップフロップＤＦＳ１、ＤＦＲ１〜ＤＦＲ３により、デジタルデータＳ２に予め“１０００”を出力しておく。図６において、セット信号ＳＥＴ及びリセット信号ＤＦＲＳＴが、比較動作開始時点まで“Ｈ”になっているのはこのことを表している。ここで、本実施形態では、セット信号ＳＥＴ及びリセット信号ＤＦＲＳＴを“Ｈ”にすることで、ＤフリップフロップＤＦＳ１の出力を“Ｈ”、ＤフリップフロップＤＦＲ１〜ＤＦＲ３の出力を“Ｌ”にするものとする。
【０１２２】
次に、制御信号生成回路３１は、１ビット目の比較を開始するために制御信号ＣＯＭＰを“Ｈ”にする。デジタルデータＳ２は“１０００”になっているので、制御信号ＣＯＭＰを“Ｈ”にすることによりトランジスタＰＳ１、ＮＳ２〜ＮＳ４がＯＮ状態になる。したがって、局部ＤＡ変換器５は、容量分割により出力電位としてＶｒｅｆ／２の電位を生成することができる（より正確には式（１）の電位になる。）。
【０１２３】
１ビット目の比較結果が得られた後、デジタルデータＳ２を更新する。
更新されるデジタルデータＳ２は、１ビット目の比較結果より、１ビット目（Ｓ２［３］）及び２ビット目（Ｓ２［２］）の少なくとも一方である。制御信号生成回路３１は、１ビット目の比較から２ビット目の比較（期間ＴC2）に移る時点で、内部クロック信号ＣＬＫ１、ＣＬＫ２を“Ｈ”に変化させる（Ｄフリップフロップはクロック信号の立ち上がりに同期して値が更新されるものとする）。
【０１２４】
デジタルデータＳ２［３］については、１ビット目の比較結果により値が“０”又は“１”に確定する。デジタルデータＳ２［２］については、まず“１”をたてて、２ビット目の比較を行う。なお、制御信号生成回路３１は、デジタルデータが更新されるまでに、セット信号ＳＥＴとリセット信号ＤＦＲＳＴとを“Ｈ”から“Ｌ”にしておく。
【０１２５】
２ビット目の比較の結果に応じて、デジタルデータＳ２［２］、Ｓ２［１］が更新されるので、制御信号生成回路３１は、３ビット目の比較（期間ＴC3）が始まる時点で、内部クロック信号ＣＬＫ２、ＣＬＫ３を“Ｌ”から“Ｈ”に変化させる。
【０１２６】
以下同様に、４ビット目の比較（期間ＴC4）の開始時点では、デジタルデータＳ２［１］、Ｓ２［０］が更新されるので、制御信号生成回路３１は、４ビット目の比較が始まる時点で、内部クロック信号ＣＬＫ３、ＣＬＫ４を“Ｌ”から“Ｈ”に変化させる。
【０１２７】
このように回路を構成すると、制御信号ＣＯＭＰの立ち上がりが、１ビット目の比較の開始に相当し、内部クロック信号ＣＬＫ１の立ち上がりが、２ビット目の比較の開始に相当し、内部クロック信号ＣＬＫ３の立ち上がりが、３ビット目及び４ビット目の比較の開始に相当することになる。
【０１２８】
制御信号ＣＯＭＰ、内部クロック信号ＣＬＫ１、ＣＬＫ３の立ち上がりを、例えば図５に示したような遅延回路とインバータとＡＮＤ回路とで検出し、ＯＲ回路４２により論理和演算を行えば、各ビットの比較期間の開始から一定時間だけ“Ｈ”になるリセット信号ＲＳＴを生成することができる。なお、図５に示したイネーブル信号ＲＳＴＥＮは“Ｈ”であるとする。このリセット信号ＲＳＴによりＡＤ変換動作を高速化することは上述した通りである。
【０１２９】
イネーブル信号ＲＳＴＥＮを“Ｌ”にすれば、リセット信号ＲＳＴの発生を停止できることは、図５と上述した説明から明らかである。リセット回路を活性化するリセット信号ＲＳＴを発生するように回路を構成するだけでなく、リセット信号ＲＳＴが必要ない場合には、リセット回路を活性化しないように制御可能な信号ＲＳＴＥＮを設けておく。これにより、例えば、使用状態から高速動作が必要ない場合には、リセット回路を活性化しないように制御でき、逐次比較型ＡＤ変換器における低電力動作と高速動作との両立が可能になる。
【０１３０】
以上説明したように、図５に示した回路のように局部ＤＡ変換器に入力するデジタルデータＳ２の変更、あるいは比較開始を決定するタイミングクロックの変化時刻をそれぞれ検出して論理和演算処理を行うことにより、リセット回路を活性化するリセット信号ＲＳＴを簡単な回路で生成することができる。
【０１３１】
図７は、リセット信号生成回路３１の他の回路構成例を示す図である。
上記図５に示したリセット信号生成回路３１は、各ビットの比較開始の時刻から所定の期間、すべてのビットの比較においてリセット信号ＲＳＴを生成するようにしていたが、図７に示すリセット信号生成回路３１は、ＡＤ変換動作の高速化の効果が大きい部分についてのみリセット回路を活性化するようにリセット信号ＲＳＴを生成する。
【０１３２】
上述したＡＤ変換動作において、１ビット目の比較を開始する際のノードＮ２（インバータ１の出力端）の電位ＶN2は、論理しきい値ＶＴＬであるので、リセット回路を使用しなくとも、ノードＮ２の電位ＶN2は、すでにリセット（初期化）された場合の電位とほぼ同じ電位になっている。つまり、１ビット目の比較開始時にはリセット信号ＲＳＴを“Ｈ”に変化させないほうが消費電力の増加を抑制し消費電力の観点から望ましい。
【０１３３】
また、逐次比較ＡＤ変換におけるデジタルデータの検索原理から分かるように、あと（下位側のビット）の比較になるほど、ノードＮ１（インバータ１の入力端）の電位ＶN1と論理しきい値ＶＴＬとの差が小さくなる。
【０１３４】
上述した例では、
１ビット目の比較時が、−２５５Ｖｒｅｆ／１０２４
２ビット目の比較時が、 Ｖｒｅｆ／１０２４
３ビット目の比較時が、−１２７Ｖｒｅｆ／１０２４
４ビット目の比較時が、 −６３Ｖｒｅｆ／１０２４
５ビット目の比較時が、 −３１Ｖｒｅｆ／１０２４
６ビット目の比較時が、 −１５Ｖｒｅｆ／１０２４
７ビット目の比較時が、 −７Ｖｒｅｆ／１０２４
８ビット目の比較時が、 −３Ｖｒｅｆ／１０２４
９ビット目の比較時が、 −１Ｖｒｅｆ／１０２４
１０ビット目の比較時が、０（正しくは、−０．５×Ｖｒｅｆ／１０２４）
となる。
【０１３５】
つまり、逐次比較型ＡＤ変換器で使われる２分検索では、入力アナログ電位Ｖｉｎの範囲を、１回目の比較でＶｒｅｆ／２、２回目の比較でＶｒｅｆ／４、３回目の比較でＶｒｅｆ／８と狭めていき、最終的な値を決定するので、あとの比較になればなるほどノードＮ１の電位ＶN1の変化量は小さくなる。したがって、上述したコンパレータ遅延が大きくなるという従来の逐次比較型ＡＤ変換器での問題は、下位ビット側の比較になればなるほど遅延時間の増加の程度が小さくなっていく。
【０１３６】
以上のことから、リセット回路によりノードＮ２の電位ＶN2を論理しきい値ＶＴＬ付近の電位にする動作は、上位ビットの比較時だけに限って行っても全体の高速化に大きな効果があることが分かる。
そこで、図７に示したリセット信号生成回路３１では、１ビット目の比較時にはリセット信号ＲＳＴを“Ｈ”にせず、２ビット目、３ビット目の比較開始時だけリセット信号ＲＳＴを“Ｈ”にしてリセット回路を活性化するようにしている。これは、例えば図７に示したように、内部クロック信号ＣＬＫ２の立ち上がりだけを検出してリセット信号ＲＳＴを生成することで実現できる（図６参照）。
【０１３７】
このように、ＡＤ変換動作の高速化の効果が大きいビットを比較するときに限ってリセット回路を活性化するようなリセット信号生成回路３１を構成することで、消費電力増加を抑制できる、さらに回路規模を削減できる等の利点がある。実際に、上記図７に示したリセット信号生成回路３１は、上記図５に示したリセット信号生成回路３１から２つの遅延回路、２つのインバータ、２つのＡＮＤ回路、１つのＯＲ回路を削除したものであり、回路規模が削減されている。
【０１３８】
以上説明したように、局部ＤＡ変換器に入力するデジタルデータの変更、あるいは比較開始を決定する内部クロック信号の変化時刻から、遅延時間改善の効果が大きい部分を選択的に検出して、リセット回路を活性化するリセット信号ＲＳＴを生成することで、遅延時間改善の効果が大きい比較ビットに限ってリセット回路を活性化でき、回路の増加を抑えるとともに、消費電力の増加も抑制することができる。
【０１３９】
また、図７では４ビット精度のＤＡ変換器を一例としたので、２ビット目、３ビット目の比較開始時だけにリセット回路を活性化するためのリセット信号生成回路３１を一例として示した。本発明はこれに限らず局部ＤＡ変換器が任意のビット数であっても良いこと、比較開始時にリセット回路を活性化する比較のビット数は、効果が大きい部分という観点で自由に設計できることは、以上の説明から明らかであろう。
【０１４０】
（第２の実施形態）
次に、第２の実施形態について説明する。
図８は、本発明の第２の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。この図８において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【０１４１】
図８に示す第２の実施形態による逐次比較型ＡＤ変換器と、上記図１に示した第１の実施形態による逐次比較型ＡＤ変換器とは、リセット回路９のみが異なるだけで他の構成及び動作は同じであるので重複する説明は省略し、リセット回路９のみについて説明する。
リセット回路９は、ＡＤ変換動作のリセット期間ＲＴにおいて、１段目のインバータ１の出力端であるノードＮ２と、２段目のインバータ２の出力端であるノードＮ４の電位を近づけるように作用する。
【０１４２】
リセット回路９は、１つのＮＭＯＳトランジスタＮＭ８と１つのＰＭＯＳトランジスタＰＭ５とからなる１つのトランスファーゲートで構成される。トランスファーゲートにおける信号伝播経路の一端がノードＮ２に対して接続され、他端がノードＮ４に対して接続されている。トランジスタＮＭ８のゲートにはリセット信号ＲＳＴが供給され、トランジスタＰＭ５のゲートにはインバータ７を介してリセット信号ＲＳＴが供給される。
【０１４３】
例えば、図２に示した動作例にて１ビット目の比較が終わり、２ビット目の比較が始まる場合を考える。このとき、ノードＮ２の電位ＶN2は、インバータ１の正の電源電圧Ｖｄｄ付近の電位になっている。入力アナログ電位Ｖｉｎのサンプリング時には、ノードＮ３、Ｎ４の電位ＶN3、ＶN4も論理しきい値ＶＴＬである。したがって、１ビット目の比較の終了時点では、ノードＮ２の電位ＶN2がＶｄｄになることにより、ノードＮ３の電位ＶN3は、容量Ｃ６によりＶｄｄ程度の電位になる。１ビット目の比較の終了時点では、ノードＮ４の電位ＶN4はＧＮＤ程度の電位になる。
【０１４４】
１ビット目の比較が終わり、２ビット目の比較が始まると同時にリセット信号ＲＳＴを“Ｈ”にすると、トランジスタＮＭ８、ＰＭ５は、ＯＮ状態になり、ノードＮ２の電位ＶN2とノードＮ４の電位ＶN4とを近づけるように働く。
【０１４５】
説明を簡単にするためにノードＮ２の電位ＶN2とノードＮ３の電位ＶN3とが等しいとする（実際には多少異なるが、容量Ｃ６の容量がインバータ２の入力容量より十分大きければ、このように近似しても差し支えない。）と、インバータ２の入力がノードＮ２に対して接続されているものと仮想的に考えることができる。つまり、リセット信号ＲＳＴが“Ｈ”のときには、インバータ２は、上記図１に示したリセット回路６と同様に、入力と出力とが同じノードに接続されたインバータになることを示している。
【０１４６】
したがって、トランジスタＮＭ８、ＰＭ５がＯＮ状態になることにより、入力と出力が仮想的に短絡されたインバータ２は、図１に示したリセット回路６と同様に、インバータ１の増幅率を小さく、インバータ１の出力抵抗を小さくするように動作する。これにより、リセット回路９は、リセット信号が“Ｈ”の期間には、ノードＮ２の電位変化の時定数が小さく、電位変化を高速化するように働く。
【０１４７】
ノードＮ２の電位ＶN2が論理しきい値ＶＴＬ付近の電位に戻った後、リセット信号ＲＳＴを“Ｌ”にすると、インバータ１〜３は従来の逐次比較型ＡＤ変換器のコンパレータと同様に動作するので、同じ結果を得ることができる。
【０１４８】
以上説明したように、第２の実施形態によれば、３段で構成されるシングルエンド入力のインバータ１、２（コンパレータ）の１段目出力であるノードＮ２の電位と２段目出力であるノードＮ４の電位とを等しくするように動作するリセット回路９を設け、所定期間に基づく各ビット比較の初期の所定期間、リセット回路９を活性化する。これにより、インバータ１の出力抵抗を小さく、すなわちインバータ１の増幅率を小さくするよう制御し、所定時間の期間に基づく各ビット比較の期間の残りの期間、リセット回路９を非活性化して、インバータ１の増幅率を大きくして、比較結果が得られるように制御することでも、第1の実施形態と同様に、ＡＤ変換器動作の高速化の効果が得られる。
【０１４９】
上記図１に示した回路と同様、各ビットの比較期間は、所定時間の期間に基づいて設計するので、アナログ入力電位によらず、デジタル変換に要する時間を一定とすることができる。また、図８から明らかなように、従来回路にくらべて、わずかな回路の追加で高速化の効果が得られる。
【０１５０】
（第３の実施形態）
次に、第３の実施形態について説明する。
図９は、本発明の第３の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。この図９において、図１、図８に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【０１５１】
図９に示す第３の実施形態による逐次比較型ＡＤ変換器は、上記図８に示した第２の実施形態による逐次比較型ＡＤ変換器より容量Ｃ６及びトランジスタＮＭ２を削除し、異なるリセット回路１０を備えるようにしたものであり、他の構成及び動作は同じであるので重複する説明は省略する。
【０１５２】
リセット回路１０は、ＡＤ変換動作のリセット期間ＲＴにおいて、１段目のインバータ１の出力端であるノードＮ２を、インバータ１の論理しきい値ＶＴＬに近づけるように作用する。
【０１５３】
リセット回路１０は、１つのＮＭＯＳトランジスタＮＭ８と１つのＰＭＯＳトランジスタＰＭ５とからなる１つのトランスファーゲートに加え、２つのＮＭＯＳトランジスタＮＭ９、ＮＭ１０と２つのＰＭＯＳトランジスタＰＭ６、ＰＭ７とで構成される。トランジスタＰＭ６のソースは電源電圧Ｖｄｄに対して接続され、トランジスタＮＭ１０のソースはグランドに対して接続される。
【０１５４】
トランジスタＰＭ６のドレインとトランジスタＰＭ７のソース、トランジスタＰＭ７のドレインとトランジスタＮＭ９のドレイン、トランジスタＮＭ９のソースとトランジスタＮＭ１０のドレインが接続される。
トランスファーゲートにおける信号伝播経路の一端がノードＮ２に対して接続され、他端がトランジスタＰＭ７のドレインとトランジスタＮＭ９のドレインとの相互接続点に接続される。
【０１５５】
トランジスタＰＭ７、ＮＭ９のゲートは、トランジスタＰＭ７のドレインとトランジスタＮＭ９のドレインとの相互接続点に接続される。トランジスタＮＭ８、ＮＭ１０のゲートにはリセット信号ＲＳＴが供給され、トランジスタＰＭ５、ＰＭ６のゲートにはインバータ７を介してリセット信号ＲＳＴが供給される。
【０１５６】
例えば、図２に示した動作例にて１ビット目の比較が終わり、２ビット目の比較が始まる場合を考える。このとき、ノードＮ２の電位ＶN2は、インバータ１の正の電源電圧Ｖｄｄ付近の電位になっている。入力アナログ電位Ｖｉｎのサンプリング時には、ノードＮ２、Ｎ５の電位ＶN2、ＶN3も論理しきい値ＶＴＬである。インバータ１、２の論理しきい値ＶＴＬが等しいと、インバータ２の出力端の電位も論理しきい値ＶＴＬになる。１ビット目の比較の終了時点では、ノードＮ２の電位ＶN2が電源電圧Ｖｄｄになるので、インバータ２の出力端の電位はＧＮＤ程度の電位になる。
【０１５７】
１ビット目の比較が終わり、２ビット目の比較が始まると同時にリセット信号ＲＳＴを“Ｈ”にすると、トランジスタＮＭ８、ＮＭ１０、ＰＭ５、ＰＭ６がＯＮ状態になり、トランジスタＮＭ９、ＮＭ１０、ＰＭ６、ＰＭ７は、入力と出力とが同じ電位であるインバータと等価になる。
【０１５８】
したがって、トランジスタＮＭ９、ＮＭ１０、ＰＭ６、ＰＭ７は、インバータの論理しきい値程度の電位を出力しようとする。トランジスタＮＭ９、ＮＭ１０、ＰＭ６、ＰＭ７の論理しきい値がインバータ１の論理しきい値ＶＴＬにほぼ等しくなるように設計しておくと、トランジスタＮＭ８、ＰＭ５からノードＮ２に供給される電位もほぼ論理しきい値ＶＴＬになる。
【０１５９】
トランジスタＮＭ８、ＰＭ５がＯＮ状態になることにより、リセット回路１０は、図８に示したリセット回路９と同様に、インバータ１の増幅率を小さく、インバータ１の出力抵抗を小さくするように動作する。これにより、リセット回路１０は、リセット信号ＲＳＴが“Ｈ”の期間には、ノードＮ２の電位変化の時定数が小さくなり、電位変化を高速化するように働く。
【０１６０】
ノードＮ２の電位ＶN2が論理しきい値ＶＴＬ付近の電位に戻った後、リセット信号ＲＳＴを“Ｌ”にすると、インバータ１〜３は従来の逐次比較型ＡＤ変換器のコンパレータと同様に動作するので、同じ結果を得ることができる。
【０１６１】
以上説明したように、複数段で構成されるシングルエンド入力のインバータ回路１、２の１段目出力であるノードＮ２の電位を論理しきい値ＶＴＬに等しくするように動作するリセット回路１０を設け、所定期間に基づく各ビット比較の初期の所定の期間、リセット回路１０を活性化して、インバータ１の出力抵抗を小さく、すなわち増幅率を小さくするように制御し、所定期間に基づく各ビット比較の期間の残りの期間、リセット回路１０を非活性化して増幅率を大きくし、比較結果が得られるように制御することでも、同様に、高速化の効果が得られる。
【０１６２】
上記図８に示した回路と同様、各ビットの比較期間は、所定期間に基づいて設計するので、アナログ入力電位によらず、デジタル変換に要する時間を一定とすることができる。図９から明らかなように、従来回路にくらべて、わずかな回路の追加で高速化の効果が得られる。
【０１６３】
（第４の実施形態）
次に、第４の実施形態について説明する。
図１０は、本発明の第４の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。この図１０において、図１、図８、図９に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【０１６４】
図１０に示す第４の実施形態による逐次比較型ＡＤ変換器は、上記図９に示した第３の実施形態によるリセット回路１０のトランジスタＮＭ８、ＰＭ５、インバータを上記第３の実施形態とは異なるように接続したものであり、他の構成及び動作は同じであるので重複する説明は省略する。
【０１６５】
リセット回路１１は、ＡＤ変換動作のリセット期間ＲＴにおいて、１段目のインバータ１の出力端であるノードＮ２を、インバータ１２の論理しきい値ＶＴＬ’に近づけるように作用する。インバータ１２の論理しきい値ＶＴＬ’とインバータ１の論理しきい値ＶＴＬを近い電位としておけば、上述した他の実施形態と同様の効果が得られる。
【０１６６】
リセット回路１１は、１つのＮＭＯＳトランジスタＮＭ８と１つのＰＭＯＳトランジスタＰＭ５とからなる１つのトランスファーゲート、及びインバータ１２により構成される。トランスファーゲートにおける信号伝播経路の一端がノードＮ２に対して接続され、他端がインバータ１２の出力端に接続され、インバータ１２の入力端がノードＮ２に対して接続される。トランジスタＮＭ８のゲートにはリセット信号ＲＳＴが供給され、トランジスタＰＭ５のゲートにはインバータ７を介してリセット信号ＲＳＴが供給される。
【０１６７】
リセット回路１１は、リセット信号ＲＳＴを“Ｈ”にすることでトランジスタＰＭ５、ＮＭ８がＯＮ状態になり、インバータ１２は入力と出力とが同じ電位であるインバータと等価になる。したがって、インバータ１２は、論理しきい値ＶＴＬ’程度の電位を出力しようとする。インバータ１２の論理しきい値ＶＴＬ’が、１段目のインバータ１の論理しきい値ＶＴＬにほぼ等しくなるように設計しておくと、ノードＮ２の電位ＶN2もほぼ論理しきい値ＶＴＬになる。
【０１６８】
トランジスタＮＭ８、ＰＭ５がＯＮ状態になることにより、リセット回路１１は、図９に示したリセット回路１０と同様に、インバータ１の増幅率を小さく、インバータ１の出力抵抗を小さくするように動作する。これにより、リセット回路１１は、リセット信号ＲＳＴが“Ｈ”の期間には、ノードＮ２の電位変化の時定数が小さくなり、電位変化を高速化するよう働く。
【０１６９】
ノードＮ２の電位ＶN2が論理しきい値ＶＴＬ付近の電位に戻った後、リセット信号ＲＳＴを“Ｌ”にすると、インバータ１〜３は従来の逐次比較型ＡＤ変換器のコンパレータと同様に動作するので、同じ結果を得ることができる。
以上説明したように、図１０に示した回路においても、上記図９に示した回路と同様、従来回路にくらべて、わずかな回路の追加で高速化の効果が得られる。
【０１７０】
（第５の実施形態）
次に、第５の実施形態について説明する。
図１１は、本発明の第５の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。この図１１において、図１、図９に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【０１７１】
図１１に示す第５の実施形態による逐次比較型ＡＤ変換器は、上記図９に示した第３の実施形態による逐次比較型ＡＤ変換器よりトランジスタＮＭ８、ＰＭ５を削除し、トランジスタＮＭ１２、ＰＭ８を追加したものであり、他の構成及び動作は同じであるので重複する説明は省略する。
【０１７２】
リセット回路１３は、ＡＤ変換動作のリセット期間ＲＴにおいて、１段目のインバータ１の出力端であるノードＮ２を、トランジスタＮＭ９、ＮＭ１０、ＰＭ６、ＰＭ７で構成されたインバータの論理しきい値ＶＴＬに近づけるように作用する。
【０１７３】
また、トランジスタＰＭ８のソースは電源電圧Ｖｄｄに対して接続され、トランジスタＮＭ１２のソースはグランドに対して接続される。トランジスタＰＭ８のドレインとトランジスタＰＭ９のソース、トランジスタＰＭ９のドレインとトランジスタＮＭ１１のドレイン、トランジスタＮＭ１１のソースとトランジスタＮＭ１２のドレインが接続される。
【０１７４】
トランジスタＰＭ９のドレインとトランジスタＮＭ１１のドレインとの相互接続点が、ノードＮ２に対して接続される。トランジスタＰＭ９、ＮＭ１１のゲートは、ノードＮ１に対して接続される。トランジスタＰＭ８、ＮＭ１２のゲートには、バイアス電位ＢＩＡＳＰ、ＢＩＡＳＮがそれぞれ供給される。トランジスタＮＭ１２、ＰＭ８は、電流を制限するためのトランジスタとして働く。
【０１７５】
リセット信号ＲＳＴを“Ｈ”にすることにより、トランジスタＰＭ６、ＮＭ１０がＯＮ状態になり、トランジスタＮＭ９、ＮＭ１０、ＰＭ６、ＰＭ７は入力と出力とが同じ電位であるインバータと等価になる。したがって、トランジスタＮＭ９、ＮＭ１０、ＰＭ６、ＰＭ７により構成されるインバータは、論理しきい値程度の電位を出力しようとする。
【０１７６】
トランジスタＮＭ９、ＮＭ１０、ＰＭ６、ＰＭ７構成されるインバータの論理しきい値が、１段目のインバータを構成するトランジスタＮＭ１１、ＮＭ１２、ＰＭ８、ＰＭ９の論理しきい値ＶＴＬにほぼ等しくなるように設計しておくと、ノードＮ２の電位ＶN2もほぼ論理しきい値ＶＴＬになる。
【０１７７】
トランジスタＰＭ６、ＮＭ１０がＯＮ状態になることにより、リセット回路１３は、図９に示したリセット回路１０と同様に、トランジスタＮＭ１１、ＮＭ１２、ＰＭ８、ＰＭ９により構成されたインバータの増幅率を小さく、当該インバータの出力抵抗を小さくするように動作する。これにより、リセット回路１３は、リセット信号ＲＳＴが“Ｈ”の期間には、ノードＮ２の電位変化の時定数が小さくなり、電位変化を高速化するよう働く。
【０１７８】
ノードＮ２の電位ＶN2が論理しきい値ＶＴＬ付近の電位に戻った後、リセット信号ＲＳＴを“Ｌ”にすると、トランジスタＮＭ１１、ＮＭ１２、ＰＭ８、ＰＭ９により構成されたインバータ、インバータ２、３は従来の逐次比較型ＡＤ変換器のコンパレータと同様に動作するので、同じ結果を得ることができる。
【０１７９】
上述した第５の実施形態では、トランジスタＮＭ８、ＰＭ５を用いずに本発明を適用した逐次比較型ＡＤ変換器の構成例を示した。トランジスタＮＭ８、ＰＭ５を用いなくても逐次比較型ＡＤ変換器は上記図１１に示したように構成することが可能である。さらに、リセット期間ＲＴにて流れる電流が大きくなる場合には、ゲートに一定の電圧を加えた電流制限用のトランジスタＮＭ１２、ＰＭ８を追加することで電流を制限することができる。
以上説明したように、図１１に示した回路においても、上記図９に示した回路と同様、従来回路にくらべて、わずかな回路の追加で高速化の効果が得られる。
【０１８０】
（第６の実施形態）
次に、第６の実施形態について説明する。
図１２は、本発明の第６の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。この図１２において、図１、図８に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付している。また、図１３（Ａ）〜（Ｄ）は、第６の実施形態による逐次比較型ＡＤ変換器の動作波形の一例を示す図である。
【０１８１】
第６の実施形態による逐次比較型ＡＤ変換器は、上述した第１〜第５の実施形態においてインバータ１〜３を用いて構成される３段のコンパレータを、正帰還型の回路を用いない差動回路１’、２’、３’を用いて構成したものである。なお、図１２においては、３段のコンパレータ及びリセット回路９以外の回路については図示していないが、逐次比較制御回路４、局部ＤＡ変換器５は上述した実施形態と同様である。
【０１８２】
図１２に示した逐次比較型ＡＤ変換器は、ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３’、ＮＭ１３〜ＮＭ１５、ＮＭＯＳトランジスタＮＭ８とＰＭＯＳトランジスタＰＭ５とで構成されるリセット回路９、差動回路１’、２’、３’、容量Ｃ６〜Ｃ９及びインバータ７を有する。
【０１８３】
入力Ｓ４には、比較のためのリファレンス電位Vr（図１３においては「論理しきい値」と記す。）が供給されるものとする。また、コンパレータ入力Ｓ３には、上記図１等に示した局部ＤＡ変換器と同様の局部ＤＡ変換器により、
局部ＤＡ変換器の出力電位−入力アナログ電位Vin＋Vr…（２）
の電位が供給されるものとする。
【０１８４】
図１２に示すような正帰還型の回路を用いない差動回路１’、２’、３’をコンパレータに用いる場合でも、以下に説明するように本発明の考え方を適用することができる。
【０１８５】
図１２においては、ノードＮ１とＮ２、Ｎ３とＮ４、Ｎ５と判定出力Ｓ１が、それぞれ逆相関係の信号になり、かつノードＮ２、Ｎ３、Ｎ４、Ｎ５、判定出力Ｓ１に対して、それぞれノードＮ９、Ｎ１０、Ｎ１１、Ｎ１２、差動回路３’の負（−）側出力が、相補関係の信号になる。そのため、入力Ｓ４にリファレンス電位Ｖｒ、コンパレータ入力Ｓ３に上記式（２）で示される電位を供給すると、コンパレータ内のノードＮ２〜Ｎ５、Ｎ９〜Ｎ１２が差動信号になる点を除き、上述した第１〜第５の実施形態とコンパレータとしての機能は同じになる。
【０１８６】
図１２に示した逐次比較型ＡＤ変換器においてもサンプリング時（図１３の期間ＴSPL）には、制御信号ＳＰＬによりコンパレータを構成する差動回路１’、２’、３’の入力電位と出力電位とが等しくなるように制御される（但し、判定出力Ｓ１については除く。）。なお、入力Ｓ５には、入力Ｓ４と同じ電位Ｖｒを供給するものとするが、入力Ｓ４の電位と入力Ｓ５の電位が多少異なっていても良い。
【０１８７】
したがって、サンプリング時にはノードＮ１〜Ｎ５、ノードＮ８〜Ｎ１２の電位が等しくなり、結合容量Ｃ６〜Ｃ９に蓄えられる電荷は、理想的には０である（図１３の比較期間ＴCOMにて１ビット目の比較が始まる前の状態）。
この状態で、コンパレータ入力Ｓ３に、上記式（２）で示される電位を供給して比較動作を開始する。
【０１８８】
上記式（２）は、上記式（１）における論理しきい値ＶＴＬをリファレンス電位Ｖｒに置き換えただけのものであるので、ノードＮ１（コンパレータ入力Ｓ３）の電位ＶN1がリファレンス電位Ｖｒより高いときには、ノードＮ２の電位ＶN2が低くなり、判定出力Ｓ１は“Ｌ”になる。ノードＮ１の電位ＶN1がリファレンス電位Ｖｒより低いときには、ノードＮ２の電位ＶN2が高くなり、判定出力Ｓ１は“Ｈ”になる。これは、ノードＮ１〜Ｎ５及び判定出力Ｓ１の電位の挙動については、上述した第１〜第５の実施形態と同様であることを示している。
【０１８９】
また、ＡＤ変換動作でのコンパレータ入力Ｓ３の電位変化も同様であるので、リセット回路９を備えていないときに生ずるコンパレータ遅延の問題についても従来の逐次比較型ＡＤ変換器と同じである。
そこで、第６の実施形態による逐次比較型ＡＤ変換器は、図１２に示すようにノードＮ２の電位ＶN2に対して逆相の電位を出力するノードＮ９とノードＮ２との間にリセット回路９を設けることで、差動回路１’の増幅率を一時的に小さくできるようにする。
【０１９０】
上述した第１〜第５の実施形態と同様にＡＤ変換動作を高速化できることを、上記図２に示した動作例と同じ動作での１ビット目の比較が終わり、２ビット目の比較が始まる場合を例に説明する。
１ビット目の比較の終了時点では、ノードＮ２の電位ＶN2及びノードＮ９の電位ＶN9は、それぞれリファレンス電位Vrに対して十分正（＋）の電位、十分負の電位になる（図１３の期間ＴC1終了時点）。
【０１９１】
１ビット目の比較が終わり、２ビット目の比較（図１３の期間ＴC2）が始まると同時にリセット信号ＲＳＴを“Ｈ”にすると、リセット回路９は、トランジスタＮＭ８、ＰＭ５がＯＮ状態になり、ノードＮ２の電位ＶN2とノードＮ９の電位ＶN9とを近づけるように動作する。すなわち、リセット回路９を活性化させることで、ノードＮ１から見たノードＮ２、Ｎ９の電圧増幅率を小さく、ノードＮ２、Ｎ９に対する出力抵抗を小さくするように動作する。
【０１９２】
したがって、リセット回路９は、ノードＮ２、Ｎ９における電位変化の時定数を小さくし、コンパレータのノードＮ２の電位変化を高速化するように働く。なお、図１３においてはリセット信号ＲＳＴが“Ｈ”のとき、ノードＮ２、Ｎ９の電位ＶN2、ＶN9が等しくなるものとして図示した。
【０１９３】
ノードＮ２の電位ＶN2がリファレンス電位Ｖｒ付近の電位に戻った後、リセット信号ＲＳＴを“Ｌ”にすると、差動回路１’の増幅率が大きくなり、差動回路１’、２’、３’は従来の逐次比較型ＡＤ変換器のコンパレータと同様に動作するので、同じ結果を得ることができる。
【０１９４】
以上説明したように、１段あるいは複数段で構成される正帰還型の回路を用いない差動回路１’の差動出力間にリセット回路９を設け、リセット期間ＲＴにリセット回路９を活性化して、一時的に差動回路１’の出力抵抗を小さく、すなわち差動回路１’の増幅率を小さくするように制御し、その後リセット回路９を非活性化し、増幅率を大きくして、比較結果を得るよう制御することで、コンパレータ回路が、差動回路１’で構成される場合であっても、本発明の考え方が適用できるようになり、あるビットの比較時にノードＮ１の電位ＶN1がリファレンス電位Ｖｒｅｆから大きく離れた電位から、次のビットの比較時にリファレンス電位Ｖｒｅｆ付近の逆の結果を出力すべき電位に変化するときの遅延時間を短縮することができる。
【０１９５】
上記図１、図８に示した回路の説明から明らかなので、詳細な説明は省略したが、各ビットの比較期間は、所定時間の期間に基づいて設計するので、アナログ入力電位によらず、デジタル変換に要する時間を一定とすることができる。また、従来回路にくらべて、わずかな回路の追加で高速化の効果が得られる。
なお、図１２に示した回路ではノードＮ２とノードＮ９の間にリセット回路９を設ける例を示したが、ノードＮ２とＮ４、Ｎ９とＮ１１の間にそれぞれリセット回路を置いても、同様の効果が得られる。
【０１９６】
図１４（Ａ）〜（Ｃ）は、第６の実施形態による逐次比較型ＡＤ変換器の具体的な回路構成例を示す図である。この図１４において、図１２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【０１９７】
図１４（Ａ）は、上記図１２に示した差動回路１’に対応する部分の具体的な回路構成例を示している。図１４（Ａ）において、１４はコモンモードフィードバック回路であり、Ｃ６、Ｃ８、Ｃ１０は容量である。また、ＮＭ１６〜ＮＭ２１はＮＭＯＳトランジスタであり、ＰＭ１０〜ＰＭ１３はＰＭＯＳトランジスタである。Ｓ６、Ｓ７は、差動回路２’に対する出力である。
【０１９８】
トランジスタＮＭ１６、ＮＭ１７は、上記図１２に示したトランジスタＮＭ１、ＮＭ１３と同様に動作する。トランジスタＮＭ１８〜ＮＭ２０、ＰＭ１０、ＰＭ１１が差動回路を構成し、上記図１２に示した差動回路１’に対応する。ここで、図１４（Ａ）は、差動回路１’に対応する部分を示しているので、リセット回路９は図示していない。
【０１９９】
図１４（Ａ）に示す回路において、コモンモードフィードバック回路１４は、ノードＮ２、Ｎ９のコモン電位が入力Ｓ９の電位（コモン電位のリファレンス電位）に等しくなるようにバイアス電位を生成する。例えば、ノードＮ２、Ｎ９の電位ＶN2、ＶN9がともに入力Ｓ９の電位に対して高くなると、ノードＮ１３の電位が上がり、トランジスタＰＭ６、ＰＭ７の抵抗値が大きくなる。これにより、ノードＮ２、Ｎ９の電位ＶN2、ＶN9が下がる。
【０２００】
逆に、ノードＮ２、Ｎ９の電位ＶN2、ＶN9が入力Ｓ９の電位に対してともに低くなると、ノードＮ１３の電位が下がり、トランジスタＰＭ６、ＰＭ７の抵抗値が小さくなる。これにより、ノードＮ２、Ｎ９の電位ＶN2、ＶN9が上がる。
つまり、コモンモードフィードバック回路１４のフィードバック作用により、ノードＮ２、Ｎ９のコモン電位は、入力Ｓ９の電位に等しくなる。コモン電位が入力Ｓ９の電位に等しく制御された状態で、サンプリング時にトランジスタＮＭ１６、ＮＭ１７によりコンパレータ入力Ｓ３、入力Ｓ４の電位を決めることができる。
【０２０１】
図１４（Ｂ）は、上記図１２に示した差動回路２’に対応する部分の具体的な回路構成例を示している。図１４（Ｂ）において、ＮＭ２５〜ＮＭ３２はＮＭＯＳトランジスタであり、ＰＭ１４〜ＰＭ１７はＰＭＯＳトランジスタである。Ｃ７、Ｃ９は容量であり、Ｓ１０、Ｓ１１は、差動回路３’に対する出力である。トランジスタＮＭ２５、ＮＭ２６、ＮＭ２９〜ＮＭ３２、ＰＭ１４〜ＰＭ１７が差動回路を構成し、上記図１２に示した差動回路２’に対応する。
【０２０２】
上記図１２においては、トランジスタＮＭ２、ＮＭ１４を制御することにより、サンプリング時にノードＮ３とＮ４、Ｎ１０とＮ１１を同電位にした。図１４（Ｂ）に示す回路では、トランジスタＮＭ２７により、サンプリング時にノードＮ３とＮ４を同電位にし、ノードＮ１０には、トランジスタＮＭ２８により入力Ｓ５（リファレンス電位）を供給するように構成している。
【０２０３】
上記図１２に示した回路では、差動回路２’の回路構成によっては、サンプリング時のノードＮ３、Ｎ４、Ｎ１０、Ｎ１１のコモン電位が決まりにくい場合がある。そのような場合には、図１４（Ｂ）に示す回路のように、差動回路の一方の入力に所定の電位を供給することが可能である。
【０２０４】
図１４（Ｃ）は、上記図１２に示した差動回路３’に対応する部分の具体的な回路構成例を示している。図１４（Ｃ）において、ＮＭ３３〜ＮＭ３８はＮＭＯＳトランジスタであり、ＰＭ１８〜ＰＭ２１はＰＭＯＳトランジスタである。トランジスタＮＭ３３〜ＮＭ３７、ＰＭ１８〜ＰＭ２１が差動回路を構成し、上記図１２に示した差動回路３’に対応する。
【０２０５】
図１４に示した回路のノードＮ２とＮ９に、図１２に示したようなリセット回路９を接続することで、本発明を適用したコンパレータ回路になる。あるいは、図１４に示した回路のノードＮ２とＮ４、Ｎ９とＮ１１の電位を等しくするようリセット回路を設けてもよい。図１４においては、図１２に示した差動回路の例を示すために、各種の差動回路１’、２’、３’を用いた例を示したが、図１４で示した差動回路例、あるいはその他の差動回路の例であっても、各種の組み合わせが、具体的な回路例では考えられ、それらの各種変形回路においても、本発明のリセット回路の考え方が適用でき、高速化の効果が得られることは言うまでもない。
【０２０６】
なお、上述した第１〜第６の実施形態においては、リセット期間は比較期間の開始直後に設けるようにしているが、本発明はこれに限らず、比較期間の終了前にリセット期間を設けるようにしても良いし、あるビットと次のビットの２つの比較期間にわたって（またがって）リセット期間を設けても良い。つまり、あるビットの比較結果が得られてから次のビットでの実際の比較動作を開始する前の期間に、リセット期間を設ければ良い。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【０２０７】
（付記１）入力アナログ電位と比較電位との比較判定を繰り返し行って、入力アナログ電位をデジタルデータに変換するＡＤ変換器であって、
上記比較電位を出力する局部ＤＡ変換器と、
上記デジタルデータの１ビットの値を決定するために割り当てられた比較期間にて、上記入力アナログ電位と上記局部ＤＡ変換器より出力される上記比較電位とを比較し比較結果を増幅する増幅回路を有する比較器と、
上記比較器からの比較結果に基づいて、上記デジタルデータの値を１ビット毎に逐次決定し、決定した値に応じた次のビットの比較電位を上記局部ＤＡ変換器に出力させる制御回路と、
一又は複数ビットの上記比較期間に上記増幅回路を初期化するリセット回路とを備えることを特徴とするＡＤ変換器。
（付記２）上記比較器は、縦属接続されたｎ段（ｎは自然数）の増幅回路を有し、上記リセット回路は、少なくとも１段目の上記増幅回路の出力を初期化することを特徴とする付記１に記載のＡＤ変換器。
（付記３）上記制御回路は、上記増幅回路の初期化を指示するリセット信号を生成し、
上記リセット回路は、上記リセット信号に応じて上記増幅回路を初期化することを特徴とする付記１又は２に記載のＡＤ変換器。
（付記４）上記増幅回路の初期化は、上記リセット回路により上記増幅回路の出力抵抗が小さくなるように制御されることを特徴とする付記１〜３の何れか１項に記載のＡＤ変換器。
（付記５）上記増幅回路の初期化は、上記増幅回路の出力端の電位を上記増幅回路の論理しきい値にすることを特徴とする付記１〜３の何れか１項に記載のＡＤ変換器。
（付記６）上記増幅回路は、インバータ回路であることを特徴とする付記１〜５の何れか１項に記載のＡＤ変換器。
（付記７）上記リセット回路は、すべてのビットの上記比較期間で上記増幅回路を初期化することを特徴とする付記１〜６の何れか１項に記載のＡＤ変換器。
（付記８）上記リセット回路は、選択されたビットの上記比較期間だけ上記増幅回路を初期化することを特徴とする付記１〜６の何れか１項に記載のＡＤ変換器。
（付記９）上記リセット回路は、上位側から２ビット目の上記比較期間だけ上記増幅回路を初期化することを特徴とする付記１〜６の何れか１項に記載のＡＤ変換器。
（付記１０）上記比較期間は、上記増幅回路を初期化する初期化期間及び上記入力アナログ電位と比較電位との比較を行う比較増幅期間に分けられ、上記初期化期間は、上記比較期間とともに開始されることを特徴とする付記１〜９の何れか１項に記載のＡＤ変換器。
（付記１１）上記比較期間は、上記増幅回路を初期化する初期化期間及び上記入力アナログ電位と比較電位との比較を行う比較増幅期間に分けられ、上記初期化期間は、上記比較期間とともに終了することを特徴とする付記１〜９の何れか１項に記載のＡＤ変換器。
（付記１２）上記比較期間は、上記増幅回路を初期化する初期化期間及び上記入力アナログ電位と比較電位との比較を行う比較増幅期間に分けられ、上記初期化期間は、隣接する２つの上記比較期間にわたって設けられていることを特徴とする付記１〜９の何れか１項に記載のＡＤ変換器。
（付記１３）上記制御回路は、比較動作の開始を決定する制御信号及び内部クロック信号の変化をそれぞれ検出して論理和演算処理を行い、演算結果を上記リセット信号として出力することを特徴とする付記１〜１２の何れか１項に記載のＡＤ変換器。
（付記１４）上記制御回路は、比較動作の開始を決定する制御信号及び内部クロック信号の変化を選択的に検出して論理和演算処理を行い、演算結果を上記リセット信号として出力することを特徴とする付記１〜１２の何れか１項に記載のＡＤ変換器。
（付記１５）上記制御回路は、上記増幅回路の初期化を許可する初期化許可信号に応じて、上記リセット信号を生成することを特徴とする付記１〜１４の何れか１項に記載のＡＤ変換器。
（付記１６）上記リセット回路は、上記リセット信号に応じて、入力端及び出力端が上記増幅回路の出力端に共通接続されるインバータであることを特徴とする付記１〜１５の何れか１項に記載のＡＤ変換器。
（付記１７）上記リセット回路は、インバータ、及びＮチャネルトランジスタとＰチャネルトランジスタとで構成されるトランスファーゲートを有し、上記トランスファーゲートの一端が上記増幅回路の出力端に接続され、他端が上記インバータの入力端及び出力端に接続されていることを特徴とする付記１〜１５の何れか１項に記載のＡＤ変換器。
（付記１８）上記リセット回路は、ＮチャネルトランジスタとＰチャネルトランジスタとで構成されるトランスファーゲートを有し、上記トランスファーゲートの一端が１段目の増幅回路の出力端に接続され、他端が２段目の増幅回路の出力端に接続されていることを特徴とする付記２に記載のＡＤ変換器。
（付記１９）上記増幅回路は、正帰還型とは異なる差動回路であることを特徴とする付記１〜３の何れか１項に記載のＡＤ変換器。
（付記２０）上記リセット回路は、ＮチャネルトランジスタとＰチャネルトランジスタとで構成されるトランスファーゲートを有し、当該トランスファーゲートは上記差動回路の２つの出力端を短絡可能なように接続されていることを特徴とする付記１９に記載のＡＤ変換器。
【０２０８】
【発明の効果】
以上、説明したように本発明によれば、入力アナログ電位と比較電位との比較判定を繰り返し行い、１ビット毎にデジタルデータの値を逐次決定していき入力アナログ電位をデジタルデータに変換するＡＤ変換にて、入力アナログ電位と局部ＤＡ変換器にて生成される比較電位とを、縦属接続されたｎ段の増幅回路を有する比較器で比較する際、一又は複数ビットの比較期間ではリセット回路により少なくとも１段目の増幅回路の出力を初期化して、入力アナログ電位と比較電位とを比較する。
【０２０９】
これにより、増幅回路の入力端の電位が論理しきい値から大きく離れた電位から、次のビットの比較時に論理しきい値付近の逆の比較結果を出力すべき電位に変化したとしても、リセット回路により増幅回路の出力端の電位を電源電圧付近から論理しきい値付近の電位に充放電することができる。したがって、増幅回路の出力端の電位変化に要する時間を短縮することができ、逐次比較型ＡＤ変換器でのＡＤ変換動作を高速に行うことができる。
【図面の簡単な説明】
【図１】第１の実施形態による逐次比較型ＡＤ変換器の一構成例を示す図である。
【図２】第１の実施形態による逐次比較型ＡＤ変換器の動作波形の一例を示す図である。
【図３】局部ＤＡ変換器の回路構成例を示す図である。
【図４】逐次比較制御回路の構成例を示す図である。
【図５】リセット信号生成回路の回路構成例を示す図である。
【図６】逐次比較制御回路の動作の一例を示すタイミングチャートである。
【図７】リセット信号生成回路の他の回路構成例を示す図である。
【図８】第２の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。
【図９】第３の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。
【図１０】第４の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。
【図１１】第５の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。
【図１２】第６の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。
【図１３】第６の実施形態による逐次比較型ＡＤ変換器の動作波形の一例を示す図である。
【図１４】第６の実施形態による逐次比較型ＡＤ変換器の具体的な回路構成例を示す図である。
【図１５】逐次比較型ＡＤ変換器の構成を概念的に示したブロック図である。
【図１６】逐次比較型ＡＤ変換器によるＡＤ変換の原理を説明するための図である。
【図１７】従来の逐次比較型ＡＤ変換器の具体的な構成例を示す図である。
【図１８】従来の逐次比較型ＡＤ変換器の動作波形の一例を示す図である。
【符号の説明】
１、２、３ 反転増幅器（インバータ）
４ 逐次比較制御回路
５ 局部ＤＡ変換器
６ リセット回路
８ アナログ入力端子
ＲＳＴ リセット信号
Ｓ１ 判定出力
Ｓ２ デジタルデータ
Claims (9)
- 入力アナログ電位と比較電位との比較判定を繰り返し行って、入力アナログ電位をデジタルデータに変換するＡＤ変換器であって、
上記比較電位を出力する局部ＤＡ変換器と、
上記デジタルデータの１ビットの値を決定するために割り当てられた比較期間にて、上記入力アナログ電位と上記局部ＤＡ変換器より出力される上記比較電位とを比較し比較結果を増幅する増幅回路を有する比較器と、
上記比較器からの比較結果に基づいて、上記デジタルデータの値を１ビット毎に逐次決定し、決定した値に応じた次のビットの比較電位を上記局部ＤＡ変換器に出力させる制御回路と、
一又は複数ビットの上記比較期間に上記増幅回路を初期化するリセット回路とを備え、
上記比較器は、縦属接続されたｎ段（ｎは自然数）の増幅回路を有し、上記リセット回路は、少なくとも１段目の上記増幅回路の出力を初期化することを特徴とするＡＤ変換器。 - 上記制御回路は、上記増幅回路の初期化を指示するリセット信号を生成し、
上記リセット回路は、上記リセット信号に応じて上記増幅回路を初期化することを特徴とする請求項１に記載のＡＤ変換器。 - 上記増幅回路の初期化は、上記リセット回路により上記増幅回路の出力抵抗が小さくなるように制御されることを特徴とする請求項１又は２に記載のＡＤ変換器。
- 上記増幅回路の初期化は、上記増幅回路の出力端の電位を上記増幅回路の論理しきい値にすることを特徴とする請求項１又は２に記載のＡＤ変換器。
- 上記リセット回路は、すべてのビットの上記比較期間で上記増幅回路を初期化することを特徴とする請求項１〜４の何れか１項に記載のＡＤ変換器。
- 上記リセット回路は、選択されたビットの上記比較期間だけ上記増幅回路を初期化することを特徴とする請求項１〜４の何れか１項に記載のＡＤ変換器。
- 上記リセット回路は、上記リセット信号に応じて、入力端及び出力端が上記増幅回路の出力端に共通接続されるインバータであることを特徴とする請求項１〜６の何れか１項に記載のＡＤ変換器。
- 上記リセット回路は、ＮチャネルトランジスタとＰチャネルトランジスタとで構成されるトランスファーゲートを有し、上記トランスファーゲートの一端が１段目の増幅回路の出力端に接続され、他端が２段目の増幅回路の出力端に接続されていることを特徴とする請求項１に記載のＡＤ変換器。
- 上記増幅回路は、正帰還型とは異なる差動回路であることを特徴とする請求項１又は２に記載のＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002365633A JP3993819B2 (ja) | 2002-12-17 | 2002-12-17 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002365633A JP3993819B2 (ja) | 2002-12-17 | 2002-12-17 | Ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004200926A JP2004200926A (ja) | 2004-07-15 |
| JP3993819B2 true JP3993819B2 (ja) | 2007-10-17 |
Family
ID=32763138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002365633A Expired - Fee Related JP3993819B2 (ja) | 2002-12-17 | 2002-12-17 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3993819B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4693533B2 (ja) * | 2005-07-14 | 2011-06-01 | 旭化成エレクトロニクス株式会社 | 自動オフセットキャンセル回路 |
| JP5171378B2 (ja) * | 2008-04-30 | 2013-03-27 | 凸版印刷株式会社 | オフセット補正回路及びオフセット補正方法 |
| JP5554675B2 (ja) | 2010-09-29 | 2014-07-23 | 富士通株式会社 | 逐次比較ａ／ｄ変換器 |
| JP2014146974A (ja) * | 2013-01-29 | 2014-08-14 | Renesas Electronics Corp | 半導体装置 |
-
2002
- 2002-12-17 JP JP2002365633A patent/JP3993819B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004200926A (ja) | 2004-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI443969B (zh) | 以動態比較器為基礎的比較系統 | |
| JP4879043B2 (ja) | Ａｄ変換回路及びマイクロコントローラ | |
| JP4751667B2 (ja) | 逐次比較型ａｄ変換器。 | |
| US8198921B2 (en) | Dynamic comparator with background offset calibration | |
| JP5917710B2 (ja) | Ａｄ変換器 | |
| US9998131B1 (en) | Hybrid analog-to-digital converter | |
| JP2010109937A (ja) | 比較器及びアナログデジタル変換器 | |
| WO2001047123A1 (fr) | Convertisseur n/a de haute precision | |
| US11025263B2 (en) | Adaptive low power common mode buffer | |
| JP4234543B2 (ja) | Ａｄ変換器 | |
| CN111865320B (zh) | 一种低功耗逐次逼近型模数转换器 | |
| JP2002353787A (ja) | コンパレータ及びアナログディジタルコンバータ | |
| US20110121886A1 (en) | Clock detector and bias current control circuit | |
| JP6970597B2 (ja) | ラッチドコンパレータ | |
| US6271691B1 (en) | Chopper type voltage comparison circuit | |
| JP3993819B2 (ja) | Ａｄ変換器 | |
| US8766844B2 (en) | Analog-digital converter | |
| CN110235372B (zh) | 一种具有降低回扫噪声的双倍数据速率时间内插量化器 | |
| JP2014022763A (ja) | Ａ／ｄ変換器、ａ／ｄ変換方法 | |
| JP7142341B2 (ja) | Ａｄ変換器 | |
| JP2005295315A (ja) | 逐次比較型ａ／ｄ変換器およびコンパレータ | |
| JP7288645B2 (ja) | Ａｄ変換器 | |
| JP2004260263A (ja) | Ａｄ変換器 | |
| JP6749638B2 (ja) | 逐次比較型ａｄ変換装置 | |
| JP6717471B2 (ja) | 逐次比較型ａｄ変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050708 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070410 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070614 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070703 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070727 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130803 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |