JP4879043B2 - Ad変換回路及びマイクロコントローラ - Google Patents

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Description

本発明は、アナログ信号をデジタル信号に変換するAD変換回路及びマイクロコントローラに係り、特に逐次比較型AD変換回路及びそのような逐次比較型AD変換回路を備えたマイクロコントローラに関する。
現在、比較的簡単な回路構成で実現され、比較的安価に製造できるCMOSプロセスとの整合性が高く、且つ、一般的に要求されるAD変換時間と変換精度を実現できるAD変換回路として、逐次比較型AD変換回路が知られている。CMOSプロセスとの整合性が高く、占有面積も比較的小さいことから、逐次比較型AD変換回路はマイクロコントローラ(MCU)に内蔵されることも多い。逐次比較型AD変換回路は、例えば特許文献1〜3等にて提案されている。
図1は、従来の逐次比較型AD変換回路の一例を示す回路図である。図1に示す逐次比較型AD変換回路1は、電荷再分配型AD変換回路である。図1において、SW1はスイッチ、C1〜C7は容量、Vinはアナログ入力、Vddは例えば+3Vの電源電圧、Vrefは基準電圧、DAOUTは容量DA変換器(DAC)3の出力、SPLはサンプリング期間を設定する制御信号、ENXはコンパレータ2の制御信号、CDAはDAC3の制御信号、GNDは0Vのグランド電圧、4は逐次比較制御回路、CKINは逐次比較制御回路4の入力クロック、CNTLは逐次比較制御回路4の制御信号、D[3:0]はAD変換結果、N1〜N4はコンパレータ2内部のノード、COUTはコンパレータ2の出力(コンパレータ出力)、NM1〜NM9はNMOSトランジスタ、PM1〜PM3はPMOSトランジスタを示す。
容量C1〜C5は4ビットの容量DAC3を構成し、容量C1〜C5に併記されたnCx(nは整数)の値は夫々の容量C1〜C5の大きさの相対関係を示す。1Cx,2Cx,4Cx,8Cxで示されているように、この例では2進数の重み付けがされている。図1の例では、図を簡単にするために4ビットのAD変換回路を4ビット容量DAC3(C1〜C5)で実現する場合を想定して回路を示している。又、図1に示すスイッチSW1の状態は、サンプリング時の状態を示しており、サンプリング時には、容量C1〜C5にアナログ入力Vinの電位が充電される。
図2は、逐次比較型AD変換回路1の動作を説明するタイミングチャートであり、制御信号の波形例を示す。逐次比較型AD変換回路1の動作を、図2と共に説明する。
逐次比較型AD変換回路1は、先ずアナログ入力電位Vinをサンプリング期間にサンプリングし、その後分解能相当程度の比較判定を繰り返してサンプリングしたアナログ電位をデジタル値に変換する。
サンプリング期間の各部の動作を説明する。逐次比較型AD変換回路1では、サンプリング期間には制御信号SPLをハイ(H)レベル、制御信号ENXをロー(L)レベルとする。制御信号ENXがLレベルとなることで、トランジスタNM7,NM8,NM9がオフ(非導通状態)となりコンパレータ2が動作可能な状態となる。制御信号SPLがHレベルとなることにより、トランジスタNM4,NM5,NM6がオン(導通状態)となり、ノードN1の電位と出力DAOUTの電位、ノードN2の電位とノードN3の電位、ノードN4の電位とコンパレータ出力COUTの電位が等しくなる。インバータを構成するトランジスタPM1,NM1の入力電位と出力電位が等しくなるので、ノードN1の電位と出力DAOUTの電位はトランジスタPM1,NM1の論理閾値となる。N2、N3、N4、COUTの電位も同様である。
1段目のインバータ(PM1,NM1)の論理閾値と2段目のインバータ(PM2,NM2)の論理閾値が異なる値の場合には、その差に相当する電位が容量C6に蓄えられて、オフセットを補償するよう働く。容量C7も容量C6と同様に動作する。
出力DAOUTの電位が1段目のインバータ(PM1,NM1)の論理閾値となっている状態で、スイッチSW1を操作し、容量C1,C2,C3,C4,C5のボトムプレート(スイッチSW1側のノード)を、アナログ入力Vinに接続する。このようにして、出力DAOUTの電位を論理閾値電圧VTLにする共に、容量C1〜C5の一端にアナログ入力電位Vinを供給することによりアナログ入力Vinのサンプリングが行われ、容量C1〜C5は、アナログ入力Vinに応じて充電される。
ここで、サンプリング動作において、容量C1〜C5のトッププレート(出力DAOUT側のノード)に蓄積される電荷Qは、次式(1)で表される。
Q = −16Cx(Vin − VTL) …(1)
サンプリング動作が終了した後、逐次比較型AD変換回路1は比較判定動作を行い、デジタルデータのMSBから下位側の方向に1ビット毎に値を順次決定していく。
この比較判定期間の各部の動作について説明する。逐次比較制御回路4は、出力DAOUTの電位が、上述したサンプリング動作により容量C1〜C5に蓄積された電荷を容量C1〜C5に再分配することにより決定されるように、制御信号SPLをLレベルとして、スイッチを構成するトランジスタNM4,NM5,NM6をオフとする。尚、以下の説明では、容量C1〜C5に蓄えた電荷を容量C1〜C5に再分配することを「電荷の再分配」と称す。更に、逐次比較制御回路4は、制御信号CDAによりスイッチSW1を制御して、容量C1の一端をグランド(GND)に接続する。又、逐次比較制御回路4は、容量C2〜C5の一端が基準電圧Vref或いはグランドGNDに対して夫々選択的に接続されるように制御信号CDAによりスイッチSW1を適宜制御する。
ここで、容量C1〜C5にて一端が基準電圧Vrefに接続される、即ち、容量C1〜C5の一端にリファレンス電位Vrefが供給される容量の合成容量値をmCx(mは0〜15の整数)と仮定する。これは、電源或いはグランドに対して選択的に接続され得る容量は、容量C2〜C5であるからである。このとき、容量C1〜C5にて一端がグランドに対して接続される容量の合成容量値は、(16−m)Cxになる。尚、コンパレータ2(トランジスタPM1,NM1等)の入力容量や配線の寄生容量は、説明を簡単にするために無視している。
上記式(1)で示される電荷Qが保存されるとして、電荷の再分配による出力DAOUTの電位がVxになったとする。このとき、容量C1〜C5のトッププレートに蓄積される電荷Qは、次式(2)で表される。
Q = −mCx(Vref − Vx)+(16−m)Cx(Vx) …(2)
この式(2)の電荷と式(1)の電荷は等しいので、この条件から電荷の再分配後の出力DAOUTの電位Vxが、式(3)に示すように求まる。
Vx =[(m/16)Vref − Vin]+ VTL …(3)
上記式(3)から明らかなように、出力DAOUTの電位Vxが論理閾値電圧VTLより高いか否かをコンパレータ2(トランジスタPM1,NM1,PM2,NM2,PM3,NM3)にて判定することで、アナログ入力電位Vinがリファレンス電位Vrefを16分割した中の任意の電位(m/16)Vrefより高いか低いかを判定することができる。
つまり、図1に示した逐次比較型AD変換回路1は、比較判定するデジタルデータ4ビット(CDA)の値に基づいてスイッチSW1を制御し、出力DAOUTの電位Vxが論理閾値電圧VTLより高いか否かを判定する。これにより、逐次比較型AD変換回路1は、アナログ入力電位Vinに応じたデジタルデータの4ビットの値を決定することができる。
アナログ入力電位Vinとリファレンス電位Vrefを16分割した中の任意の電位(m/16)Vrefとの比較は、最小の回数で検索結果が得られるよう通常は、先ず(1/2)VrefとVinの大小関係を比較し、次に(1/4)Vref或いは(3/4)VrefとVinの大小関係を比較する。最初の比較でVinが(1/2)Vrefより大きい場合には、(3/4)VrefとVinを比較する。更に、Vinが(3/4)Vrefより小さい場合には、Vinの値の範囲は、(3/4)Vrefと(1/2)Vrefの間にあるので、次は、Vinと(5/8)Vrefを比較する。このようにアナログ電位の範囲を順番に狭めていくことで、アナログ入力電位Vinに対応するデジタルデータ、即ち、AD変換結果D[3:0]が得られる。
上記の如く、逐次型AD変換回路1では、アナログ信号をサンプリングして、その後サンプリングした信号と基準電圧(或いは基準電圧を分割した電位)を比較することでAD変換結果を得る。正しいAD変換結果を得るためには、アナログ信号を正しくサンプリングする必要がある。アナログ入力電位Vinを発生する信号源の等価インピーダンスは有限の値を有するので、例えば容量C1〜C5のボトムプレートの電位をアナログ入力電位Vinに充電するためには、信号源の等価インピーダンスとスイッチSW1の抵抗の直列抵抗で容量C1〜C5を充電しなければならない。つまり、容量C1〜C5の容量と信号源インピーダンスとスイッチSW1の抵抗で定まる時定数で、容量C1〜C5を充電する時間が制限される。言い換えると、この時定数の数倍程度のサンプリング期間をかけて容量C1〜C5を充電しなければ、容量C1〜C5に蓄えられた電荷は式(1)で表される電荷Qに十分近いとは言えなくなる。
このような事情から、サンプリング期間を可変とするための回路構成を有する逐次型AD変換回路が提案されている。図3は、そのような回路構成を有する逐次比較型AD変換回路を示すブロック図である。アナログ入力電位Vinを発生する信号源の等価インピーダンスは様々なので、図3に示す逐次比較型AD変換回路11では、アナログ入力電位Vinを発生する信号源の等価インピーダンスに合わせてサンプリング期間を変更するための回路構成が採用されている。逐次比較型AD変換回路11は、MCUに搭載される場合を想定した回路構成を有する。逐次比較型AD変換回路11と略等価な構成は、例えば非特許文献1にて説明されている。
逐次比較型AD変換回路11は、図3に示す如く接続された分周回路12、分周比選択レジスタ13、サンプリング期間のクロック数選択レジスタ14、サンプリング期間を設定するカウンタ回路15、及び逐次比較型AD変換回路11の主要な回路部分を構成する逐次比較型AD変換器(ADC)16を有する。ADC16は、例えば図1の逐次比較型AD変換回路1と同様な回路構成を有する。図3において、MCLKはMCUのクロック信号、CKINは分周回路12によりクロック信号MCLKを分周して得られるクロック信号、ANINはアナログ入力信号、ADCO1はADC16のAD変換結果、CDIV1は分周回路12の制御信号、CCOUNT1はカウンタ回路15の制御信号、SPLはサンプリング期間を設定する制御信号(図1のSPLと同じ信号)を示す。
図4は、図3の逐次比較型AD変換回路11の動作を説明するタイミングチャートである。図3の分周回路12はクロック信号MCLKを分周してクロック信号CKINを出力する。カウンタ回路15はクロック信号CKINのサイクル数をカウントしてサンプリング期間を決定する。MCUに逐次比較型AD変換回路11を搭載する場合、逐次比較型AD変換回路11のクロック信号はMCUのクロック信号MCLKを元に発生することが一般的である。AD変換しようとしているアナログ信号の信号源インピーダンスに応じて、サンプリング期間(サンプリング時間)を設定する必要があるので、図3の構成では分周回路12が用いられる。同一の逐次比較型AD変換回路11を使用して異なる信号源インピーダンスを持つアナログ信号をAD変換する場合、逐次比較型AD変換回路11のサンプリング容量(例えば図1の容量C1〜C5の合計容量)の値は一定なので、信号源インピーダンスが大きい場合にはサンプリング期間を長くしなければならない。
一方、MCUのクロック信号MCLKの周期は、例えば必要な処理性能から定まるので、逐次比較型AD変換回路11の要請とは関係なく、ある値に設計されて設定される。このため、ADC16のサンプリング期間をアナログ信号源インピーダンスに合わせて変化させるためには、カウンタ回路15でカウントするサイクル数と、クロック信号CKINの周期を変化させる必要がある。図3では、分周回路12の選択し得る分周比を例として1/1,1/2,1/4,1/8が示されている。ソフトウエアによりレジスタ13に値を設定し、これら分周比の1つを選択することで、クロック信号CKINの周期をクロック信号MCLKの周期の例えば1倍、2倍、4倍、8倍の中から選択することが可能となる。更に、カウンタ回路15でカウントするサイクル数をレジスタ14にソフトウエアで設定することで、図4に示す信号SPLがHレベルの期間、即ち、サンプリング期間をソフトウエアで可変にできる。
これらの手法により、プログラマがアナログ信号源インピーダンスに合わせて逐次比較型AD変換回路11のサンプリング期間及びAD変換時間を設定する機能が実現されていた。
特開平4−220016号公報 特開2005−86550号公報 特開平7−264071号公報 http://edevice.fujitsu.com/jp/manual/MANUALl/alllistj.html#WEB3のCM26-10107-1 MB95100A/H SERIESハードウェアマニュアル
図3の逐次比較型AD変換回路11により、プログラマがアナログ信号源インピーダンスに合わせて、逐次比較型AD変換回路11のサンプリング期間(サンプリング時間)及びAD変換期間(AD変換時間)を設定する機能が実現されていたが、逐次比較型AD変換回路11をMCUに内蔵する場合、以下に述べるような特有の問題が残されていることを本発明者らは発見した。
MCUのクロック信号MCLKは、要求される処理性能から、ある値に定まる。又、クロック信号MCLKのサイクル時間は、MCUのユーザが使用する発振子等の発振回路パラメータに依存し、逐次比較型AD変換回路11の設計時には一意には定まらない。このため、図3のMCUでは、分周回路12でクロック信号MCLKからADC16用のクロック信号CKINを生成し、更に、サンプリング期間を決定するカウンタ回路15のカウント数をソフトウエアで設定できるように回路が構成されていた。
アナログ信号源インピーダンスが大きい場合には、サンプリング期間を長くしなければならないので、例えば分周回路12でADC16のクロック信号CKINのサイクル時間を大きくし、且つ、サンプリング期間を設定するカウンタ回路15のサイクル数を大きくすると仮定する。比較判定期間には10ビット逐次比較型ADC16の場合、最低でも固定で10サイクル(データの転送も考慮すると、例えば10.5サイクル)必要なので、ADC16のクロック信号CKINのサイクル時間を大きくすることで、サンプリング期間だけでなく比較判定期間も長くなってしまうという第一の問題がある。
図4はこの第一の問題を示している。同一のクロック信号CKINでサンプリング期間と比較判定期間を規定すると、サンプリング期間の要請から、クロック信号CKINのサイクル時間を大きく設定すると、比較判定期間のサイクル数は(例えば10.5サイクルに)固定なので、比較判定期間も大きくなってしまう。
この第一の問題について、更に詳しく説明する。カウンタ回路15に設定できるサイクル数を大きくすることで、サンプリング期間を長くすることが可能だが、回路規模、設定に必要なビット数が増大するので、ある有限のカウント数しかカウンタ回路15では設定できない。又、MCUの処理性能を上げるためにはクロック信号MCLKのサイクル時間は短いほうが望ましいが、ADC16の比較判定時間はある程度以上は小さくできないので、クロック信号CKINのサイクル時間をクロック信号MCLKとは独立に設定できるように、分周回路12の分周比の選択肢を用意しておく必要がある。分周回路12での分周とカウンタ回路15でのサイクル数を組み合わせることで、設定できる最大のサンプリング期間は、最もクロック信号CKINのサイクル時間を大きくし、且つ、カウンタ回路15でのカウントサイクル数を最大とした場合となる。
このような設定にすることで、サンプリング期間については最大の設定が可能となるが、上述の如く、クロック信号CKINのサイクル時間を大きくすることで、比較判定期間も大きくなる。比較判定期間では、例えば図1のサンプリング容量C1〜C5に記憶した(蓄えた)電荷を利用して、アナログ入力電位と分割した基準電圧との比較判定を行う。しかし、実際の回路では、容量C1〜C5及びその制御のための回路部分にリーク電流が流れる。例えば図1の逐次比較型AD変換回路1の場合、トランジスタNM4のドレイン接合が出力DAOUTが得られるノードに接続されるので、このドレイン接合を通してリーク電流が流れ、無限に長い期、容量C1〜C5に蓄えた電荷を保持することはできない。又、同様に容量C6,C7に蓄えたオフセット情報もリーク電流により時間の経過と共に失われ、比較判定期間がある値より大きいと、正しいAD変換結果が得られない。
つまり、実際の回路のリーク電流を考慮して、比較判定期間をある最大値以下に設定しようとすると、サンプリング期間はクロック信号CKINのサイクル時間とカウンタ回路15のカウント数の最大値で設定できる値では使用できない場合がある。
図5及び図6は、本発明者らが発見した従来回路の第二の問題を説明するタイミングチャートである。MCUに搭載される逐次比較型AD変換回路11の場合、MCUが汎用LSIであることから、搭載される逐次比較型AD変換回路11も様々な用途に使用される。このため、アナログ信号源のインピーダンスが小さく、できるだけ高速にAD変換したい用途に使用される場合もあれば、アナログ信号源のインピーダンスが大きいために、サンプリング期間を長くしなければならない用途に使用される場合もある。図5は、例えば1μsのAD変換期間でAD変換する場合の例を示している。又、図6は、アナログ信号源のインピーダンスが大きいために、例えば14.4μsのAD変換期間でAD変換する場合の例を示している。
同一の逐次比較型AD変換回路16を図5のような状況で使用する場合と、図5のような状況で使用する場合の問題点を説明する。図5の場合、クロック信号CKINのサイクル時間が一例として約60nsである。この例では、サンプリング期間は、クロック信号CKINで7サイクルに設定され、サンプリング期間は約400ns、比較判定期間は10ビット逐次比較型ADC16を想定して約600nsである。1ビットの比較判定に使用できる時間は約60nsなので、一例としてコンパレータ電流は1mAである。図5の場合のアナログ信号源のインピーダンスは例えば1kΩであり、図5では1mAのコンパレータ電流が1μsのAD変換期間流れる様子を示している。
図6の場合、アナログ信号源のインピーダンスは例えば30kΩである。クロック信号CKINのサイクル時間は約240ns、サンプリング期間はクロック信号CKINで50サイクルに設定され、サンプリング期間は約12μs、比較判定期間は約2400nsである。
アナログ信号源のインピーダンスが大きいので、サンプリング期間を長くする必要があるが、ADC16のコンパレータ電流は、例えば1μsの最小のAD変換期間でも動作できるように、例えば1mAに設計される。このため、図6の場合でも同じく1mAのコンパレータ電流が流れる。図6は、1mAのコンパレータ電流が14.4μsのAD変換期間流れる様子を示している。1μsのAD変換期間の場合、1mAの電流が1μsの期間流れるだけであるが、14.4μsのAD変換期間の場合、14.4μsの期間1mAの電流が流れ、変換に必要なエネルギは最も高速に変換する場合よりも大幅に大きくなってしまう。
つまり、図3の逐次比較型AD変換回路11では、アナログ信号源のインピーダンスが大きい場合に、サンプリング期間及びAD変換期間を長く設定すると、逐次比較型ADC16の電流が一定なので、変換に必要なエネルギが最も高速に変換する場合よりも大幅に大きくなってしまうという第二の問題がある。
本発明の第一の目的は、上記第一の問題、即ち、同一のクロック信号CKINでサンプリング期間と比較判定期間を規定するために、サンプリング期間の要請からクロック信号CKINのサイクル時間を大きく設定すると、比較判定期間のサイクル数は固定なので、比較判定期間も大きくなってしまうという問題を解決することにある。
本発明の第二の目的は、上記第二の問題、即ち、アナログ信号源のインピーダンスが大きい場合に、サンプリング期間及びAD変換期間を長く設定すると、逐次比較型AD変換回路の電流が一定なので、変換に必要なエネルギが最も高速に変換する場合よりも大幅に大きくなってしまうという問題を解決することにある。
つまり、本発明は、アナログ信号源のインピーダンスに応じてAD変換期間及び消費電力を最適に設定可能なAD変換回路及びマイクロコントローラを提供することを目的とする。
上記の課題は、アナログ入力信号とDA変換器の出力アナログ信号との大小関係をコンパレータにより比較判定し、この比較判定に基づいて出力したデジタル信号を該DA変換器に入力し、該DA変換器の出力アナログ信号が該アナログ入力信号と等しくなるときのデジタル信号をAD変換出力とする逐次比較型AD変換回路であって、該アナログ入力信号をサンプリングするサンプリング期間と、サンプリングしたアナログ入力信号と該DA変換器の出力アナログ信号の大小関係を該コンパレータで比較判定する比較判定期間の2つの期間に基づいて該アナログ入力信号をAD変換するAD変換器と、該サンプリング期間を規定する第1のクロック信号のサイクル時間と、該比較判定期間を規定する第2のクロック信号のサイクル時間を独立に設定する設定手段とを備えたことを特徴とする逐次比較型AD変換回路により達成できる。
上記の課題は、コンパレータ電流を可変とする設定手段を備え、比較判定期間によってコンパレータ電流等を最適に設定する逐次比較型AD変換回路により達成できる。
上記の課題は、CPUと、該クロックを生成するクロック生成回路と、上記の逐次比較型AD変換回路とを備えたことを特徴とするマイクロコントローラによって達成できる。
本発明によれば、アナログ信号源のインピーダンスに応じてAD変換期間及び消費電力を最適に設定可能なAD変換回路及びマイクロコントローラを実現することができる。
逐次比較型AD変換回路は、アナログ入力信号電圧とDACからのアナログ信号電圧との大小関係をコンパレータにより比較判定し、この比較判定に基づいてデジタル信号(デジタルデータ)を出力する。このデジタル信号はDACに入力され、DACのアナログ信号電圧出力がアナログ入力信号電圧と等しくなるときのデジタル信号を、AD変換出力とする。本発明では、逐次比較型AD変換回路は、アナログ入力信号電圧をサンプリングするサンプリング期間と、サンプリングしたアナログ入力信号電圧とDACの出力アナログ信号の大小関係をコンパレータで比較判定する比較判定期間の2つの期間に基づいてアナログ入力信号電圧をAD変換するAD変換器と、サンプリング期間を決定する第1のクロック信号のサイクル時間と、比較判定期間を決定する第2のクロック信号のサイクル時間を独立に設定する設定手段とを備える。
具体的には、本発明では、MCUのクロック信号を分周してサンプリング期間を規定する第1のクロック信号を生成する第1の分周回路と、MCUのクロック信号を分周して逐次比較型ADC内のコンパレータの比較判定期間を規定する第2のクロック信号を生成する第2の分周回路を設ける。第1のクロック信号はカウンタ回路でカウントされてサンプリング期間が決定される。逐次比較型ADCは、カウンタ回路で決定されたサンプリング期間及び第2のクロック信号に基づいて、比較判定期間中逐次比較判定を行う。第1及び第2の分周回路の分周比は、夫々レジスタに値を設定することで選択する。又、カウンタ回路のカウント数も、レジスタに値を設定することで選択する。サンプリング期間、第1のクロック信号のサイクル時間に応じて逐次比較型ADC内のコンパレータ等の電流が必要最小限となるようにコンパレータ電流を設定するためのレジスタには、ソフトウエア(プログラム)により設定する。第1及び第2の分周回路及びカウンタ回路は、上記設定手段を構成する。尚、レジスタは、上記設定手段に含まれていても、含まれない構成であっても良い。」
つまり、上記の第一の目的を達成するために、本発明ではサンプリング期間を規定する第1のクロック信号と比較判定期間を規定する第2のクロック信号とを別々のクロック信号とする。又、MCUのクロック信号から第1及び第2のクロック信号を生成するための第1及び第2の分周回路を設ける。これに対応して、第1及び第2の分周回路の分周比を設定するためのレジスタを夫々設ける。更に、第1のクロックののサイクル数をカウントしてサンプリング期間を決定するカウンタ回路を設け、そのカウント数を設定するためのレジスタを設ける。
又、上記の第二の目的を達成するために、本発明では、逐次比較型ADCのコンパレータ電流等の電流値をソフトウエアにより設定するためのレジスタを設ける。
本発明では、サンプリング期間を規定する第1のクロック信号のサイクル時間を長くすると共に、比較判定期間を規定する第2のクロック信号のサイクル時間はそれより短く設定することが可能となる。つまり、サンプリング期間(サンプリング時間)はカウンタ回路の最大カウント数と第1のクロック信号のサイクル時間の最大値できまる最大値に設定しながら、比較判定期間は第2のクロック信号で独立に設定できるので、サンプリング期間を最大に設定しながら、比較判定期間を回路部分のリーク電流で決まる所定の最大値以下に設定することが可能となる。
又、サンプリング期間を長くし、比較判定時間が全体のAD変換期間に占める割合があまり大きくならない程度に比較判定期間を長く設定する場合には、逐次比較型ADCの電流をより小さく設定することが可能となる。これにより、AD変換に必要なエネルギを削減でき、逐次比較型ADCの平均的な消費電力を削減することができる。
更に、ソフトウエアにより直接逐次比較型ADCの電流を設定することで、逐次比較型ADCの電流の最適化が可能になる。MCUのクロック信号周波数は、MCU外部に接続する発振子に依存するので、MCUのクロック信号はMCUのユーザがボード設計或いはシステム設計を終えるまでは値が確定しない。このため、サンプリング期間、AD変換期間及びコンパレータでの比較判定時間は、カウンタ回路でのカウント数だけでは決まらず、MCUのクロック信号のサイクル数、分周比等を把握しているMCUユーザが知るのみとなる。従って、これら期間(時間)の絶対値を把握しているプログラマが、必要となる電流から全体の電流が最小となる設定をプログラム(ソフトウエア)により指示することが必要となるが、本発明はこのような電流の最適化を実現する手段を提供することが可能となる。
アナログ信号源のインピーダンスが大きい場合に、サンプリング期間を長くする必要がある。このような場合、本発明では許容できる範囲でコンパレータの比較判定時間を大きく設定し、コンパレータでの比較判定時間を大きくすることに対応して、逐次比較型ADCのコンパレータでの消費電流を小さく設定できる。これらによりAD変換期間(コンパレータでの比較判定時間)が大きい場合にADCでの平均消費電力を小さくすることができる。
従って、本発明では、アナログ信号源のインピーダンスに応じてAD変換期間及び消費電力を最適に設定可能なAD変換回路及びマイクロコントローラを構成することができる。
図7は、本発明の一実施例のマイクロコントローラを示すブロック図である。マイクロコントローラ(MCU)21は、図7に示す如く接続されたCPU22、制御レジスタ群23、クロック生成回路24及び逐次比較型AD変換回路25を有する。
CPU22は、MCU21全体の制御を司る。又、CPU22は、制御レジスタ群23内の各レジスタや逐次比較型AD変換回路25内の各レジスタの値をソフトウェアにより設定可能である。制御レジスタ群23は、CPU22が用いるデータやパラメータ等を格納する複数のレジスタからなる。制御レジスタ群23は、逐次比較型AD変換回路25が用いるデータやパラメータ等を格納する一又は複数のレジスタを含んでも良い。クロック生成回路24は、逐次比較型AD変換回路25に入力されるクロック信号MCLKを生成する。逐次比較型AD変換回路25は、クロック信号MCLKに基づいてアナログ入力信号ANINのAD変換を行う。MCU21は、逐次比較型AD変換回路25の構成及び動作に特徴がある。
図8は、本発明の一実施例のAD変換回路を示す回路図である。逐次比較型AD変換回路25は、図8に示す如く接続された分周回路31,32、分周比選択レジスタ33,34、サンプリング期間のクロック数選択レジスタ35、サンプリング期間を設定するカウンタ回路36、コンパレータ電流等を可変とした逐次比較型AD変換回路25の主要な回路部分を構成する逐次比較型AD変換器(ADC)37、及びADC37のコンパレータ電流をソフトウエアにより設定するためのレジスタ38を有する。レジスタ33,34,35,38の少なくとも一部は、図7に示す制御レジスタ群23内に設けられていても良い。
図8において、MCLKは逐次比較型AD変換回路25が搭載されるMCU21のクロック信号、CKINCは分周回路31によりクロック信号MCLKを分周して得られるクロック信号、CKINSは分周回路32によりクロック信号MCLKを分周して得られるクロック信号、ANINはアナログ入力信号、ADCO1はADC37のAD変換結果、CDIV2は分周回路31の制御信号、CDIV3は分周回路32の制御信号、CCOUNT1はカウンタ回路36の制御信号、SPLはADC37のサンプリング期間を設定する制御信号、CCRNT1はADC37の電流を制御するための制御信号を示す。
図8の逐次比較型AD変換回路25の各部の動作を、図9と共に説明する。図9は、逐次比較型AD変換回路25の動作を説明するタイミングチャートである。図8の分周回路31は、MCU21のクロック信号MCLKを分周して比較判定期間(比較判定時間)を規定するクロック信号CKINCを出力する。分周回路32は、MCU21のクロック信号MCLKを分周してサンプリング期間(サンプリング時間)を規定するクロック信号CKINSを出力する。カウンタ回路36は、クロック信号CKINSに基づいて、クロック信号CKINSのサイクル数をカウントしてサンプリング期間を決定する。ADC37は、クロック信号CKINCに基づいて比較判定を行う。
図8では、分周回路31,32の選択し得る分周比の一例として、1/1,1/2,1/4,1/8が示されている。ソフトウエアにより分周比選択レジスタ33に値を設定し、これら分周比の1つを選択することで、クロック信号CKINCの周期をクロック信号MCLKの周期の例えば1倍、2倍、4倍、8倍の中から選択することができる。ソフトウェアにより分周比選択レジスタ34に値を設定し、これら分周比の1つを選択することで、クロック信号CKINSの周期をクロック信号MCLKの周期の例えば1倍、2倍、4倍、8倍の中から選択することができる。更に、カウンタ回路36でカウントするサイクル数をクロック数選択レジスタ35にソフトウエアにより設定することで、図9に示すADC37のサンプリング期間を設定する制御信号SPLがHレベルの期間、サンプリング期間(サンプリング時間)をソフトウエアで可変とすることができる。
サンプリング期間を規定するクロック信号CKINSと、比較判定期間を規定するクロック信号CKINCを別のクロックとし、MCU21のクロック信号MCLKからクロック信号CKINS,CKINCを生成するための分周回路31,32夫々の分周比を設定するための分周比選択レジスタ33,34を設けることで、図9に示すように、サンプリング期間を規定するクロック信号CKINSのサイクル時間を大きく、比較判定期間を規定するクロック信号CKINCのサイクル時間はそれより小さく設定することが可能となる。図9において、ENXはAD変換期間(AD変換時間)の制御信号、即ち、ADC37内のコンパレータの制御信号を示す。
つまり、サンプリング期間は、カウンタ回路36の最大カウント数とクロック信号CKINSのサイクル時間の最大値で決まる最大値に設定できると共に、比較判定期間はクロック信号CKINCで独立に設定できるので、サンプリング期間を最大に設定、且つ、比較判定期間を回路部分のリーク電流で決まる最大値以下に設定することが可能となる。
図8のレジスタ38は、ADC37内のコンパレータ電流等の電流値をソフトウエアにより設定するためのものである。レジスタ38を設けて、ADC37のコンパレータ電流(及びADC37内のその他各部の電流)をソフトウエアにより設定できるようにすることで、比較判定期間を大きく設定する場合には、ADC37内の電流をより小さく設定することが可能となる。これにより、AD変換に必要なエネルギを削減でき、平均的なAD変換の消費電力を削減することができる。
図10及び図11は、図8の逐次比較型AD変換回路25の効果を説明するタイミングチャートである。図10は例えば1μsのAD変換期間でAD変換する場合の例を示し、図11はアナログ信号源のインピーダンスが大きいために例えば14.4μsのAD変換期間でAD変換する場合の例を示す。
図10は、クロック信号CKINC,CKINSのサイクル時間が一例として約60nsの場合を示す。サンプリング期間はクロック信号CKINSの7サイクル分に設定され、サンプリング期間は約400ns、比較判定期間は10ビットADC37を想定して約600nsである。1ビットの比較判定に使用できる時間は約60nsなので、一例としてコンパレータ電流は1mAである。図10場合のアナログ信号源のインピーダンスは、例えば1kΩである。
図11の場合のアナログ信号源のインピーダンスは、例えば30kΩとする。クロック信号CKINC,CKINSのサイクル時間は一例として約240ns、サンプリング期間はクロック信号CKINSの50サイクル分に設定され、サンプリング期間は約12μs、比較判定期間は約2400nsである。
アナログ信号源のインピーダンスが大きい場合、サンプリング期間を長くする必要がある。アナログ信号源のインピーダンスが30kΩであれば、説明の便宜上アナログ信号源インピーダンス以外のパラメータを無視すると、信号源インピーダンスが1kΩの場合の30倍のサンプリング期間とすれば良い。つまり、サンプリング期間は、400nsの30倍である12μs程度が必要となる。
図9の逐次比較型AD変換回路25では、サンプリング期間を規定するクロック信号CKINSと、比較判定期間を規定するクロック信号CKINCのサイクル時間を独立に設定できるので、図10の場合のようにクロック信号CKINCのサイクル時間を約60nsとしても良いが、この場合の比較判定期間は約600nsとなり、AD変換期間は12.6μsとなる。この場合、ADC37内のコンパレータは1ビット当たり約60nsで比較判定を行わなければならないので、コンパレータ電流は1mAとする必要がある。他方、図11の場合のように、クロック信号CKINCのサイクル時間を約240nsとすると、サンプリング期間が約12μsと長いので、全体のAD変換期間が極端に長くならない程度に比較判定時間を長く設定することにより電流削減の効果が得られる。比較判定期間を約2400nsとすると、比較判定期間が約600nsの場合と比べて比較判定時間が約4倍遅くて良いため、コンパレータ電流を約1/4に減少させることができる。つまり、0.25mAのコンパレータ電流にしてもAD変換が可能なので、レジスタ38によりADC37内のコンパレータ電流を最小のAD変換期間での設定に対して約1/4に設定してADC37内で消費する電流を削減することが可能となる。
尚、図11では、サンプリング期間を約12μsとする例を示したが、アナログ信号源のインピーダンスが更に大きく、例えばサンプリング期間を約1.2msとしなければならず、サンプリング期間のカウンタ回路36でのカウント数の最大値が50の場合には、図3の従来回路では比較判定時間が約240μsにもなってしまう。つまり、最小のAD変換期間の場合に対して比較判定期間が約600nsの約400倍も長くなってしまう。このため、図3の従来回路の問題点で説明したリーク電流の影響も約400倍となり、正しいAD変換結果を得ることは困難となる。これに対し、図8の逐次比較型AD変換回路25では、仮にサンプリング期間が約1.2msであったとしても、MCU21のクロック信号MCLKのサイクル時間が許せば、比較判定時間は約240μsより小さい値、例えば約30μsに設定することができるので、リーク電流の問題を回避しつつサンプリング期間を可能な限り長く設定することが可能となる。
上記の如く、図8の逐次比較型AD変換回路25によれば、サンプリング期間(サンプリング時間)はカウンタ回路36の最大カウント数と、クロック信号CKINSのサイクル時間の最大値で決まる最大値に設定し、且つ、比較判定期間を回路部分のリーク電流で決まる所定の最大値以下に設定することが可能になる。
又、ADC37のコンパレータ電流等の電流値をソフトウエアにより設定するためのレジスタ38を設けることで、ADC37内の電流をより小さく設定することが可能となり、AD変換に必要なエネルギを削減すると共に、AD変換の平均的な消費電力を削減することができる。
尚、図8の説明では、分周回路31,32が選択し得る分周比の一例として1/1,1/2,1/4,1/8を説明したが、分周比はこれらの数値に限定されるものではなく、これらの数値以外の分周比を採用可能であることは言うまでもない。又、カウンタ回路36でのカウント数の最大値及びカウンタ回路36でのカウント数の選択肢は、特に具体的な数値を挙げずに説明したが、これらの数値も本発明の趣旨を逸脱しない範囲で自由に設計できることは言うまでもない。
図12は、ADC37の一例を示すブロック図である。ADC37は、図12に示す如く接続されたDAC40、電流可変制御回路41、コンパレータ42及び逐次比較制御回路43を有する。
DAC40は、容量DAC或いは複合DACからなり、アナログ入力信号ANINを入力されて出力DAOUTをコンパレータ42に供給する。電流可変制御回路41は、制御信号CCRNT1を入力されてコンパレータ42の電流を制御する制御信号PBIAS1をコンパレータ42に供給する。コンパレータ42からは、コンパレータ出力COUTが出力される。逐次比較制御回路43は、コンパレータ出力COUTに基づいて、サンプリング期間を設定する制御信号SPL及びDAC40を制御する制御信号CDAを生成して出力する。制御信号SPLはコンパレータ42に供給され、制御信号CDAはDAC40に供給される。
図13は、図12のADC37内のコンパレータ42を示す回路図である。図13中、図1と実質的に同じ部分には同じ符号を付す。コンパレータ42は、図13に示す如く接続された差動増幅回路AMP1,AMP2,AMP3、NMOSトランジスタNM10〜NM15、容量C6,C7、及び抵抗R1,R2を有する。Vddは例えば+3Vの電源電圧、DAOUTは図12に示すDAC40の出力、SPL,SPLXはサンプリングのための制御信号(SPLXはSPLの逆相の信号)、GNDは0Vのグランド電圧、N1〜N4はコンパレータ42内部のノード、COUTはコンパレータ出力、VCDIV1(=Vdd/2)は差動増幅回路の基準入力電位を示す。
図13のコンパレータ42では、図8に示すレジスタ38の設定によりコンパレータ電流を制御することで、アナログ信号源のインピーダンスが大きい場合には、コンパレータ電流を小さく設定してADC37の消費電流を削減する。このために、コンパレータ42に流れる電流を可変とする回路構成が必要となる。
図14は、コンパレータ42に流れる電流を可変とするコンパレータ42のより具体的なトランジスタレベルの回路図を示す。図14は、差増増幅回路AMP1の構成を図8に示すレジスタ38と図12に示す電流可変制御回路41と共に示す。差動増幅回路AMP2,AMP3の構成は、差動増幅回路AMP1と同じで良いため、その図示及び説明は省略する。
以下に、コンパレータ42の動作を図13及び図14と共に説明する。
図14に示すレジスタ38において、IC1,IC0はコンパレータ電流選択ビット、IR1,IR0は後述する抵抗DAC電流選択ビット、IB1,IB0はバイアス電流選択ビットである。電流可変制御回路41は、デコーダCDEC1、NMOSトランジスタNM18〜NM20、PMOSトランジスタPM7、及び抵抗R3〜R5を有する。デコーダCDEC1は、コンパレータ電流選択ビットIC1,IC0をデコードしてコンパレータ42の電流を制御するための制御信号CCRNT2,CCRNT3,CCRNT4を生成する。Vddは例えば+3Vの電源電圧、GNDは0Vのグランド電圧を示す。差動増幅回路AMP1は、NMOSトランジスタNM16,NM17及びPMOSトランジスタPM4〜PM6を有する。IP,IMは差動増幅回路AMP1の入力、OUTは差動増幅回路AMP1の出力を示す。
図13のトランジスタNM10,NM11,NM12は、制御信号SPLと逆相の制御信号SPLXをゲートに印加されることで、トランジスタNM13,NM14,NM15のクロックフィードスルーを相殺する容量として機能する。図13の制御信号SPLは、図1の制御信号SPLと同様サンプリングの制御信号として機能する。差動増幅回路AMP1,AMP2,AMP3及びトランジスタNM13,NM14,NM15は、図1のコンパレータと略同様に機能し、相違点は、増幅回路が差動となっている点と、そのために各差動増幅回路AMP1,AMP2,AMP3の正(+)側の入力端子(非反転入力端子)に基準入力電位VCDIV1が入力される点である。抵抗R1,R2により電源電圧Vddを例えば1/2に分圧した基準入力電位VCDIV1を差動増幅回路AMP1,AMP2,AMP3の+側入力端子に入力することで、サンプリング時のDAC40の出力DAOUT、ノードN1〜N4、コンパレータ出力COUTの電位を略基準入力電位VCDIV1に設定できる。図13の容量C6,C7は、図1の場合と同様に、差動増幅回路AMP1,AMP2,AMP3のオフセット電圧を記憶する素子として機能する。
尚、抵抗R1,R2からなり基準入力電位VCDIV1を生成する回路は、コンパレータ42内に設けられていても、コンパレータ42の外部に設けられた別体の構成であっても良い。
図14に示すレジスタ38のアドレスは、説明の便宜上000FFFとして図示されている。MCU21のプログラムによりアドレス000FFFに値を設定することで、コンパレータ電流選択ビットIC1,IC0を所望の値に設定することができる。このコンパレータ電流選択ビットIC1,IC0に基づいて制御信号CCRNT2〜CCRNT4をデコーダCDEC1により生成して出力することで、差動増幅回路AMP1,AMP2,AMP3に流れる電流を制御する。図14では、アドレス000FFFのレジスタ38は、コンパレータ電流を制御するためのビットだけではなく、後述する抵抗DACの電流制御ビット、バイアス電流の選択ビットも含む場合が示されている。
図1では、図を簡単にするために容量DACだけで逐次比較型ADCを構成する回路例が示されているが、例えば上位ビットを容量DACで、下位ビットを抵抗DACでAD変換するCR(容量−抵抗)複合DACを用いて逐次比較型ADCを構成する場合には、コンパレータ電流をレジスタ38に設定するだけでなく、同時に抵抗DACの電流もソフトウエアによりレジスタ38に設定することで、図8、図10及び図11と共に説明した電流削減の効果を更に大きくすることができる。又、図13のようなコンパレータ42を用いる場合には、コンパレータ42の差動増幅回路AMP1,AMP2,AMP3だけではなく、基準入力電位VCDIV1を生成する回路部分にも定常電流が流れるので、この部分の電流もレジスタ38に設定できることが望ましい。図14の電流選択ビットIR1,IR0,IB1,IB0は、このように抵抗DACの電流及び基準入力電位VCDIV1を生成する回路部分での電流を設定するための電流選択ビットである。
例えば、R3,R4,R5の抵抗値がR3<R4<R5なる関係を満足するような設計となっている場合、制御信号CCRNT2だけがHレベルとなり、制御信号CCRNT3,CCRNT4はLレベルになるようにする。この場合、トランジスタNM19,NM20がオフ、トランジスタNM18がオンになるので、トランジスタPM7に流れる電流は抵抗R3の抵抗値とその両端に加わる電位差で決まる。トランジスタPM7に流れる電流によりバイアス信号PBIAS1の電位が定まり、トランジスタPM4はトランジスタPM7のカレントミラーとして機能する。
制御信号CCRNT2,CCRNT3がLレベル、制御信号CCRNT4がHレベルになるようにすると、トランジスタPM7に流れる電流は抵抗R5の抵抗値とその両端に加わる電位差で決まる。R3<R4<R5なる上記関係から、制御信号CCRNT2〜CCRNT4のH,Lレベルを制御することで、即ち、レジスタ38のコンパレータ電流選択ビットIC1,IC0を設定することで、ソフトウエアによりコンパレータ電流を可変とすることが可能となる。図1の回路のように、ADCの動作時だけにコンパレータ42に電流が流れるような制御する場合には、制御信号CCRNT2〜CCRNT4のうちいずれか1つの制御信号をコンパレータ42に電流を流す期間だけHレベルとすれば良い。これにより、制御信号CCRNT2〜CCRNT4は、コンパレータ電流を選択する信号として機能すると同時に、図1の制御信号ENXと同様な機能も担う制御信号となる。尚、レジスタ38や電流可変制御回路41からなる回路部分の実際の回路構成としては、図14に示す回路構成に限定されるものではなく、各種回路構成が採用可能であるが、必要なタイミングの制御(例えば図1の制御信号ENXのような制御)と、ソフトウエアでの電流設定を可能にするものであれば、図8の逐次比較型AD変換回路25に適用可能であることは言うまでもない。
以上説明したように、図13及び図14に示す如きコンパレータ42の構成とすることで、サンプリング期間、AD変換期間及びコンパレータの比較判定期間に応じて、ADC37のコンパレータ電流等の電流を可変とすることが可能となる。
図13及び図14では、一例として差動増幅回路AMP1〜AMP3でコンパレータ42を構成し、コンパレータ電流及びバイアス電流を可変とする場合が示されているが、後述するように、具体的なトランジスタレベルの回路構成は各種の変形が可能で、本発明の趣旨を逸脱しない範囲で各種回路構成を採用することが可能であることは言うまでもない。
図15は、ADC37の他の例を示すブロック図である。図15中、図12と同一部分には同一符号を付し、その説明は省略する。図15に示すADC37は、比較基準電圧生成回路44を更に有する。比較基準電圧生成回路44は、制御信号CCRNT5に基づいて基準入力電位VCDIV1を生成し、コンパレータ42に供給する。
図16は、図15のADC37内の比較基準電圧生成回路44の構成をコンパレータ42の一部と共に示す回路図である。図16中、図13と同一部分には同一符号を付し、その説明は省略する。図16は、図13のコンパレータ42の差動増幅回路AMP1,AMP2,AMP3の+側の入力端子に供給される基準入力電位VCDIV1を生成する比較基準電圧生成回路44の電流をレジスタの設定で可変とする場合を示す。
基準電圧生成回路44は、図16に示す如く接続されたPMOSトランジスタPM8〜PM10、NMOSトランジスタNM21〜NM23、及び抵抗R6〜R11を有する。CRDP1,CRDP2,CRDP3はPMOSトランジスタPM8〜PM10の制御信号、CRDN1,CRDN2,CRDN3はNMOSトランジスタNM21〜NM23の制御信号、CCRNT5は逐次比較型AD変換回路25に設けられたレジスタ39からの制御信号を示す。制御信号CRDP1,CRDN1は互いに逆相の信号、制御信号CRDP2,CRDN2は互いに逆相の信号、CRDP3,CRDDN3は互いに逆相の信号である。制御信号CCRNT5は、これらの制御信号CRDP1,CRDN1,CRDP2,CRDN2,CRDP3,CRDDN3を総称するための名称であるものとする。抵抗R6,R7の抵抗値は等しく、抵抗R8,R9の抵抗値は等しく、抵抗R10,R11の抵抗値は等しいものとする。
図13及び図14では、コンパレータ42を構成する差動増幅回路AMP1〜AMP3のテイル電流を可変として、コンパレータ電流をソフトウエアにより設定している。これと同様の考え方で、図13の基準入力電位VCDIV1を生成する比較基準電圧生成回路44の電流も可変とすることができ、図16はこの場合の回路構成を示す。図13では、説明を簡単にするために、基準入力電位VCDIV1が抵抗R1,R2で電源電圧Vddを分割して生成するものとした。しかし、上記の説明から明らかなように、コンパレータ42の差動回路の電流だけではなく、コンパレータ42の各部の電流を、サンプリング期間及びAD変換期間に応じて設定できれば、低消費電力化の効果を更に増大することができる。
ここでは、一例として制御信号CRDN1,CRDN2,CRDN3のうち1つの制御信号がHレベルとなり、残りの制御信号はLレベルとなるものとする。例えば、制御信号CRDN1がHレベルの場合、トランジスタPM8,NM21がオンとなり、トランジスタPM9,PM10,NM22,NM23はオフとなる。トランジスタPM8,PM9,PM10,NM21,NM22,NM23のオン抵抗は、抵抗R6〜R11の抵抗値に比べて十分小さいと仮定すると、制御信号CRDN1がHレベルの場合に基準入力電位VCDIV1を生成する比較基準電圧生成回路44に流れる電流は電源電圧Vddと抵抗R6,R7の抵抗値で決まる。抵抗R6,R7の抵抗値は等しいので、基準入力電位VCDIV1は電源電圧Vddの1/2となる。制御信号CRDN2或いは制御信号CRDN3がHレベルの場合の動作も同様となり、違いは、抵抗R6と抵抗R8,R10の抵抗値の違いにより生じるものである。レジスタ39に設定された値に基づいて、即ち、制御信号CCRNT5に基づいてR6、R7等で構成される分圧回路の抵抗値を選ぶことで、基準入力電位VCDIV1を生成する比較基準電圧生成回路44の電流をソフトウエアで選択することが可能となる。
図14では、バイアス電流選択ビットIB1,IB0で比較基準電圧生成回路44の電流を設定する例が示されているが、図16のように、レジスタ38とは独立したレジスタ39を設けても良い。更に、図14の場合のように他のレジスタの一部を使用しても良い。要は、比較基準電圧生成回路44の電流を設定する際に、必要なビット数を確保しやすい構成とすれば良い。
以上説明したように、コンパレータ42を構成する差動回路の基準入力電位VCDIV1を生成する比較基準電圧生成回路44の電流を、図16のような回路でソフトウエアにより設定することが可能となる。
図13では、コンパレータ42が差動回路を使用する場合を示しているが、図17のようなシングルエンドの回路でコンパレータ42を構成し、その電流を可変とすることも可能である。図17は、図12のADC37内のコンパレータ42の他の例を電流可変制御回路41と共に示す回路図である。図17中、図1と実質的に同じ部分には同じ符号を付し、その説明は省略する。
コンパレータ42は、図13に示す如く接続されたNMOSトランジスタNM1〜NM6,NM24〜NM26、PMOSトランジスタPM1〜PM3,PM11〜PM13及び容量C6,C7を有する。電流可変制御回路41は、図17に示す如く接続されたPMOSトランジスタPM14,PM15、NMOSトランジスタNM27〜NM30及び抵抗R12〜R14を有する。図17において、PBIAS2はPMOSトランジスタPM15のバイアス電位、NBIAS1はNMOSトランジスタNM24〜NM26のバイアス電位を示す。CCRNT6〜CCRNT8は、コンパレータ電流を制御する信号として機能すると同時に、図1の制御信号ENXと同様な機能も担う制御信号となる。
図17のコンパレータ42の場合、コンパレータ電流を可変として制御できるように、トランジスタPM11,PM12,PM13,NM24,NM25,NM26が設けられている。これらトランジスタPM11,PM12,PM13,NM24,NM25,NM26のゲートにコンパレータ電流を所望の値に制御するようなバイアス電位PBIAS2,NBIAS1を加えることで、レジスタ38の値に応じてコンパレータ電流を変化させる。
例えば、制御信号CCRNT6〜CCRNT8のうち、1つの制御信号だけをHレベルとすることで、抵抗R12,R13,R14の抵抗値と各々の両端に印加される電圧で決まる電流をトランジスタPM14に流すことができる。トランジスタPM14のゲート電位PBIAS2は、トランジスタPM11,PM12,PM13,PM15のゲートと共通の電位なので、これらトランジスタPM11,PM12,PM13,PM15とトランジスタPM14はカレントミラー回路を構成し、トランジスタPM14に流れる電流はトランジスタPM11,PM12,PM13,PM15にも流れる。つまり、トランジスタPM11,PM12,PM13,PM15に流れる電流は、トランジスタPM14に流れる電流により制御することができ、トランジスタPM14の電流は、例えば抵抗R12〜R14のいずれか1つを使用することで可変とできるので、トランジスタPM11,PM12,PM13,PM15の電流を制御信号CCRNT6,CCRNT7,CCRNT8で可変に制御することができる。
同様に、トランジスタPM15の電流はトランジスタNM30に流れ、トランジスタNM30のゲート電位NBIAS1は、トランジスタNM24,NM25,NM26のゲート電位と共通となっている。トランジスタPM15の電流はトランジスタPM14の電流と同じなので、トランジスタNM24,NM25,NM26の電流も制御信号CCRNT6,CCRNT7,CCRNT8で可変に制御することができる。
以上説明したように、図17の回路構成とすることで、シングルエンドの回路でコンパレータ42を構成し、その電流を可変とすることが可能となる。
ところで、図1では図を簡単にするために容量DACだけで逐次比較型AD変換回路1が構成された場合を示すが、実際の逐次比較型AD変換回路では、10ビット程度の分解能をできるだけ小さい占有面積で実現するために、例えば上位ビットの変換を容量DACで行い、下位ビットの変換は抵抗DACを利用する容量−抵抗複合DACが用いられることもある。このような場合には、コンパレータ電流だけでなく、抵抗DACの電流もレジスタ設定可能としておき、所望のAD変換期間(コンパレータでの比較判定期間)を実現するのに必要、且つ、設定可能な中で最小の電流を選択することで、図8の回路で述べたのと同様の消費電力の削減の効果を得ることが望ましい。
図18は、抵抗DACを用いる逐次比較型AD変換回路25の要部を示す回路図である。図18中、図1及び図13と実質的に同じ部分には同じ符号を付し、その説明は省略する。図18は、抵抗DACの電流を可変とし、抵抗DACの電流もレジスタ設定可能とする回路構成を示す。尚、図を簡単にするために、図18は抵抗DAC、容量DACの一部分だけを示している。
逐次比較型AD変換回路25は、図18に接続された抵抗DAC50、抵抗DAC50の電流を選択するためのレジスタ51及び容量DAC3を有する。SW1,SW2,SW3は複数のスイッチからなるスイッチ部、C1〜C5は容量、Vinはアナログ入力電位を、Vddは例えば+3Vの電源電圧、Vrefは基準電圧、DAOUTは容量DAC3の出力、GNDは0Vのグランド電圧、PM16,PM17はPMOSトランジスタ、RDAOは抵抗DAC50の出力、RDA0〜RDA7,RDB1〜RDB7は抵抗、CRDP4,CRDP5は抵抗DAC50の電流を制御のための制御信号、CCRENT9はレジスタ51からの制御信号を示す。
抵抗DAC50の電流を選択のための値をレジスタ51に設定することで、レジスタ51からの制御信号CCRENT9により例えば制御信号CRDP4及び制御信号CRDP5のどちらか一方をLレベルとする。制御信号CRDP4をLレベルとした場合には、トランジスタPM16がオンとなり、抵抗RDA0〜RDA7が抵抗DACとして機能する。他方、制御信号CRDP5をLレベルとした場合には、トランジスタPM17がオンとなり、抵抗RDB0〜RDB7が抵抗DACとして機能する。図18では、図を簡単にするために抵抗DAC50の分解能が3ビットの場合の回路構成を示すが、3ビット以上の分解能の抵抗DACの場合には図18の回路構成は適宜拡張可能であることは言うまでもない。トランジスタPM16がオンの場合は、制御信号CCRNT9によりスイッチ部SW2の中の1つのスイッチの電位が出力RDAOとして出力され、スイッチ部SW3のスイッチは全て開放(オフ)する。逆に、トランジスタPM17がオンの場合には、スイッチ部SW3の中の1つのスイッチの電位が出力RDAOとして出力され、スイッチ部SW2のスイッチは全て開放とする。
抵抗RDA0〜RDA7の合計抵抗と抵抗RDB0〜RDB7の合計抵抗は、夫々の抵抗DAC50の電流を決めるので、これらの合計抵抗値を所望の値に設計すると共に上記の如き制御を行うことで、抵抗DAC50の電流をレジスタ51に設定可能とし、所望の変換期間(コンパレータ42での比較判定期間)を実現するのに必要、且つ、設定可能な中で最小の電流を選択することが可能となる。
図14では、抵抗DAC電流選択ビットIR1,IR0で抵抗DAC50の電流を設定する例が示されているが、図18のように、レジスタ38とは独立のレジスタ51を設けても良い。更に、図14の場合のように他のレジスタの一部を使用しても良い。要は、抵抗DAC50の電流を設定する際に、必要なビット数を確保しやすい構成とすれば良い。
以上説明したように、本発明では、サンプリング期間を規定するクロック信号CKINSと、比較判定期間を規定するクロック信号CKINCとは、別のクロック信号である。又、MCU21のクロック信号MCLKからクロック信号CKINS,CKINCを生成する分周回路31,32の分周比を設定するために、レジスタ33,34を設けている。これにより、サンプリング期間を規定するクロック信号CKINSのサイクル時間を大きく設定すると共に、比較判定期間を規定するクロック信号CKINCのサイクル時間はそれより小さく設定することが可能となる。つまり、サンプリング期間を最大に設定しながら、比較判定期間を回路のリーク電流から決まる所定の最大値以下に設定できる。
又、逐次比較型ADC37のコンパレータ電流等の電流値をソフトウエアにより直接設定するためのレジスタ38を設けることにより、ADC37のコンパレータ電流及びコンパレータ42内のその他各部の電流を、ソフトウエアで設定して最適化することができる。MCU21のクロック信号MCLKの周波数は、MCU21外部に接続する発振子に依存するので、MCU21のクロック信号MCLKはMCU21のユーザがボード設計或いはシステム設計を終えるまでは値が確定しない。このため、サンプリング期間、AD変換期間及びコンパレータでの比較判定時間は、カウンタ回路36でのカウント数だけでは決まらず、MCU21のクロック信号MCLKのサイクル数、分周比等を把握しているMCU21のユーザが知るのみとなる。従って、これら期間(時間)の絶対値を把握しているプログラマが、必要となる電流から全体の電流が最小となる設定をプログラム(ソフトウエア)により指示することが必要となるが、本発明はこのような電流の最適化を実現する手段を提供することが可能となる。
尚、本発明は、以下に付記する発明をも包含するものである。
(付記1)
アナログ入力信号とDA変換器の出力アナログ信号との大小関係をコンパレータにより比較判定し、この比較判定に基づいて出力したデジタル信号を該DA変換器に入力し、該DA変換器の出力アナログ信号が該アナログ入力信号と等しくなるときのデジタル信号をAD変換出力とする逐次比較型AD変換回路であって、
該アナログ入力信号をサンプリングするサンプリング期間と、サンプリングしたアナログ入力信号と該DA変換器の出力アナログ信号の大小関係を該コンパレータで比較判定する比較判定期間の2つの期間に基づいて該アナログ入力信号をAD変換するAD変換器と、
該サンプリング期間を規定する第1のクロック信号のサイクル時間と、該比較判定期間を規定する第2のクロック信号のサイクル時間を独立に設定する設定手段とを備えたことを特徴とする逐次比較型AD変換回路。
(付記2)
該設定手段は、
クロック信号を分周して該第1のクロック信号を生成する第1の分周回路と、
該クロック信号を分周して該第2のクロック信号を生成して該AD変換器に供給する第2の分周回路と、
該第1のクロック信号をカウントして該サンプリング期間を設定する制御信号を該AD変換器に供給するカウンタ回路とを有することを特徴とする付記1記載の逐次比較型AD変換回路。
(付記3)
該第1及び第2の分周回路の分周比が別々に設定される第1及び第2のレジスタを更に備え、
該分周比は該第1及び第2のレジスタから該第1及び第2の分周回路に供給されることを特徴とする付記2記載の逐次比較型AD変換回路。
(付記4)
該カウンタ回路のカウント値が設定される第3のレジスタを更に備え、
該カウント値は該第3のレジスタから該カウンタ回路に供給されることを特徴とする付記2又は3記載の逐次比較型AD変換回路。
(付記5)
該コンパレータ内の電流の電流値が設定される第4のレジスタを更に備え、
該電流値は該第4のレジスタから該AD変換器に供給されることを特徴とする付記2乃至4のいずれか1項記載の逐次比較型AD変換回路。
(付記6)
該DA変換器は、容量DA変換器、抵抗DA変換器、及び容量DA変換器と抵抗DA変換器の組み合わせで構成されたDA変換器からなるグループから選択された1つの変換器であることを特徴とする付記1乃至5のいずれか1項記載の逐次比較型AD変換回路。
(付記7)
該コンパレータは、複数の差動増幅回路を有し、
該AD変換器は、各差動増幅回路の正側入力端子に比較基準電位を供給する基準電圧生成回路と、該比較基準電位を生成する抵抗分圧回路の電流の電流値が設定される第5のレジスタとを有することを特徴とする付記1乃至6のいずれか1項記載の逐次比較型AD変換回路。
(付記8)
該コンパレータは、複数のシングルエンド増幅回路を有し、
該AD変換器は、各シングルエンド増幅回路の電流の電流値を設定するカレントミラー回路を有することを特徴とする付記1乃至6のいずれか1項記載の逐次比較型AD変換回路。
(付記9)
各レジスタの値は、ソフトウェアにより設定可能であることを特徴とする付記1乃至8のいずれか1項記載の逐次比較型AD変換回路。
(付記10)
CPUと、
該クロックを生成するクロック生成回路と、
付記1乃至8のいずれか1項記載の逐次比較型AD変換回路とを備えたことを特徴とするマイクロコントローラ。
(付記11)
該CPUは、各レジスタの値をソフトウェアにより設定することを特徴とする付記9記載のマイクロコントローラ。
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
従来の逐次比較型AD変換回路の一例を示す回路図である。 図1の逐次比較型AD変換回路の動作を説明するタイミングチャートである。 マイクロコントローラに内蔵される逐次比較型AD変換回路を示すブロック図である。 図3の逐次比較型AD変換回路の動作を説明するタイミングチャートである。 図3の逐次比較型AD変換回路の問題点を説明するタイミングチャートである。 図3の逐次比較型AD変換回路の問題点を説明するタイミングチャートである。 本発明の一実施例のマイクロコントローラを示すブロック図である。 本発明の一実施例の逐次比較型AD変換回路を示すブロック図である。 図8の逐次比較型AD変換回路の動作を説明するタイミングチャートである。 図8の逐次比較型AD変換回路の効果を説明するタイミングチャートである。 図8の逐次比較型AD変換回路の効果を説明するタイミングチャートである。 ADCの一例を示すブロック図である。 図12のADC内のコンパレータを示す回路図である。 図13の差増増幅回路の構成を図8に示すレジスタと図12に示す電流可変制御回路と共に示す回路図である。 ADCの他の例を示すブロック図である。 図15のADC内の比較基準電圧生成回路の構成をコンパレータの一部と共に示す回路図である。 図12のADC内のコンパレータの他の例を電流可変制御回路と共に示す回路図である。 抵抗DACを用いる逐次比較型AD変換回路の要部を示す回路図である。
符号の説明
21 MCU
22 CPU
23 制御レジスタ群
24 クロック生成回路
25 逐次比較型AD変換回路
31,32 分周回路
33,34 分周比選択レジスタ
35 クロック数選択レジスタ
36 レジスタ
37 逐次比較型ADC
40 DAC
41 電流可変制御回路
42 コンパレータ
43 逐次比較制御回路
44 比較基準電圧生成回路

Claims (10)

  1. アナログ入力信号とDA変換器の出力アナログ信号との大小関係をコンパレータにより比較判定し、この比較判定に基づいて出力したデジタル信号を該DA変換器に入力し、該DA変換器の出力アナログ信号が該アナログ入力信号と等しくなるときのデジタル信号をAD変換出力とする逐次比較型AD変換回路であって、
    該アナログ入力信号をサンプリングするサンプリング期間と、サンプリングしたアナログ入力信号と該DA変換器の出力アナログ信号の大小関係を該コンパレータで比較判定する比較判定期間の2つの期間に基づいて該アナログ入力信号をAD変換するAD変換器と、
    該サンプリング期間を規定する第1のクロック信号のサイクル時間と、該比較判定期間を規定する第2のクロック信号のサイクル時間を独立に設定する設定手段とを備えたことを特徴とする逐次比較型AD変換回路。
  2. 該設定手段は、
    クロック信号を分周して該第1のクロック信号を生成する第1の分周回路と、
    該クロック信号を分周して該第2のクロック信号を生成して該AD変換器に供給する第2の分周回路と、
    該第1のクロック信号をカウントして該サンプリング期間を設定する制御信号を該AD変換器に供給するカウンタ回路とを有することを特徴とする請求項1記載の逐次比較型AD変換回路。
  3. 該第1及び第2の分周回路の分周比が別々に設定される第1及び第2のレジスタを更に備え、
    該分周比は該第1及び第2のレジスタから該第1及び第2の分周回路に供給されることを特徴とする請求項2記載の逐次比較型AD変換回路。
  4. 該カウンタ回路のカウント値が設定される第3のレジスタを更に備え、
    該カウント値は該第3のレジスタから該カウンタ回路に供給されることを特徴とする請求項2又は3記載の逐次比較型AD変換回路。
  5. 該コンパレータ内の電流の電流値が設定される第4のレジスタを更に備え、
    該電流値は該第4のレジスタから該AD変換器に供給されることを特徴とする請求項2乃至4のいずれか1項記載の逐次比較型AD変換回路。
  6. 該DA変換器は、容量DA変換器、抵抗DA変換器、及び容量DA変換器と抵抗DA変換器の組み合わせで構成されたDA変換器からなるグループから選択された1つの変換器であることを特徴とする請求項1乃至5のいずれか1項記載の逐次比較型AD変換回路。
  7. 該コンパレータは、複数の差動増幅回路を有し、
    該AD変換器は、各差動増幅回路の正側入力端子に比較基準電位を供給する基準電圧生成回路と、該比較基準電位を生成する抵抗分圧回路の電流の電流値が設定される第5のレジスタとを有することを特徴とする請求項1乃至6のいずれか1項記載の逐次比較型AD変換回路。
  8. 該コンパレータは、複数のシングルエンド増幅回路を有し、
    該AD変換器は、各シングルエンド増幅回路の電流の電流値を設定するカレントミラー回路を有することを特徴とする請求項1乃至6のいずれか1項記載の逐次比較型AD変換回路。
  9. CPUと、
    該クロックを生成するクロック生成回路と、
    請求項1乃至8のいずれか1項記載の逐次比較型AD変換回路とを備えたことを特徴とするマイクロコントローラ。
  10. 該CPUは、各レジスタの値をソフトウェアにより設定することを特徴とする請求項9記載のマイクロコントローラ。
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