JP4879043B2 - Ａｄ変換回路及びマイクロコントローラ - Google Patents

Description

本発明は、アナログ信号をデジタル信号に変換するＡＤ変換回路及びマイクロコントローラに係り、特に逐次比較型ＡＤ変換回路及びそのような逐次比較型ＡＤ変換回路を備えたマイクロコントローラに関する。

現在、比較的簡単な回路構成で実現され、比較的安価に製造できるCMOSプロセスとの整合性が高く、且つ、一般的に要求されるＡＤ変換時間と変換精度を実現できるＡＤ変換回路として、逐次比較型ＡＤ変換回路が知られている。CMOSプロセスとの整合性が高く、占有面積も比較的小さいことから、逐次比較型ＡＤ変換回路はマイクロコントローラ（ＭＣＵ）に内蔵されることも多い。逐次比較型ＡＤ変換回路は、例えば特許文献１〜３等にて提案されている。

図１は、従来の逐次比較型ＡＤ変換回路の一例を示す回路図である。図１に示す逐次比較型ＡＤ変換回路１は、電荷再分配型ＡＤ変換回路である。図１において、ＳＷ１はスイッチ、Ｃ１〜Ｃ７は容量、Ｖｉｎはアナログ入力、Ｖｄｄは例えば＋３Ｖの電源電圧、Ｖｒｅｆは基準電圧、ＤＡＯＵＴは容量ＤＡ変換器（ＤＡＣ）３の出力、ＳＰＬはサンプリング期間を設定する制御信号、ＥＮＸはコンパレータ２の制御信号、ＣＤＡはＤＡＣ３の制御信号、ＧＮＤは０Ｖのグランド電圧、４は逐次比較制御回路、ＣＫＩＮは逐次比較制御回路４の入力クロック、ＣＮＴＬは逐次比較制御回路４の制御信号、Ｄ［３：０］はＡＤ変換結果、Ｎ１〜Ｎ４はコンパレータ２内部のノード、ＣＯＵＴはコンパレータ２の出力（コンパレータ出力）、ＮＭ１〜ＮＭ９はＮＭＯＳトランジスタ、ＰＭ１〜ＰＭ３はＰＭＯＳトランジスタを示す。

容量Ｃ１〜Ｃ５は４ビットの容量ＤＡＣ３を構成し、容量Ｃ１〜Ｃ５に併記されたｎＣｘ（ｎは整数）の値は夫々の容量Ｃ１〜Ｃ５の大きさの相対関係を示す。１Ｃｘ，２Ｃｘ，４Ｃｘ，８Ｃｘで示されているように、この例では２進数の重み付けがされている。図１の例では、図を簡単にするために４ビットのＡＤ変換回路を４ビット容量ＤＡＣ３（Ｃ１〜Ｃ５）で実現する場合を想定して回路を示している。又、図１に示すスイッチＳＷ１の状態は、サンプリング時の状態を示しており、サンプリング時には、容量Ｃ１〜Ｃ５にアナログ入力Ｖｉｎの電位が充電される。

図２は、逐次比較型ＡＤ変換回路１の動作を説明するタイミングチャートであり、制御信号の波形例を示す。逐次比較型ＡＤ変換回路１の動作を、図２と共に説明する。

逐次比較型ＡＤ変換回路１は、先ずアナログ入力電位Ｖｉｎをサンプリング期間にサンプリングし、その後分解能相当程度の比較判定を繰り返してサンプリングしたアナログ電位をデジタル値に変換する。

サンプリング期間の各部の動作を説明する。逐次比較型ＡＤ変換回路１では、サンプリング期間には制御信号ＳＰＬをハイ（Ｈ）レベル、制御信号ＥＮＸをロー（Ｌ）レベルとする。制御信号ＥＮＸがＬレベルとなることで、トランジスタＮＭ７，ＮＭ８，ＮＭ９がオフ（非導通状態）となりコンパレータ２が動作可能な状態となる。制御信号ＳＰＬがＨレベルとなることにより、トランジスタＮＭ４，ＮＭ５，ＮＭ６がオン（導通状態）となり、ノードＮ１の電位と出力ＤＡＯＵＴの電位、ノードＮ２の電位とノードＮ３の電位、ノードＮ４の電位とコンパレータ出力ＣＯＵＴの電位が等しくなる。インバータを構成するトランジスタＰＭ１，ＮＭ１の入力電位と出力電位が等しくなるので、ノードＮ１の電位と出力ＤＡＯＵＴの電位はトランジスタＰＭ１，ＮＭ１の論理閾値となる。Ｎ２、Ｎ３、Ｎ４、ＣＯＵＴの電位も同様である。

１段目のインバータ（ＰＭ１，ＮＭ１）の論理閾値と２段目のインバータ（ＰＭ２，ＮＭ２）の論理閾値が異なる値の場合には、その差に相当する電位が容量Ｃ６に蓄えられて、オフセットを補償するよう働く。容量Ｃ７も容量Ｃ６と同様に動作する。

出力ＤＡＯＵＴの電位が１段目のインバータ（ＰＭ１，ＮＭ１）の論理閾値となっている状態で、スイッチＳＷ１を操作し、容量Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５のボトムプレート（スイッチＳＷ１側のノード）を、アナログ入力Ｖｉｎに接続する。このようにして、出力ＤＡＯＵＴの電位を論理閾値電圧ＶＴＬにする共に、容量Ｃ１〜Ｃ５の一端にアナログ入力電位Ｖｉｎを供給することによりアナログ入力Ｖｉｎのサンプリングが行われ、容量Ｃ１〜Ｃ５は、アナログ入力Ｖｉｎに応じて充電される。

ここで、サンプリング動作において、容量Ｃ１〜Ｃ５のトッププレート（出力ＤＡＯＵＴ側のノード）に蓄積される電荷Ｑは、次式（１）で表される。

Ｑ ＝ −１６Ｃｘ（Ｖｉｎ − ＶＴＬ） …（１）
サンプリング動作が終了した後、逐次比較型ＡＤ変換回路１は比較判定動作を行い、デジタルデータのＭＳＢから下位側の方向に１ビット毎に値を順次決定していく。

この比較判定期間の各部の動作について説明する。逐次比較制御回路４は、出力ＤＡＯＵＴの電位が、上述したサンプリング動作により容量Ｃ１〜Ｃ５に蓄積された電荷を容量Ｃ１〜Ｃ５に再分配することにより決定されるように、制御信号ＳＰＬをＬレベルとして、スイッチを構成するトランジスタＮＭ４，ＮＭ５，ＮＭ６をオフとする。尚、以下の説明では、容量Ｃ１〜Ｃ５に蓄えた電荷を容量Ｃ１〜Ｃ５に再分配することを「電荷の再分配」と称す。更に、逐次比較制御回路４は、制御信号ＣＤＡによりスイッチＳＷ１を制御して、容量Ｃ１の一端をグランド（ＧＮＤ）に接続する。又、逐次比較制御回路４は、容量Ｃ２〜Ｃ５の一端が基準電圧Ｖｒｅｆ或いはグランドＧＮＤに対して夫々選択的に接続されるように制御信号ＣＤＡによりスイッチＳＷ１を適宜制御する。

ここで、容量Ｃ１〜Ｃ５にて一端が基準電圧Ｖｒｅｆに接続される、即ち、容量Ｃ１〜Ｃ５の一端にリファレンス電位Ｖｒｅｆが供給される容量の合成容量値をｍＣｘ（ｍは０〜１５の整数）と仮定する。これは、電源或いはグランドに対して選択的に接続され得る容量は、容量Ｃ２〜Ｃ５であるからである。このとき、容量Ｃ１〜Ｃ５にて一端がグランドに対して接続される容量の合成容量値は、（１６−ｍ）Ｃｘになる。尚、コンパレータ２（トランジスタＰＭ１，ＮＭ１等）の入力容量や配線の寄生容量は、説明を簡単にするために無視している。

上記式（１）で示される電荷Ｑが保存されるとして、電荷の再分配による出力ＤＡＯＵＴの電位がＶｘになったとする。このとき、容量Ｃ１〜Ｃ５のトッププレートに蓄積される電荷Ｑは、次式（２）で表される。

Ｑ ＝ −ｍＣｘ（Ｖｒｅｆ − Ｖｘ）＋（１６−ｍ）Ｃｘ（Ｖｘ） …（２）
この式（２）の電荷と式（１）の電荷は等しいので、この条件から電荷の再分配後の出力ＤＡＯＵＴの電位Ｖｘが、式（３）に示すように求まる。

Ｖｘ ＝［（ｍ／１６）Ｖｒｅｆ − Ｖｉｎ］＋ ＶＴＬ …（３）
上記式（３）から明らかなように、出力ＤＡＯＵＴの電位Ｖｘが論理閾値電圧ＶＴＬより高いか否かをコンパレータ２（トランジスタＰＭ１，ＮＭ１，ＰＭ２，ＮＭ２，ＰＭ３，ＮＭ３）にて判定することで、アナログ入力電位Ｖｉｎがリファレンス電位Ｖｒｅｆを１６分割した中の任意の電位（ｍ／１６）Ｖｒｅｆより高いか低いかを判定することができる。

つまり、図１に示した逐次比較型ＡＤ変換回路１は、比較判定するデジタルデータ４ビット（ＣＤＡ）の値に基づいてスイッチＳＷ１を制御し、出力ＤＡＯＵＴの電位Ｖｘが論理閾値電圧ＶＴＬより高いか否かを判定する。これにより、逐次比較型ＡＤ変換回路１は、アナログ入力電位Ｖｉｎに応じたデジタルデータの４ビットの値を決定することができる。

アナログ入力電位Ｖｉｎとリファレンス電位Ｖｒｅｆを１６分割した中の任意の電位（ｍ／１６）Ｖｒｅｆとの比較は、最小の回数で検索結果が得られるよう通常は、先ず（１／２）ＶｒｅｆとＶｉｎの大小関係を比較し、次に（１／４）Ｖｒｅｆ或いは（３／４）ＶｒｅｆとＶｉｎの大小関係を比較する。最初の比較でＶｉｎが（１／２）Ｖｒｅｆより大きい場合には、（３／４）ＶｒｅｆとＶｉｎを比較する。更に、Ｖｉｎが（３／４）Ｖｒｅｆより小さい場合には、Ｖｉｎの値の範囲は、（３／４）Ｖｒｅｆと（１／２）Ｖｒｅｆの間にあるので、次は、Ｖｉｎと（５／８）Ｖｒｅｆを比較する。このようにアナログ電位の範囲を順番に狭めていくことで、アナログ入力電位Ｖｉｎに対応するデジタルデータ、即ち、ＡＤ変換結果Ｄ［３：０］が得られる。

上記の如く、逐次型ＡＤ変換回路１では、アナログ信号をサンプリングして、その後サンプリングした信号と基準電圧（或いは基準電圧を分割した電位）を比較することでＡＤ変換結果を得る。正しいＡＤ変換結果を得るためには、アナログ信号を正しくサンプリングする必要がある。アナログ入力電位Ｖｉｎを発生する信号源の等価インピーダンスは有限の値を有するので、例えば容量Ｃ１〜Ｃ５のボトムプレートの電位をアナログ入力電位Ｖｉｎに充電するためには、信号源の等価インピーダンスとスイッチＳＷ１の抵抗の直列抵抗で容量Ｃ１〜Ｃ５を充電しなければならない。つまり、容量Ｃ１〜Ｃ５の容量と信号源インピーダンスとスイッチＳＷ１の抵抗で定まる時定数で、容量Ｃ１〜Ｃ５を充電する時間が制限される。言い換えると、この時定数の数倍程度のサンプリング期間をかけて容量Ｃ１〜Ｃ５を充電しなければ、容量Ｃ１〜Ｃ５に蓄えられた電荷は式（１）で表される電荷Ｑに十分近いとは言えなくなる。

このような事情から、サンプリング期間を可変とするための回路構成を有する逐次型ＡＤ変換回路が提案されている。図３は、そのような回路構成を有する逐次比較型ＡＤ変換回路を示すブロック図である。アナログ入力電位Ｖｉｎを発生する信号源の等価インピーダンスは様々なので、図３に示す逐次比較型ＡＤ変換回路１１では、アナログ入力電位Ｖｉｎを発生する信号源の等価インピーダンスに合わせてサンプリング期間を変更するための回路構成が採用されている。逐次比較型ＡＤ変換回路１１は、ＭＣＵに搭載される場合を想定した回路構成を有する。逐次比較型ＡＤ変換回路１１と略等価な構成は、例えば非特許文献１にて説明されている。

逐次比較型ＡＤ変換回路１１は、図３に示す如く接続された分周回路１２、分周比選択レジスタ１３、サンプリング期間のクロック数選択レジスタ１４、サンプリング期間を設定するカウンタ回路１５、及び逐次比較型ＡＤ変換回路１１の主要な回路部分を構成する逐次比較型ＡＤ変換器（ＡＤＣ）１６を有する。ＡＤＣ１６は、例えば図１の逐次比較型ＡＤ変換回路１と同様な回路構成を有する。図３において、ＭＣＬＫはＭＣＵのクロック信号、ＣＫＩＮは分周回路１２によりクロック信号ＭＣＬＫを分周して得られるクロック信号、ＡＮＩＮはアナログ入力信号、ＡＤＣＯ１はＡＤＣ１６のＡＤ変換結果、ＣＤＩＶ１は分周回路１２の制御信号、ＣＣＯＵＮＴ１はカウンタ回路１５の制御信号、ＳＰＬはサンプリング期間を設定する制御信号（図１のＳＰＬと同じ信号）を示す。

図４は、図３の逐次比較型ＡＤ変換回路１１の動作を説明するタイミングチャートである。図３の分周回路１２はクロック信号ＭＣＬＫを分周してクロック信号ＣＫＩＮを出力する。カウンタ回路１５はクロック信号ＣＫＩＮのサイクル数をカウントしてサンプリング期間を決定する。ＭＣＵに逐次比較型ＡＤ変換回路１１を搭載する場合、逐次比較型ＡＤ変換回路１１のクロック信号はＭＣＵのクロック信号ＭＣＬＫを元に発生することが一般的である。ＡＤ変換しようとしているアナログ信号の信号源インピーダンスに応じて、サンプリング期間（サンプリング時間）を設定する必要があるので、図３の構成では分周回路１２が用いられる。同一の逐次比較型ＡＤ変換回路１１を使用して異なる信号源インピーダンスを持つアナログ信号をＡＤ変換する場合、逐次比較型ＡＤ変換回路１１のサンプリング容量（例えば図１の容量Ｃ１〜Ｃ５の合計容量）の値は一定なので、信号源インピーダンスが大きい場合にはサンプリング期間を長くしなければならない。

一方、ＭＣＵのクロック信号ＭＣＬＫの周期は、例えば必要な処理性能から定まるので、逐次比較型ＡＤ変換回路１１の要請とは関係なく、ある値に設計されて設定される。このため、ＡＤＣ１６のサンプリング期間をアナログ信号源インピーダンスに合わせて変化させるためには、カウンタ回路１５でカウントするサイクル数と、クロック信号ＣＫＩＮの周期を変化させる必要がある。図３では、分周回路１２の選択し得る分周比を例として１／１，１／２，１／４，１／８が示されている。ソフトウエアによりレジスタ１３に値を設定し、これら分周比の１つを選択することで、クロック信号ＣＫＩＮの周期をクロック信号ＭＣＬＫの周期の例えば１倍、２倍、４倍、８倍の中から選択することが可能となる。更に、カウンタ回路１５でカウントするサイクル数をレジスタ１４にソフトウエアで設定することで、図４に示す信号ＳＰＬがＨレベルの期間、即ち、サンプリング期間をソフトウエアで可変にできる。

これらの手法により、プログラマがアナログ信号源インピーダンスに合わせて逐次比較型ＡＤ変換回路１１のサンプリング期間及びＡＤ変換時間を設定する機能が実現されていた。
特開平４−２２００１６号公報 特開２００５−８６５５０号公報 特開平７−２６４０７１号公報 http://edevice.fujitsu.com/jp/manual/MANUALl/alllistj.html#WEB3のCM26-10107-1 MB95100A/H SERIESハードウェアマニュアル

図３の逐次比較型ＡＤ変換回路１１により、プログラマがアナログ信号源インピーダンスに合わせて、逐次比較型ＡＤ変換回路１１のサンプリング期間（サンプリング時間）及びＡＤ変換期間（ＡＤ変換時間）を設定する機能が実現されていたが、逐次比較型ＡＤ変換回路１１をＭＣＵに内蔵する場合、以下に述べるような特有の問題が残されていることを本発明者らは発見した。

ＭＣＵのクロック信号ＭＣＬＫは、要求される処理性能から、ある値に定まる。又、クロック信号ＭＣＬＫのサイクル時間は、ＭＣＵのユーザが使用する発振子等の発振回路パラメータに依存し、逐次比較型ＡＤ変換回路１１の設計時には一意には定まらない。このため、図３のＭＣＵでは、分周回路１２でクロック信号ＭＣＬＫからＡＤＣ１６用のクロック信号ＣＫＩＮを生成し、更に、サンプリング期間を決定するカウンタ回路１５のカウント数をソフトウエアで設定できるように回路が構成されていた。

アナログ信号源インピーダンスが大きい場合には、サンプリング期間を長くしなければならないので、例えば分周回路１２でＡＤＣ１６のクロック信号ＣＫＩＮのサイクル時間を大きくし、且つ、サンプリング期間を設定するカウンタ回路１５のサイクル数を大きくすると仮定する。比較判定期間には１０ビット逐次比較型ＡＤＣ１６の場合、最低でも固定で１０サイクル（データの転送も考慮すると、例えば１０．５サイクル）必要なので、ＡＤＣ１６のクロック信号ＣＫＩＮのサイクル時間を大きくすることで、サンプリング期間だけでなく比較判定期間も長くなってしまうという第一の問題がある。

図４はこの第一の問題を示している。同一のクロック信号ＣＫＩＮでサンプリング期間と比較判定期間を規定すると、サンプリング期間の要請から、クロック信号ＣＫＩＮのサイクル時間を大きく設定すると、比較判定期間のサイクル数は（例えば１０．５サイクルに）固定なので、比較判定期間も大きくなってしまう。

この第一の問題について、更に詳しく説明する。カウンタ回路１５に設定できるサイクル数を大きくすることで、サンプリング期間を長くすることが可能だが、回路規模、設定に必要なビット数が増大するので、ある有限のカウント数しかカウンタ回路１５では設定できない。又、ＭＣＵの処理性能を上げるためにはクロック信号ＭＣＬＫのサイクル時間は短いほうが望ましいが、ＡＤＣ１６の比較判定時間はある程度以上は小さくできないので、クロック信号ＣＫＩＮのサイクル時間をクロック信号ＭＣＬＫとは独立に設定できるように、分周回路１２の分周比の選択肢を用意しておく必要がある。分周回路１２での分周とカウンタ回路１５でのサイクル数を組み合わせることで、設定できる最大のサンプリング期間は、最もクロック信号ＣＫＩＮのサイクル時間を大きくし、且つ、カウンタ回路１５でのカウントサイクル数を最大とした場合となる。

このような設定にすることで、サンプリング期間については最大の設定が可能となるが、上述の如く、クロック信号ＣＫＩＮのサイクル時間を大きくすることで、比較判定期間も大きくなる。比較判定期間では、例えば図１のサンプリング容量Ｃ１〜Ｃ５に記憶した（蓄えた）電荷を利用して、アナログ入力電位と分割した基準電圧との比較判定を行う。しかし、実際の回路では、容量Ｃ１〜Ｃ５及びその制御のための回路部分にリーク電流が流れる。例えば図１の逐次比較型ＡＤ変換回路１の場合、トランジスタＮＭ４のドレイン接合が出力ＤＡＯＵＴが得られるノードに接続されるので、このドレイン接合を通してリーク電流が流れ、無限に長い期、容量Ｃ１〜Ｃ５に蓄えた電荷を保持することはできない。又、同様に容量Ｃ６，Ｃ７に蓄えたオフセット情報もリーク電流により時間の経過と共に失われ、比較判定期間がある値より大きいと、正しいＡＤ変換結果が得られない。

つまり、実際の回路のリーク電流を考慮して、比較判定期間をある最大値以下に設定しようとすると、サンプリング期間はクロック信号ＣＫＩＮのサイクル時間とカウンタ回路１５のカウント数の最大値で設定できる値では使用できない場合がある。

図５及び図６は、本発明者らが発見した従来回路の第二の問題を説明するタイミングチャートである。ＭＣＵに搭載される逐次比較型ＡＤ変換回路１１の場合、ＭＣＵが汎用ＬＳＩであることから、搭載される逐次比較型ＡＤ変換回路１１も様々な用途に使用される。このため、アナログ信号源のインピーダンスが小さく、できるだけ高速にＡＤ変換したい用途に使用される場合もあれば、アナログ信号源のインピーダンスが大きいために、サンプリング期間を長くしなければならない用途に使用される場合もある。図５は、例えば１μｓのＡＤ変換期間でＡＤ変換する場合の例を示している。又、図６は、アナログ信号源のインピーダンスが大きいために、例えば１４．４μｓのＡＤ変換期間でＡＤ変換する場合の例を示している。

同一の逐次比較型ＡＤ変換回路１６を図５のような状況で使用する場合と、図５のような状況で使用する場合の問題点を説明する。図５の場合、クロック信号ＣＫＩＮのサイクル時間が一例として約６０ｎｓである。この例では、サンプリング期間は、クロック信号ＣＫＩＮで７サイクルに設定され、サンプリング期間は約４００ｎｓ、比較判定期間は１０ビット逐次比較型ＡＤＣ１６を想定して約６００ｎｓである。１ビットの比較判定に使用できる時間は約６０ｎｓなので、一例としてコンパレータ電流は１ｍＡである。図５の場合のアナログ信号源のインピーダンスは例えば１ｋΩであり、図５では１ｍＡのコンパレータ電流が１μｓのＡＤ変換期間流れる様子を示している。

図６の場合、アナログ信号源のインピーダンスは例えば３０ｋΩである。クロック信号ＣＫＩＮのサイクル時間は約２４０ｎｓ、サンプリング期間はクロック信号ＣＫＩＮで５０サイクルに設定され、サンプリング期間は約１２μｓ、比較判定期間は約２４００ｎｓである。

アナログ信号源のインピーダンスが大きいので、サンプリング期間を長くする必要があるが、ＡＤＣ１６のコンパレータ電流は、例えば１μｓの最小のＡＤ変換期間でも動作できるように、例えば１ｍＡに設計される。このため、図６の場合でも同じく１ｍＡのコンパレータ電流が流れる。図６は、１ｍＡのコンパレータ電流が１４．４μｓのＡＤ変換期間流れる様子を示している。１μｓのＡＤ変換期間の場合、１ｍＡの電流が１μｓの期間流れるだけであるが、１４．４μｓのＡＤ変換期間の場合、１４．４μｓの期間１ｍＡの電流が流れ、変換に必要なエネルギは最も高速に変換する場合よりも大幅に大きくなってしまう。

つまり、図３の逐次比較型ＡＤ変換回路１１では、アナログ信号源のインピーダンスが大きい場合に、サンプリング期間及びＡＤ変換期間を長く設定すると、逐次比較型ＡＤＣ１６の電流が一定なので、変換に必要なエネルギが最も高速に変換する場合よりも大幅に大きくなってしまうという第二の問題がある。

本発明の第一の目的は、上記第一の問題、即ち、同一のクロック信号ＣＫＩＮでサンプリング期間と比較判定期間を規定するために、サンプリング期間の要請からクロック信号ＣＫＩＮのサイクル時間を大きく設定すると、比較判定期間のサイクル数は固定なので、比較判定期間も大きくなってしまうという問題を解決することにある。

本発明の第二の目的は、上記第二の問題、即ち、アナログ信号源のインピーダンスが大きい場合に、サンプリング期間及びＡＤ変換期間を長く設定すると、逐次比較型ＡＤ変換回路の電流が一定なので、変換に必要なエネルギが最も高速に変換する場合よりも大幅に大きくなってしまうという問題を解決することにある。

つまり、本発明は、アナログ信号源のインピーダンスに応じてＡＤ変換期間及び消費電力を最適に設定可能なＡＤ変換回路及びマイクロコントローラを提供することを目的とする。

上記の課題は、アナログ入力信号とＤＡ変換器の出力アナログ信号との大小関係をコンパレータにより比較判定し、この比較判定に基づいて出力したデジタル信号を該ＤＡ変換器に入力し、該ＤＡ変換器の出力アナログ信号が該アナログ入力信号と等しくなるときのデジタル信号をＡＤ変換出力とする逐次比較型ＡＤ変換回路であって、該アナログ入力信号をサンプリングするサンプリング期間と、サンプリングしたアナログ入力信号と該ＤＡ変換器の出力アナログ信号の大小関係を該コンパレータで比較判定する比較判定期間の２つの期間に基づいて該アナログ入力信号をＡＤ変換するＡＤ変換器と、該サンプリング期間を規定する第１のクロック信号のサイクル時間と、該比較判定期間を規定する第２のクロック信号のサイクル時間を独立に設定する設定手段とを備えたことを特徴とする逐次比較型ＡＤ変換回路により達成できる。

上記の課題は、コンパレータ電流を可変とする設定手段を備え、比較判定期間によってコンパレータ電流等を最適に設定する逐次比較型ＡＤ変換回路により達成できる。

上記の課題は、ＣＰＵと、該クロックを生成するクロック生成回路と、上記の逐次比較型ＡＤ変換回路とを備えたことを特徴とするマイクロコントローラによって達成できる。

本発明によれば、アナログ信号源のインピーダンスに応じてＡＤ変換期間及び消費電力を最適に設定可能なＡＤ変換回路及びマイクロコントローラを実現することができる。

逐次比較型ＡＤ変換回路は、アナログ入力信号電圧とＤＡＣからのアナログ信号電圧との大小関係をコンパレータにより比較判定し、この比較判定に基づいてデジタル信号（デジタルデータ）を出力する。このデジタル信号はＤＡＣに入力され、ＤＡＣのアナログ信号電圧出力がアナログ入力信号電圧と等しくなるときのデジタル信号を、ＡＤ変換出力とする。本発明では、逐次比較型ＡＤ変換回路は、アナログ入力信号電圧をサンプリングするサンプリング期間と、サンプリングしたアナログ入力信号電圧とＤＡＣの出力アナログ信号の大小関係をコンパレータで比較判定する比較判定期間の２つの期間に基づいてアナログ入力信号電圧をＡＤ変換するＡＤ変換器と、サンプリング期間を決定する第１のクロック信号のサイクル時間と、比較判定期間を決定する第２のクロック信号のサイクル時間を独立に設定する設定手段とを備える。

具体的には、本発明では、ＭＣＵのクロック信号を分周してサンプリング期間を規定する第１のクロック信号を生成する第１の分周回路と、ＭＣＵのクロック信号を分周して逐次比較型ＡＤＣ内のコンパレータの比較判定期間を規定する第２のクロック信号を生成する第２の分周回路を設ける。第１のクロック信号はカウンタ回路でカウントされてサンプリング期間が決定される。逐次比較型ＡＤＣは、カウンタ回路で決定されたサンプリング期間及び第２のクロック信号に基づいて、比較判定期間中逐次比較判定を行う。第１及び第２の分周回路の分周比は、夫々レジスタに値を設定することで選択する。又、カウンタ回路のカウント数も、レジスタに値を設定することで選択する。サンプリング期間、第１のクロック信号のサイクル時間に応じて逐次比較型ＡＤＣ内のコンパレータ等の電流が必要最小限となるようにコンパレータ電流を設定するためのレジスタには、ソフトウエア（プログラム）により設定する。第１及び第２の分周回路及びカウンタ回路は、上記設定手段を構成する。尚、レジスタは、上記設定手段に含まれていても、含まれない構成であっても良い。」
つまり、上記の第一の目的を達成するために、本発明ではサンプリング期間を規定する第１のクロック信号と比較判定期間を規定する第２のクロック信号とを別々のクロック信号とする。又、ＭＣＵのクロック信号から第１及び第２のクロック信号を生成するための第１及び第２の分周回路を設ける。これに対応して、第１及び第２の分周回路の分周比を設定するためのレジスタを夫々設ける。更に、第１のクロックののサイクル数をカウントしてサンプリング期間を決定するカウンタ回路を設け、そのカウント数を設定するためのレジスタを設ける。

又、上記の第二の目的を達成するために、本発明では、逐次比較型ＡＤＣのコンパレータ電流等の電流値をソフトウエアにより設定するためのレジスタを設ける。

本発明では、サンプリング期間を規定する第１のクロック信号のサイクル時間を長くすると共に、比較判定期間を規定する第２のクロック信号のサイクル時間はそれより短く設定することが可能となる。つまり、サンプリング期間（サンプリング時間）はカウンタ回路の最大カウント数と第１のクロック信号のサイクル時間の最大値できまる最大値に設定しながら、比較判定期間は第２のクロック信号で独立に設定できるので、サンプリング期間を最大に設定しながら、比較判定期間を回路部分のリーク電流で決まる所定の最大値以下に設定することが可能となる。

又、サンプリング期間を長くし、比較判定時間が全体のＡＤ変換期間に占める割合があまり大きくならない程度に比較判定期間を長く設定する場合には、逐次比較型ＡＤＣの電流をより小さく設定することが可能となる。これにより、ＡＤ変換に必要なエネルギを削減でき、逐次比較型ＡＤＣの平均的な消費電力を削減することができる。

更に、ソフトウエアにより直接逐次比較型ＡＤＣの電流を設定することで、逐次比較型ＡＤＣの電流の最適化が可能になる。ＭＣＵのクロック信号周波数は、ＭＣＵ外部に接続する発振子に依存するので、ＭＣＵのクロック信号はＭＣＵのユーザがボード設計或いはシステム設計を終えるまでは値が確定しない。このため、サンプリング期間、ＡＤ変換期間及びコンパレータでの比較判定時間は、カウンタ回路でのカウント数だけでは決まらず、ＭＣＵのクロック信号のサイクル数、分周比等を把握しているＭＣＵユーザが知るのみとなる。従って、これら期間（時間）の絶対値を把握しているプログラマが、必要となる電流から全体の電流が最小となる設定をプログラム（ソフトウエア）により指示することが必要となるが、本発明はこのような電流の最適化を実現する手段を提供することが可能となる。

アナログ信号源のインピーダンスが大きい場合に、サンプリング期間を長くする必要がある。このような場合、本発明では許容できる範囲でコンパレータの比較判定時間を大きく設定し、コンパレータでの比較判定時間を大きくすることに対応して、逐次比較型ＡＤＣのコンパレータでの消費電流を小さく設定できる。これらによりＡＤ変換期間（コンパレータでの比較判定時間）が大きい場合にＡＤＣでの平均消費電力を小さくすることができる。

従って、本発明では、アナログ信号源のインピーダンスに応じてＡＤ変換期間及び消費電力を最適に設定可能なＡＤ変換回路及びマイクロコントローラを構成することができる。

図７は、本発明の一実施例のマイクロコントローラを示すブロック図である。マイクロコントローラ（ＭＣＵ）２１は、図７に示す如く接続されたＣＰＵ２２、制御レジスタ群２３、クロック生成回路２４及び逐次比較型ＡＤ変換回路２５を有する。

ＣＰＵ２２は、ＭＣＵ２１全体の制御を司る。又、ＣＰＵ２２は、制御レジスタ群２３内の各レジスタや逐次比較型ＡＤ変換回路２５内の各レジスタの値をソフトウェアにより設定可能である。制御レジスタ群２３は、ＣＰＵ２２が用いるデータやパラメータ等を格納する複数のレジスタからなる。制御レジスタ群２３は、逐次比較型ＡＤ変換回路２５が用いるデータやパラメータ等を格納する一又は複数のレジスタを含んでも良い。クロック生成回路２４は、逐次比較型ＡＤ変換回路２５に入力されるクロック信号ＭＣＬＫを生成する。逐次比較型ＡＤ変換回路２５は、クロック信号ＭＣＬＫに基づいてアナログ入力信号ＡＮＩＮのＡＤ変換を行う。ＭＣＵ２１は、逐次比較型ＡＤ変換回路２５の構成及び動作に特徴がある。

図８は、本発明の一実施例のＡＤ変換回路を示す回路図である。逐次比較型ＡＤ変換回路２５は、図８に示す如く接続された分周回路３１，３２、分周比選択レジスタ３３，３４、サンプリング期間のクロック数選択レジスタ３５、サンプリング期間を設定するカウンタ回路３６、コンパレータ電流等を可変とした逐次比較型ＡＤ変換回路２５の主要な回路部分を構成する逐次比較型ＡＤ変換器（ＡＤＣ）３７、及びＡＤＣ３７のコンパレータ電流をソフトウエアにより設定するためのレジスタ３８を有する。レジスタ３３，３４，３５，３８の少なくとも一部は、図７に示す制御レジスタ群２３内に設けられていても良い。

図８において、ＭＣＬＫは逐次比較型ＡＤ変換回路２５が搭載されるＭＣＵ２１のクロック信号、ＣＫＩＮＣは分周回路３１によりクロック信号ＭＣＬＫを分周して得られるクロック信号、ＣＫＩＮＳは分周回路３２によりクロック信号ＭＣＬＫを分周して得られるクロック信号、ＡＮＩＮはアナログ入力信号、ＡＤＣＯ１はＡＤＣ３７のＡＤ変換結果、ＣＤＩＶ２は分周回路３１の制御信号、ＣＤＩＶ３は分周回路３２の制御信号、ＣＣＯＵＮＴ１はカウンタ回路３６の制御信号、ＳＰＬはＡＤＣ３７のサンプリング期間を設定する制御信号、ＣＣＲＮＴ１はＡＤＣ３７の電流を制御するための制御信号を示す。

図８の逐次比較型ＡＤ変換回路２５の各部の動作を、図９と共に説明する。図９は、逐次比較型ＡＤ変換回路２５の動作を説明するタイミングチャートである。図８の分周回路３１は、ＭＣＵ２１のクロック信号ＭＣＬＫを分周して比較判定期間（比較判定時間）を規定するクロック信号ＣＫＩＮＣを出力する。分周回路３２は、ＭＣＵ２１のクロック信号ＭＣＬＫを分周してサンプリング期間（サンプリング時間）を規定するクロック信号ＣＫＩＮＳを出力する。カウンタ回路３６は、クロック信号ＣＫＩＮＳに基づいて、クロック信号ＣＫＩＮＳのサイクル数をカウントしてサンプリング期間を決定する。ＡＤＣ３７は、クロック信号ＣＫＩＮＣに基づいて比較判定を行う。

図８では、分周回路３１，３２の選択し得る分周比の一例として、１／１，１／２，１／４，１／８が示されている。ソフトウエアにより分周比選択レジスタ３３に値を設定し、これら分周比の１つを選択することで、クロック信号ＣＫＩＮＣの周期をクロック信号ＭＣＬＫの周期の例えば１倍、２倍、４倍、８倍の中から選択することができる。ソフトウェアにより分周比選択レジスタ３４に値を設定し、これら分周比の１つを選択することで、クロック信号ＣＫＩＮＳの周期をクロック信号ＭＣＬＫの周期の例えば１倍、２倍、４倍、８倍の中から選択することができる。更に、カウンタ回路３６でカウントするサイクル数をクロック数選択レジスタ３５にソフトウエアにより設定することで、図９に示すＡＤＣ３７のサンプリング期間を設定する制御信号ＳＰＬがＨレベルの期間、サンプリング期間（サンプリング時間）をソフトウエアで可変とすることができる。

サンプリング期間を規定するクロック信号ＣＫＩＮＳと、比較判定期間を規定するクロック信号ＣＫＩＮＣを別のクロックとし、ＭＣＵ２１のクロック信号ＭＣＬＫからクロック信号ＣＫＩＮＳ，ＣＫＩＮＣを生成するための分周回路３１，３２夫々の分周比を設定するための分周比選択レジスタ３３，３４を設けることで、図９に示すように、サンプリング期間を規定するクロック信号ＣＫＩＮＳのサイクル時間を大きく、比較判定期間を規定するクロック信号ＣＫＩＮＣのサイクル時間はそれより小さく設定することが可能となる。図９において、ＥＮＸはＡＤ変換期間（ＡＤ変換時間）の制御信号、即ち、ＡＤＣ３７内のコンパレータの制御信号を示す。

つまり、サンプリング期間は、カウンタ回路３６の最大カウント数とクロック信号ＣＫＩＮＳのサイクル時間の最大値で決まる最大値に設定できると共に、比較判定期間はクロック信号ＣＫＩＮＣで独立に設定できるので、サンプリング期間を最大に設定、且つ、比較判定期間を回路部分のリーク電流で決まる最大値以下に設定することが可能となる。

図８のレジスタ３８は、ＡＤＣ３７内のコンパレータ電流等の電流値をソフトウエアにより設定するためのものである。レジスタ３８を設けて、ＡＤＣ３７のコンパレータ電流（及びＡＤＣ３７内のその他各部の電流）をソフトウエアにより設定できるようにすることで、比較判定期間を大きく設定する場合には、ＡＤＣ３７内の電流をより小さく設定することが可能となる。これにより、ＡＤ変換に必要なエネルギを削減でき、平均的なＡＤ変換の消費電力を削減することができる。

図１０及び図１１は、図８の逐次比較型ＡＤ変換回路２５の効果を説明するタイミングチャートである。図１０は例えば１μｓのＡＤ変換期間でＡＤ変換する場合の例を示し、図１１はアナログ信号源のインピーダンスが大きいために例えば１４．４μｓのＡＤ変換期間でＡＤ変換する場合の例を示す。

図１０は、クロック信号ＣＫＩＮＣ，ＣＫＩＮＳのサイクル時間が一例として約６０ｎｓの場合を示す。サンプリング期間はクロック信号ＣＫＩＮＳの７サイクル分に設定され、サンプリング期間は約４００ｎｓ、比較判定期間は１０ビットＡＤＣ３７を想定して約６００ｎｓである。１ビットの比較判定に使用できる時間は約６０ｎｓなので、一例としてコンパレータ電流は１ｍＡである。図１０場合のアナログ信号源のインピーダンスは、例えば１ｋΩである。

図１１の場合のアナログ信号源のインピーダンスは、例えば３０ｋΩとする。クロック信号ＣＫＩＮＣ，ＣＫＩＮＳのサイクル時間は一例として約２４０ｎｓ、サンプリング期間はクロック信号ＣＫＩＮＳの５０サイクル分に設定され、サンプリング期間は約１２μｓ、比較判定期間は約２４００ｎｓである。

アナログ信号源のインピーダンスが大きい場合、サンプリング期間を長くする必要がある。アナログ信号源のインピーダンスが３０ｋΩであれば、説明の便宜上アナログ信号源インピーダンス以外のパラメータを無視すると、信号源インピーダンスが１ｋΩの場合の３０倍のサンプリング期間とすれば良い。つまり、サンプリング期間は、４００ｎｓの３０倍である１２μｓ程度が必要となる。

図９の逐次比較型ＡＤ変換回路２５では、サンプリング期間を規定するクロック信号ＣＫＩＮＳと、比較判定期間を規定するクロック信号ＣＫＩＮＣのサイクル時間を独立に設定できるので、図１０の場合のようにクロック信号ＣＫＩＮＣのサイクル時間を約６０ｎｓとしても良いが、この場合の比較判定期間は約６００ｎｓとなり、ＡＤ変換期間は１２．６μｓとなる。この場合、ＡＤＣ３７内のコンパレータは１ビット当たり約６０ｎｓで比較判定を行わなければならないので、コンパレータ電流は１ｍＡとする必要がある。他方、図１１の場合のように、クロック信号ＣＫＩＮＣのサイクル時間を約２４０ｎｓとすると、サンプリング期間が約１２μｓと長いので、全体のＡＤ変換期間が極端に長くならない程度に比較判定時間を長く設定することにより電流削減の効果が得られる。比較判定期間を約２４００ｎｓとすると、比較判定期間が約６００ｎｓの場合と比べて比較判定時間が約４倍遅くて良いため、コンパレータ電流を約１／４に減少させることができる。つまり、０．２５ｍＡのコンパレータ電流にしてもＡＤ変換が可能なので、レジスタ３８によりＡＤＣ３７内のコンパレータ電流を最小のＡＤ変換期間での設定に対して約１／４に設定してＡＤＣ３７内で消費する電流を削減することが可能となる。

尚、図１１では、サンプリング期間を約１２μｓとする例を示したが、アナログ信号源のインピーダンスが更に大きく、例えばサンプリング期間を約１．２ｍｓとしなければならず、サンプリング期間のカウンタ回路３６でのカウント数の最大値が５０の場合には、図３の従来回路では比較判定時間が約２４０μｓにもなってしまう。つまり、最小のＡＤ変換期間の場合に対して比較判定期間が約６００ｎｓの約４００倍も長くなってしまう。このため、図３の従来回路の問題点で説明したリーク電流の影響も約４００倍となり、正しいＡＤ変換結果を得ることは困難となる。これに対し、図８の逐次比較型ＡＤ変換回路２５では、仮にサンプリング期間が約１．２ｍｓであったとしても、ＭＣＵ２１のクロック信号ＭＣＬＫのサイクル時間が許せば、比較判定時間は約２４０μｓより小さい値、例えば約３０μｓに設定することができるので、リーク電流の問題を回避しつつサンプリング期間を可能な限り長く設定することが可能となる。

上記の如く、図８の逐次比較型ＡＤ変換回路２５によれば、サンプリング期間（サンプリング時間）はカウンタ回路３６の最大カウント数と、クロック信号ＣＫＩＮＳのサイクル時間の最大値で決まる最大値に設定し、且つ、比較判定期間を回路部分のリーク電流で決まる所定の最大値以下に設定することが可能になる。

又、ＡＤＣ３７のコンパレータ電流等の電流値をソフトウエアにより設定するためのレジスタ３８を設けることで、ＡＤＣ３７内の電流をより小さく設定することが可能となり、ＡＤ変換に必要なエネルギを削減すると共に、ＡＤ変換の平均的な消費電力を削減することができる。

尚、図８の説明では、分周回路３１，３２が選択し得る分周比の一例として１／１，１／２，１／４，１／８を説明したが、分周比はこれらの数値に限定されるものではなく、これらの数値以外の分周比を採用可能であることは言うまでもない。又、カウンタ回路３６でのカウント数の最大値及びカウンタ回路３６でのカウント数の選択肢は、特に具体的な数値を挙げずに説明したが、これらの数値も本発明の趣旨を逸脱しない範囲で自由に設計できることは言うまでもない。

図１２は、ＡＤＣ３７の一例を示すブロック図である。ＡＤＣ３７は、図１２に示す如く接続されたＤＡＣ４０、電流可変制御回路４１、コンパレータ４２及び逐次比較制御回路４３を有する。

ＤＡＣ４０は、容量ＤＡＣ或いは複合ＤＡＣからなり、アナログ入力信号ＡＮＩＮを入力されて出力ＤＡＯＵＴをコンパレータ４２に供給する。電流可変制御回路４１は、制御信号ＣＣＲＮＴ１を入力されてコンパレータ４２の電流を制御する制御信号ＰＢＩＡＳ１をコンパレータ４２に供給する。コンパレータ４２からは、コンパレータ出力ＣＯＵＴが出力される。逐次比較制御回路４３は、コンパレータ出力ＣＯＵＴに基づいて、サンプリング期間を設定する制御信号ＳＰＬ及びＤＡＣ４０を制御する制御信号ＣＤＡを生成して出力する。制御信号ＳＰＬはコンパレータ４２に供給され、制御信号ＣＤＡはＤＡＣ４０に供給される。

図１３は、図１２のＡＤＣ３７内のコンパレータ４２を示す回路図である。図１３中、図１と実質的に同じ部分には同じ符号を付す。コンパレータ４２は、図１３に示す如く接続された差動増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３、ＮＭＯＳトランジスタＮＭ１０〜ＮＭ１５、容量Ｃ６，Ｃ７、及び抵抗Ｒ１，Ｒ２を有する。Ｖｄｄは例えば＋３Ｖの電源電圧、ＤＡＯＵＴは図１２に示すＤＡＣ４０の出力、ＳＰＬ，ＳＰＬＸはサンプリングのための制御信号（ＳＰＬＸはＳＰＬの逆相の信号）、ＧＮＤは０Ｖのグランド電圧、Ｎ１〜Ｎ４はコンパレータ４２内部のノード、ＣＯＵＴはコンパレータ出力、ＶＣＤＩＶ１（＝Ｖｄｄ／２）は差動増幅回路の基準入力電位を示す。

図１３のコンパレータ４２では、図８に示すレジスタ３８の設定によりコンパレータ電流を制御することで、アナログ信号源のインピーダンスが大きい場合には、コンパレータ電流を小さく設定してＡＤＣ３７の消費電流を削減する。このために、コンパレータ４２に流れる電流を可変とする回路構成が必要となる。

図１４は、コンパレータ４２に流れる電流を可変とするコンパレータ４２のより具体的なトランジスタレベルの回路図を示す。図１４は、差増増幅回路ＡＭＰ１の構成を図８に示すレジスタ３８と図１２に示す電流可変制御回路４１と共に示す。差動増幅回路ＡＭＰ２，ＡＭＰ３の構成は、差動増幅回路ＡＭＰ１と同じで良いため、その図示及び説明は省略する。

以下に、コンパレータ４２の動作を図１３及び図１４と共に説明する。

図１４に示すレジスタ３８において、ＩＣ１，ＩＣ０はコンパレータ電流選択ビット、ＩＲ１，ＩＲ０は後述する抵抗ＤＡＣ電流選択ビット、ＩＢ１，ＩＢ０はバイアス電流選択ビットである。電流可変制御回路４１は、デコーダＣＤＥＣ１、ＮＭＯＳトランジスタＮＭ１８〜ＮＭ２０、ＰＭＯＳトランジスタＰＭ７、及び抵抗Ｒ３〜Ｒ５を有する。デコーダＣＤＥＣ１は、コンパレータ電流選択ビットＩＣ１，ＩＣ０をデコードしてコンパレータ４２の電流を制御するための制御信号ＣＣＲＮＴ２，ＣＣＲＮＴ３，ＣＣＲＮＴ４を生成する。Ｖｄｄは例えば＋３Ｖの電源電圧、ＧＮＤは０Ｖのグランド電圧を示す。差動増幅回路ＡＭＰ１は、ＮＭＯＳトランジスタＮＭ１６，ＮＭ１７及びＰＭＯＳトランジスタＰＭ４〜ＰＭ６を有する。ＩＰ，ＩＭは差動増幅回路ＡＭＰ１の入力、ＯＵＴは差動増幅回路ＡＭＰ１の出力を示す。

図１３のトランジスタＮＭ１０，ＮＭ１１，ＮＭ１２は、制御信号ＳＰＬと逆相の制御信号ＳＰＬＸをゲートに印加されることで、トランジスタＮＭ１３，ＮＭ１４，ＮＭ１５のクロックフィードスルーを相殺する容量として機能する。図１３の制御信号ＳＰＬは、図１の制御信号ＳＰＬと同様サンプリングの制御信号として機能する。差動増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３及びトランジスタＮＭ１３，ＮＭ１４，ＮＭ１５は、図１のコンパレータと略同様に機能し、相違点は、増幅回路が差動となっている点と、そのために各差動増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３の正（＋）側の入力端子（非反転入力端子）に基準入力電位ＶＣＤＩＶ１が入力される点である。抵抗Ｒ１，Ｒ２により電源電圧Ｖｄｄを例えば１／２に分圧した基準入力電位ＶＣＤＩＶ１を差動増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３の＋側入力端子に入力することで、サンプリング時のＤＡＣ４０の出力ＤＡＯＵＴ、ノードＮ１〜Ｎ４、コンパレータ出力ＣＯＵＴの電位を略基準入力電位ＶＣＤＩＶ１に設定できる。図１３の容量Ｃ６，Ｃ７は、図１の場合と同様に、差動増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３のオフセット電圧を記憶する素子として機能する。

尚、抵抗Ｒ１，Ｒ２からなり基準入力電位ＶＣＤＩＶ１を生成する回路は、コンパレータ４２内に設けられていても、コンパレータ４２の外部に設けられた別体の構成であっても良い。

図１４に示すレジスタ３８のアドレスは、説明の便宜上０００ＦＦＦとして図示されている。ＭＣＵ２１のプログラムによりアドレス０００ＦＦＦに値を設定することで、コンパレータ電流選択ビットＩＣ１，ＩＣ０を所望の値に設定することができる。このコンパレータ電流選択ビットＩＣ１，ＩＣ０に基づいて制御信号ＣＣＲＮＴ２〜ＣＣＲＮＴ４をデコーダＣＤＥＣ１により生成して出力することで、差動増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３に流れる電流を制御する。図１４では、アドレス０００ＦＦＦのレジスタ３８は、コンパレータ電流を制御するためのビットだけではなく、後述する抵抗ＤＡＣの電流制御ビット、バイアス電流の選択ビットも含む場合が示されている。

図１では、図を簡単にするために容量ＤＡＣだけで逐次比較型ＡＤＣを構成する回路例が示されているが、例えば上位ビットを容量ＤＡＣで、下位ビットを抵抗ＤＡＣでＡＤ変換するＣＲ（容量−抵抗）複合ＤＡＣを用いて逐次比較型ＡＤＣを構成する場合には、コンパレータ電流をレジスタ３８に設定するだけでなく、同時に抵抗ＤＡＣの電流もソフトウエアによりレジスタ３８に設定することで、図８、図１０及び図１１と共に説明した電流削減の効果を更に大きくすることができる。又、図１３のようなコンパレータ４２を用いる場合には、コンパレータ４２の差動増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３だけではなく、基準入力電位ＶＣＤＩＶ１を生成する回路部分にも定常電流が流れるので、この部分の電流もレジスタ３８に設定できることが望ましい。図１４の電流選択ビットＩＲ１，ＩＲ０，ＩＢ１，ＩＢ０は、このように抵抗ＤＡＣの電流及び基準入力電位ＶＣＤＩＶ１を生成する回路部分での電流を設定するための電流選択ビットである。

例えば、Ｒ３，Ｒ４，Ｒ５の抵抗値がＲ３<Ｒ４<Ｒ５なる関係を満足するような設計となっている場合、制御信号ＣＣＲＮＴ２だけがＨレベルとなり、制御信号ＣＣＲＮＴ３，ＣＣＲＮＴ４はＬレベルになるようにする。この場合、トランジスタＮＭ１９，ＮＭ２０がオフ、トランジスタＮＭ１８がオンになるので、トランジスタＰＭ７に流れる電流は抵抗Ｒ３の抵抗値とその両端に加わる電位差で決まる。トランジスタＰＭ７に流れる電流によりバイアス信号ＰＢＩＡＳ１の電位が定まり、トランジスタＰＭ４はトランジスタＰＭ７のカレントミラーとして機能する。

制御信号ＣＣＲＮＴ２，ＣＣＲＮＴ３がＬレベル、制御信号ＣＣＲＮＴ４がＨレベルになるようにすると、トランジスタＰＭ７に流れる電流は抵抗Ｒ５の抵抗値とその両端に加わる電位差で決まる。Ｒ３<Ｒ４<Ｒ５なる上記関係から、制御信号ＣＣＲＮＴ２〜ＣＣＲＮＴ４のＨ，Ｌレベルを制御することで、即ち、レジスタ３８のコンパレータ電流選択ビットＩＣ１，ＩＣ０を設定することで、ソフトウエアによりコンパレータ電流を可変とすることが可能となる。図１の回路のように、ＡＤＣの動作時だけにコンパレータ４２に電流が流れるような制御する場合には、制御信号ＣＣＲＮＴ２〜ＣＣＲＮＴ４のうちいずれか１つの制御信号をコンパレータ４２に電流を流す期間だけＨレベルとすれば良い。これにより、制御信号ＣＣＲＮＴ２〜ＣＣＲＮＴ４は、コンパレータ電流を選択する信号として機能すると同時に、図１の制御信号ＥＮＸと同様な機能も担う制御信号となる。尚、レジスタ３８や電流可変制御回路４１からなる回路部分の実際の回路構成としては、図１４に示す回路構成に限定されるものではなく、各種回路構成が採用可能であるが、必要なタイミングの制御（例えば図１の制御信号ＥＮＸのような制御）と、ソフトウエアでの電流設定を可能にするものであれば、図８の逐次比較型ＡＤ変換回路２５に適用可能であることは言うまでもない。

以上説明したように、図１３及び図１４に示す如きコンパレータ４２の構成とすることで、サンプリング期間、ＡＤ変換期間及びコンパレータの比較判定期間に応じて、ＡＤＣ３７のコンパレータ電流等の電流を可変とすることが可能となる。

図１３及び図１４では、一例として差動増幅回路ＡＭＰ１〜ＡＭＰ３でコンパレータ４２を構成し、コンパレータ電流及びバイアス電流を可変とする場合が示されているが、後述するように、具体的なトランジスタレベルの回路構成は各種の変形が可能で、本発明の趣旨を逸脱しない範囲で各種回路構成を採用することが可能であることは言うまでもない。

図１５は、ＡＤＣ３７の他の例を示すブロック図である。図１５中、図１２と同一部分には同一符号を付し、その説明は省略する。図１５に示すＡＤＣ３７は、比較基準電圧生成回路４４を更に有する。比較基準電圧生成回路４４は、制御信号ＣＣＲＮＴ５に基づいて基準入力電位ＶＣＤＩＶ１を生成し、コンパレータ４２に供給する。

図１６は、図１５のＡＤＣ３７内の比較基準電圧生成回路４４の構成をコンパレータ４２の一部と共に示す回路図である。図１６中、図１３と同一部分には同一符号を付し、その説明は省略する。図１６は、図１３のコンパレータ４２の差動増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３の＋側の入力端子に供給される基準入力電位ＶＣＤＩＶ１を生成する比較基準電圧生成回路４４の電流をレジスタの設定で可変とする場合を示す。

基準電圧生成回路４４は、図１６に示す如く接続されたＰＭＯＳトランジスタＰＭ８〜ＰＭ１０、ＮＭＯＳトランジスタＮＭ２１〜ＮＭ２３、及び抵抗Ｒ６〜Ｒ１１を有する。ＣＲＤＰ１，ＣＲＤＰ２，ＣＲＤＰ３はＰＭＯＳトランジスタＰＭ８〜ＰＭ１０の制御信号、ＣＲＤＮ１，ＣＲＤＮ２，ＣＲＤＮ３はＮＭＯＳトランジスタＮＭ２１〜ＮＭ２３の制御信号、ＣＣＲＮＴ５は逐次比較型ＡＤ変換回路２５に設けられたレジスタ３９からの制御信号を示す。制御信号ＣＲＤＰ１，ＣＲＤＮ１は互いに逆相の信号、制御信号ＣＲＤＰ２，ＣＲＤＮ２は互いに逆相の信号、ＣＲＤＰ３，ＣＲＤＤＮ３は互いに逆相の信号である。制御信号ＣＣＲＮＴ５は、これらの制御信号ＣＲＤＰ１，ＣＲＤＮ１，ＣＲＤＰ２，ＣＲＤＮ２，ＣＲＤＰ３，ＣＲＤＤＮ３を総称するための名称であるものとする。抵抗Ｒ６，Ｒ７の抵抗値は等しく、抵抗Ｒ８，Ｒ９の抵抗値は等しく、抵抗Ｒ１０，Ｒ１１の抵抗値は等しいものとする。

図１３及び図１４では、コンパレータ４２を構成する差動増幅回路ＡＭＰ１〜ＡＭＰ３のテイル電流を可変として、コンパレータ電流をソフトウエアにより設定している。これと同様の考え方で、図１３の基準入力電位ＶＣＤＩＶ１を生成する比較基準電圧生成回路４４の電流も可変とすることができ、図１６はこの場合の回路構成を示す。図１３では、説明を簡単にするために、基準入力電位ＶＣＤＩＶ１が抵抗Ｒ１，Ｒ２で電源電圧Ｖｄｄを分割して生成するものとした。しかし、上記の説明から明らかなように、コンパレータ４２の差動回路の電流だけではなく、コンパレータ４２の各部の電流を、サンプリング期間及びＡＤ変換期間に応じて設定できれば、低消費電力化の効果を更に増大することができる。

ここでは、一例として制御信号ＣＲＤＮ１，ＣＲＤＮ２，ＣＲＤＮ３のうち１つの制御信号がＨレベルとなり、残りの制御信号はＬレベルとなるものとする。例えば、制御信号ＣＲＤＮ１がＨレベルの場合、トランジスタＰＭ８，ＮＭ２１がオンとなり、トランジスタＰＭ９，ＰＭ１０，ＮＭ２２，ＮＭ２３はオフとなる。トランジスタＰＭ８，ＰＭ９，ＰＭ１０，ＮＭ２１，ＮＭ２２，ＮＭ２３のオン抵抗は、抵抗Ｒ６〜Ｒ１１の抵抗値に比べて十分小さいと仮定すると、制御信号ＣＲＤＮ１がＨレベルの場合に基準入力電位ＶＣＤＩＶ１を生成する比較基準電圧生成回路４４に流れる電流は電源電圧Ｖｄｄと抵抗Ｒ６，Ｒ７の抵抗値で決まる。抵抗Ｒ６，Ｒ７の抵抗値は等しいので、基準入力電位ＶＣＤＩＶ１は電源電圧Ｖｄｄの１／２となる。制御信号ＣＲＤＮ２或いは制御信号ＣＲＤＮ３がＨレベルの場合の動作も同様となり、違いは、抵抗Ｒ６と抵抗Ｒ８，Ｒ１０の抵抗値の違いにより生じるものである。レジスタ３９に設定された値に基づいて、即ち、制御信号ＣＣＲＮＴ５に基づいてＲ６、Ｒ７等で構成される分圧回路の抵抗値を選ぶことで、基準入力電位ＶＣＤＩＶ１を生成する比較基準電圧生成回路４４の電流をソフトウエアで選択することが可能となる。

図１４では、バイアス電流選択ビットＩＢ１，ＩＢ０で比較基準電圧生成回路４４の電流を設定する例が示されているが、図１６のように、レジスタ３８とは独立したレジスタ３９を設けても良い。更に、図１４の場合のように他のレジスタの一部を使用しても良い。要は、比較基準電圧生成回路４４の電流を設定する際に、必要なビット数を確保しやすい構成とすれば良い。

以上説明したように、コンパレータ４２を構成する差動回路の基準入力電位ＶＣＤＩＶ１を生成する比較基準電圧生成回路４４の電流を、図１６のような回路でソフトウエアにより設定することが可能となる。

図１３では、コンパレータ４２が差動回路を使用する場合を示しているが、図１７のようなシングルエンドの回路でコンパレータ４２を構成し、その電流を可変とすることも可能である。図１７は、図１２のＡＤＣ３７内のコンパレータ４２の他の例を電流可変制御回路４１と共に示す回路図である。図１７中、図１と実質的に同じ部分には同じ符号を付し、その説明は省略する。

コンパレータ４２は、図１３に示す如く接続されたＮＭＯＳトランジスタＮＭ１〜ＮＭ６，ＮＭ２４〜ＮＭ２６、ＰＭＯＳトランジスタＰＭ１〜ＰＭ３，ＰＭ１１〜ＰＭ１３及び容量Ｃ６，Ｃ７を有する。電流可変制御回路４１は、図１７に示す如く接続されたＰＭＯＳトランジスタＰＭ１４，ＰＭ１５、ＮＭＯＳトランジスタＮＭ２７〜ＮＭ３０及び抵抗Ｒ１２〜Ｒ１４を有する。図１７において、ＰＢＩＡＳ２はＰＭＯＳトランジスタＰＭ１５のバイアス電位、ＮＢＩＡＳ１はＮＭＯＳトランジスタＮＭ２４〜ＮＭ２６のバイアス電位を示す。ＣＣＲＮＴ６〜ＣＣＲＮＴ８は、コンパレータ電流を制御する信号として機能すると同時に、図１の制御信号ＥＮＸと同様な機能も担う制御信号となる。

図１７のコンパレータ４２の場合、コンパレータ電流を可変として制御できるように、トランジスタＰＭ１１，ＰＭ１２，ＰＭ１３，ＮＭ２４，ＮＭ２５，ＮＭ２６が設けられている。これらトランジスタＰＭ１１，ＰＭ１２，ＰＭ１３，ＮＭ２４，ＮＭ２５，ＮＭ２６のゲートにコンパレータ電流を所望の値に制御するようなバイアス電位ＰＢＩＡＳ２，ＮＢＩＡＳ１を加えることで、レジスタ３８の値に応じてコンパレータ電流を変化させる。

例えば、制御信号ＣＣＲＮＴ６〜ＣＣＲＮＴ８のうち、１つの制御信号だけをＨレベルとすることで、抵抗Ｒ１２，Ｒ１３，Ｒ１４の抵抗値と各々の両端に印加される電圧で決まる電流をトランジスタＰＭ１４に流すことができる。トランジスタＰＭ１４のゲート電位ＰＢＩＡＳ２は、トランジスタＰＭ１１，ＰＭ１２，ＰＭ１３，ＰＭ１５のゲートと共通の電位なので、これらトランジスタＰＭ１１，ＰＭ１２，ＰＭ１３，ＰＭ１５とトランジスタＰＭ１４はカレントミラー回路を構成し、トランジスタＰＭ１４に流れる電流はトランジスタＰＭ１１，ＰＭ１２，ＰＭ１３，ＰＭ１５にも流れる。つまり、トランジスタＰＭ１１，ＰＭ１２，ＰＭ１３，ＰＭ１５に流れる電流は、トランジスタＰＭ１４に流れる電流により制御することができ、トランジスタＰＭ１４の電流は、例えば抵抗Ｒ１２〜Ｒ１４のいずれか１つを使用することで可変とできるので、トランジスタＰＭ１１，ＰＭ１２，ＰＭ１３，ＰＭ１５の電流を制御信号ＣＣＲＮＴ６，ＣＣＲＮＴ７，ＣＣＲＮＴ８で可変に制御することができる。

同様に、トランジスタＰＭ１５の電流はトランジスタＮＭ３０に流れ、トランジスタＮＭ３０のゲート電位ＮＢＩＡＳ１は、トランジスタＮＭ２４，ＮＭ２５，ＮＭ２６のゲート電位と共通となっている。トランジスタＰＭ１５の電流はトランジスタＰＭ１４の電流と同じなので、トランジスタＮＭ２４，ＮＭ２５，ＮＭ２６の電流も制御信号ＣＣＲＮＴ６，ＣＣＲＮＴ７，ＣＣＲＮＴ８で可変に制御することができる。

以上説明したように、図１７の回路構成とすることで、シングルエンドの回路でコンパレータ４２を構成し、その電流を可変とすることが可能となる。

ところで、図１では図を簡単にするために容量ＤＡＣだけで逐次比較型ＡＤ変換回路１が構成された場合を示すが、実際の逐次比較型ＡＤ変換回路では、１０ビット程度の分解能をできるだけ小さい占有面積で実現するために、例えば上位ビットの変換を容量ＤＡＣで行い、下位ビットの変換は抵抗ＤＡＣを利用する容量−抵抗複合ＤＡＣが用いられることもある。このような場合には、コンパレータ電流だけでなく、抵抗ＤＡＣの電流もレジスタ設定可能としておき、所望のＡＤ変換期間（コンパレータでの比較判定期間）を実現するのに必要、且つ、設定可能な中で最小の電流を選択することで、図８の回路で述べたのと同様の消費電力の削減の効果を得ることが望ましい。

図１８は、抵抗ＤＡＣを用いる逐次比較型ＡＤ変換回路２５の要部を示す回路図である。図１８中、図１及び図１３と実質的に同じ部分には同じ符号を付し、その説明は省略する。図１８は、抵抗ＤＡＣの電流を可変とし、抵抗ＤＡＣの電流もレジスタ設定可能とする回路構成を示す。尚、図を簡単にするために、図１８は抵抗ＤＡＣ、容量ＤＡＣの一部分だけを示している。

逐次比較型ＡＤ変換回路２５は、図１８に接続された抵抗ＤＡＣ５０、抵抗ＤＡＣ５０の電流を選択するためのレジスタ５１及び容量ＤＡＣ３を有する。ＳＷ１，ＳＷ２，ＳＷ３は複数のスイッチからなるスイッチ部、Ｃ１〜Ｃ５は容量、Ｖｉｎはアナログ入力電位を、Ｖｄｄは例えば＋３Ｖの電源電圧、Ｖｒｅｆは基準電圧、ＤＡＯＵＴは容量ＤＡＣ３の出力、ＧＮＤは０Ｖのグランド電圧、ＰＭ１６，ＰＭ１７はＰＭＯＳトランジスタ、ＲＤＡＯは抵抗ＤＡＣ５０の出力、ＲＤＡ０〜ＲＤＡ７，ＲＤＢ１〜ＲＤＢ７は抵抗、ＣＲＤＰ４，ＣＲＤＰ５は抵抗ＤＡＣ５０の電流を制御のための制御信号、ＣＣＲＥＮＴ９はレジスタ５１からの制御信号を示す。

抵抗ＤＡＣ５０の電流を選択のための値をレジスタ５１に設定することで、レジスタ５１からの制御信号ＣＣＲＥＮＴ９により例えば制御信号ＣＲＤＰ４及び制御信号ＣＲＤＰ５のどちらか一方をＬレベルとする。制御信号ＣＲＤＰ４をＬレベルとした場合には、トランジスタＰＭ１６がオンとなり、抵抗ＲＤＡ０〜ＲＤＡ７が抵抗ＤＡＣとして機能する。他方、制御信号ＣＲＤＰ５をＬレベルとした場合には、トランジスタＰＭ１７がオンとなり、抵抗ＲＤＢ０〜ＲＤＢ７が抵抗ＤＡＣとして機能する。図１８では、図を簡単にするために抵抗ＤＡＣ５０の分解能が３ビットの場合の回路構成を示すが、３ビット以上の分解能の抵抗ＤＡＣの場合には図１８の回路構成は適宜拡張可能であることは言うまでもない。トランジスタＰＭ１６がオンの場合は、制御信号ＣＣＲＮＴ９によりスイッチ部ＳＷ２の中の１つのスイッチの電位が出力ＲＤＡＯとして出力され、スイッチ部ＳＷ３のスイッチは全て開放（オフ）する。逆に、トランジスタＰＭ１７がオンの場合には、スイッチ部ＳＷ３の中の１つのスイッチの電位が出力ＲＤＡＯとして出力され、スイッチ部ＳＷ２のスイッチは全て開放とする。

抵抗ＲＤＡ０〜ＲＤＡ７の合計抵抗と抵抗ＲＤＢ０〜ＲＤＢ７の合計抵抗は、夫々の抵抗ＤＡＣ５０の電流を決めるので、これらの合計抵抗値を所望の値に設計すると共に上記の如き制御を行うことで、抵抗ＤＡＣ５０の電流をレジスタ５１に設定可能とし、所望の変換期間（コンパレータ４２での比較判定期間）を実現するのに必要、且つ、設定可能な中で最小の電流を選択することが可能となる。

図１４では、抵抗ＤＡＣ電流選択ビットＩＲ１，ＩＲ０で抵抗ＤＡＣ５０の電流を設定する例が示されているが、図１８のように、レジスタ３８とは独立のレジスタ５１を設けても良い。更に、図１４の場合のように他のレジスタの一部を使用しても良い。要は、抵抗ＤＡＣ５０の電流を設定する際に、必要なビット数を確保しやすい構成とすれば良い。

以上説明したように、本発明では、サンプリング期間を規定するクロック信号ＣＫＩＮＳと、比較判定期間を規定するクロック信号ＣＫＩＮＣとは、別のクロック信号である。又、ＭＣＵ２１のクロック信号ＭＣＬＫからクロック信号ＣＫＩＮＳ，ＣＫＩＮＣを生成する分周回路３１，３２の分周比を設定するために、レジスタ３３，３４を設けている。これにより、サンプリング期間を規定するクロック信号ＣＫＩＮＳのサイクル時間を大きく設定すると共に、比較判定期間を規定するクロック信号ＣＫＩＮＣのサイクル時間はそれより小さく設定することが可能となる。つまり、サンプリング期間を最大に設定しながら、比較判定期間を回路のリーク電流から決まる所定の最大値以下に設定できる。

又、逐次比較型ＡＤＣ３７のコンパレータ電流等の電流値をソフトウエアにより直接設定するためのレジスタ３８を設けることにより、ＡＤＣ３７のコンパレータ電流及びコンパレータ４２内のその他各部の電流を、ソフトウエアで設定して最適化することができる。ＭＣＵ２１のクロック信号ＭＣＬＫの周波数は、ＭＣＵ２１外部に接続する発振子に依存するので、ＭＣＵ２１のクロック信号ＭＣＬＫはＭＣＵ２１のユーザがボード設計或いはシステム設計を終えるまでは値が確定しない。このため、サンプリング期間、ＡＤ変換期間及びコンパレータでの比較判定時間は、カウンタ回路３６でのカウント数だけでは決まらず、ＭＣＵ２１のクロック信号ＭＣＬＫのサイクル数、分周比等を把握しているＭＣＵ２１のユーザが知るのみとなる。従って、これら期間（時間）の絶対値を把握しているプログラマが、必要となる電流から全体の電流が最小となる設定をプログラム（ソフトウエア）により指示することが必要となるが、本発明はこのような電流の最適化を実現する手段を提供することが可能となる。

尚、本発明は、以下に付記する発明をも包含するものである。
（付記１）
アナログ入力信号とＤＡ変換器の出力アナログ信号との大小関係をコンパレータにより比較判定し、この比較判定に基づいて出力したデジタル信号を該ＤＡ変換器に入力し、該ＤＡ変換器の出力アナログ信号が該アナログ入力信号と等しくなるときのデジタル信号をＡＤ変換出力とする逐次比較型ＡＤ変換回路であって、
該アナログ入力信号をサンプリングするサンプリング期間と、サンプリングしたアナログ入力信号と該ＤＡ変換器の出力アナログ信号の大小関係を該コンパレータで比較判定する比較判定期間の２つの期間に基づいて該アナログ入力信号をＡＤ変換するＡＤ変換器と、
該サンプリング期間を規定する第１のクロック信号のサイクル時間と、該比較判定期間を規定する第２のクロック信号のサイクル時間を独立に設定する設定手段とを備えたことを特徴とする逐次比較型ＡＤ変換回路。
（付記２）
該設定手段は、
クロック信号を分周して該第１のクロック信号を生成する第１の分周回路と、
該クロック信号を分周して該第２のクロック信号を生成して該ＡＤ変換器に供給する第２の分周回路と、
該第１のクロック信号をカウントして該サンプリング期間を設定する制御信号を該ＡＤ変換器に供給するカウンタ回路とを有することを特徴とする付記１記載の逐次比較型ＡＤ変換回路。
（付記３）
該第１及び第２の分周回路の分周比が別々に設定される第１及び第２のレジスタを更に備え、
該分周比は該第１及び第２のレジスタから該第１及び第２の分周回路に供給されることを特徴とする付記２記載の逐次比較型ＡＤ変換回路。
（付記４）
該カウンタ回路のカウント値が設定される第３のレジスタを更に備え、
該カウント値は該第３のレジスタから該カウンタ回路に供給されることを特徴とする付記２又は３記載の逐次比較型ＡＤ変換回路。
（付記５）
該コンパレータ内の電流の電流値が設定される第４のレジスタを更に備え、
該電流値は該第４のレジスタから該ＡＤ変換器に供給されることを特徴とする付記２乃至４のいずれか１項記載の逐次比較型ＡＤ変換回路。
（付記６）
該ＤＡ変換器は、容量ＤＡ変換器、抵抗ＤＡ変換器、及び容量ＤＡ変換器と抵抗ＤＡ変換器の組み合わせで構成されたＤＡ変換器からなるグループから選択された１つの変換器であることを特徴とする付記１乃至５のいずれか１項記載の逐次比較型ＡＤ変換回路。
（付記７）
該コンパレータは、複数の差動増幅回路を有し、
該ＡＤ変換器は、各差動増幅回路の正側入力端子に比較基準電位を供給する基準電圧生成回路と、該比較基準電位を生成する抵抗分圧回路の電流の電流値が設定される第５のレジスタとを有することを特徴とする付記１乃至６のいずれか１項記載の逐次比較型ＡＤ変換回路。
（付記８）
該コンパレータは、複数のシングルエンド増幅回路を有し、
該ＡＤ変換器は、各シングルエンド増幅回路の電流の電流値を設定するカレントミラー回路を有することを特徴とする付記１乃至６のいずれか１項記載の逐次比較型ＡＤ変換回路。
（付記９）
各レジスタの値は、ソフトウェアにより設定可能であることを特徴とする付記１乃至８のいずれか１項記載の逐次比較型ＡＤ変換回路。
（付記１０）
ＣＰＵと、
該クロックを生成するクロック生成回路と、
付記１乃至８のいずれか１項記載の逐次比較型ＡＤ変換回路とを備えたことを特徴とするマイクロコントローラ。
（付記１１）
該ＣＰＵは、各レジスタの値をソフトウェアにより設定することを特徴とする付記９記載のマイクロコントローラ。

以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。

従来の逐次比較型ＡＤ変換回路の一例を示す回路図である。 図１の逐次比較型ＡＤ変換回路の動作を説明するタイミングチャートである。 マイクロコントローラに内蔵される逐次比較型ＡＤ変換回路を示すブロック図である。 図３の逐次比較型ＡＤ変換回路の動作を説明するタイミングチャートである。 図３の逐次比較型ＡＤ変換回路の問題点を説明するタイミングチャートである。 図３の逐次比較型ＡＤ変換回路の問題点を説明するタイミングチャートである。 本発明の一実施例のマイクロコントローラを示すブロック図である。 本発明の一実施例の逐次比較型ＡＤ変換回路を示すブロック図である。 図８の逐次比較型ＡＤ変換回路の動作を説明するタイミングチャートである。 図８の逐次比較型ＡＤ変換回路の効果を説明するタイミングチャートである。 図８の逐次比較型ＡＤ変換回路の効果を説明するタイミングチャートである。 ＡＤＣの一例を示すブロック図である。 図１２のＡＤＣ内のコンパレータを示す回路図である。 図１３の差増増幅回路の構成を図８に示すレジスタと図１２に示す電流可変制御回路と共に示す回路図である。 ＡＤＣの他の例を示すブロック図である。 図１５のＡＤＣ内の比較基準電圧生成回路の構成をコンパレータの一部と共に示す回路図である。 図１２のＡＤＣ内のコンパレータの他の例を電流可変制御回路と共に示す回路図である。 抵抗ＤＡＣを用いる逐次比較型ＡＤ変換回路の要部を示す回路図である。

符号の説明

２１ ＭＣＵ
２２ ＣＰＵ
２３ 制御レジスタ群
２４ クロック生成回路
２５ 逐次比較型ＡＤ変換回路
３１，３２ 分周回路
３３，３４ 分周比選択レジスタ
３５ クロック数選択レジスタ
３６ レジスタ
３７ 逐次比較型ＡＤＣ
４０ ＤＡＣ
４１ 電流可変制御回路
４２ コンパレータ
４３ 逐次比較制御回路
４４ 比較基準電圧生成回路

Claims (10)

1. アナログ入力信号とＤＡ変換器の出力アナログ信号との大小関係をコンパレータにより比較判定し、この比較判定に基づいて出力したデジタル信号を該ＤＡ変換器に入力し、該ＤＡ変換器の出力アナログ信号が該アナログ入力信号と等しくなるときのデジタル信号をＡＤ変換出力とする逐次比較型ＡＤ変換回路であって、
   該アナログ入力信号をサンプリングするサンプリング期間と、サンプリングしたアナログ入力信号と該ＤＡ変換器の出力アナログ信号の大小関係を該コンパレータで比較判定する比較判定期間の２つの期間に基づいて該アナログ入力信号をＡＤ変換するＡＤ変換器と、
   該サンプリング期間を規定する第１のクロック信号のサイクル時間と、該比較判定期間を規定する第２のクロック信号のサイクル時間を独立に設定する設定手段とを備えたことを特徴とする逐次比較型ＡＤ変換回路。
2. 該設定手段は、
   クロック信号を分周して該第１のクロック信号を生成する第１の分周回路と、
   該クロック信号を分周して該第２のクロック信号を生成して該ＡＤ変換器に供給する第２の分周回路と、
   該第１のクロック信号をカウントして該サンプリング期間を設定する制御信号を該ＡＤ変換器に供給するカウンタ回路とを有することを特徴とする請求項１記載の逐次比較型ＡＤ変換回路。
3. 該第１及び第２の分周回路の分周比が別々に設定される第１及び第２のレジスタを更に備え、
   該分周比は該第１及び第２のレジスタから該第１及び第２の分周回路に供給されることを特徴とする請求項２記載の逐次比較型ＡＤ変換回路。
4. 該カウンタ回路のカウント値が設定される第３のレジスタを更に備え、
   該カウント値は該第３のレジスタから該カウンタ回路に供給されることを特徴とする請求項２又は３記載の逐次比較型ＡＤ変換回路。
5. 該コンパレータ内の電流の電流値が設定される第４のレジスタを更に備え、
   該電流値は該第４のレジスタから該ＡＤ変換器に供給されることを特徴とする請求項２乃至４のいずれか１項記載の逐次比較型ＡＤ変換回路。
6. 該ＤＡ変換器は、容量ＤＡ変換器、抵抗ＤＡ変換器、及び容量ＤＡ変換器と抵抗ＤＡ変換器の組み合わせで構成されたＤＡ変換器からなるグループから選択された１つの変換器であることを特徴とする請求項１乃至５のいずれか１項記載の逐次比較型ＡＤ変換回路。
7. 該コンパレータは、複数の差動増幅回路を有し、
   該ＡＤ変換器は、各差動増幅回路の正側入力端子に比較基準電位を供給する基準電圧生成回路と、該比較基準電位を生成する抵抗分圧回路の電流の電流値が設定される第５のレジスタとを有することを特徴とする請求項１乃至６のいずれか１項記載の逐次比較型ＡＤ変換回路。
8. 該コンパレータは、複数のシングルエンド増幅回路を有し、
   該ＡＤ変換器は、各シングルエンド増幅回路の電流の電流値を設定するカレントミラー回路を有することを特徴とする請求項１乃至６のいずれか１項記載の逐次比較型ＡＤ変換回路。
9. ＣＰＵと、
   該クロックを生成するクロック生成回路と、
   請求項１乃至８のいずれか１項記載の逐次比較型ＡＤ変換回路とを備えたことを特徴とするマイクロコントローラ。
10. 該ＣＰＵは、各レジスタの値をソフトウェアにより設定することを特徴とする請求項９記載のマイクロコントローラ。

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