TWI443969B - 以動態比較器為基礎的比較系統 - Google Patents

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Description

以動態比較器為基礎的比較系統
本發明是有關於一種比較系統，且特別是有關於一種以動態比較器為基礎的比較系統。
以比較器為基礎的(comparator based)類比數位轉換器(analog-to-digital converter,ADC)，例如：連續近似暫存器(successive approximation register,SAR)、快閃式(flash)、摺疊式(folding)，以及次範圍(sub-ranging)等架構的類比數位轉換器，一直都是非常熱門的研究主題，其特色是無需運算放大器(operational amplifier,OPAMP)，故對於製程的演進，相對地具有較高的整合性，特別是應用於深次微米(deep-submicron)的製程技術中(<0.13um)。
而且，許多高速(>GSample/second，簡稱GS/s)類比數位轉換器內部的比較器都是採用動態(dynamic)架構，故而不會有靜態電流消耗的情況。另外，以比較器為基礎的類比數位轉換器也具有大幅降低類比數位轉換器之功率消耗的特色。也亦因如此，近幾年以運算放大器(OPAMP)為基礎的管線式類比數位轉換器(pipelined ADC)，也開始朝向以比較器為基礎的方向進行研究。由此可見，以比較器為基礎的類比數位轉換器逐漸已成為本發明相關領域爭相研究發展的技術重點之一，故而如何能夠讓以比較器為基礎的類比數位轉換器同時兼具有高速(>GS/s)、低功率消耗以及中/高解析度(8bits)等多項優點，將成為本發明相關領域所著重的課題。
針對「高速」與「低功率消耗」的比較器而言，目前已有許多相關的架構被發表，其中最具代表性的即為Kobayashi等人於1993年在IEEE JSSC所發表的期刊論文，其名稱為：A current controlled latch sense amplifier and a static power-saving input buffer for low-power architecture。另外，針對「中/高解析度」的比較器而言，也有一篇代表性的文章是由Razavi等人於1992年在IEEE JSSC所發表的期刊論文，其名稱為：Design techniques for high-speed,high-resolution comparators。
根據2000年之後的研究顯示，若將以比較器為基礎的類比數位轉換器之取樣頻率(sampling frequency)限定在GS/s以上的要求時，則Kobayashi等人所提出的動態比較器(dynamic comparator)架構是可以同時滿足「高速」與「低功率消耗」的要求，故已成為現今最多人引用的比較器架構。然而，針對「中/高解析度」且同時必須滿足「高速」與「低功率消耗」的比較器架構而言，目前文獻中尚未有比較適合GS/s的應用。
就目前應用於動態比較器(dynamic comparator)的背景式誤差修正(background offset calibration)技術而言，大多都採用兩個獨立的比較器以搭配同一組控制時脈訊號的架構。而且，在控制時脈訊號之一先前時脈週期的禁能期間(disable phase)，兩個比較器都會被重置(reset)，並於該先前時脈週期的致能期間(enable phase)，其中一個比較器會對輸入參照偏移誤差值進行比較，而另一個比較器則對差動輸入訊號進行比較。緊接著，在控制時脈訊號之一當下時脈週期的禁能期間，兩個比較器還是會被重置，但是於該當下時脈週期的致能期間，先前用以對輸入參照偏移誤差值進行比較的比較器會轉為比較差動輸入訊號，而先前用以對差動輸入訊號進行比較的比較器會轉為比較輸入參照偏移誤差值。換言之，傳統的控制時脈訊號會以時間交叉(time-interleaved)的方式以控制這兩個獨立比較器的運作，從而實現動態比較器之背景式誤差修正的機制。
本揭露提供一種比較系統，其包括(單一)動態比較器、背景式誤差修正電路，以及非同步重置時序控制電路。背景式誤差修正電路耦接動態比較器，用以反應於參考切換控制訊號而產生修正訊號給動態比較器，藉以修正動態比較器的輸入參照偏移誤差值。非同步重置時序控制電路耦接動態比較器與背景式誤差修正電路，用以反應於動態比較器的輸出與多組基本時脈訊號而產生一控制時脈訊號與所述參考切換控制訊號，並且利用所述控制時脈訊號以控制動態比較器於第一基本時脈訊號的每一時脈週期進行輸入參照偏移誤差值的比較與差動輸入訊號的比較。
應瞭解的是，上述一般描述及以下具體實施方式僅為例示性及闡釋性的，其並不能限制本發明所欲主張之範圍。
現將詳細參考本示範性實施例，在附圖中說明所述示範性實施例之實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件代表相同或類似部分。
首先值得一提的是，本揭露藉由簡單的邏輯電路以適當地設計用以控制動態比較器的控制時脈訊號，藉以讓單一動態比較器也能夠在第一基本時脈訊號的每一時脈週期內進行兩次的訊號比較工作。其中一次針對動態比較器本身的誤差(亦即輸入參照偏移誤差值)進行比較；而另一次則針對動態比較器的差動輸入訊號進行比較。如此一來，本揭露即可在單一動態比較器的條件下，於第一基本時脈訊號的每一時脈週期內同時完成動態比較器的背景式誤差修正與差動輸入訊號的比較。因此可以節省一半的動態比較器之使用數量，從而不但可以提升所應用之晶片面積的使用率，而且更可以節省整體的功率消耗。
有鑒於此，圖1繪示為一示範性實施例之比較系統(comparison system)10的示意圖。請參照圖1，比較系統10包括有輸入耦合網路(input couple network)101、動態比較器(dynamic comparator)103、背景式誤差修正電路(background offset calibration circuit)105，以及非同步重置時序控制電路(asynchronous reset timing control circuit)107。其中，輸入耦合網路101耦接動態比較器103，用以反應於第一或第二基本時脈訊號(basic clock signal)，即CLK或CLKe，而提供一共模電壓(common voltage,Vcm)或一差動輸入訊號(differential input signal)Vip、Vin給動態比較器103。
於本實施例中，輸入耦合網路101可以為一輸入交流耦合網路(input AC couple network)或一輸入直流耦合網路(input DC couple network)。更清楚來說，圖2A繪示為本示範性實施例之輸入交流耦合網路101的示意圖。請參照圖2A，輸入交流耦合網路101包括兩電容(capacitor)C與兩開關(switch)SW。其中，兩電容C的第一端用以接收關聯於交流的差動訊號Vinp、Vinn，而兩電容C的第二端則反應於第一或第二基本時脈訊號(即CLK或CLKe)以提供共模電壓Vcm或差動輸入訊號Vip、Vin。
兩開關SW的第一端分別耦接兩電容C的第二端，兩開關SW的第二端用以接收共模電壓Vcm，而兩開關SW的控制端則用以接收第一或第二基本時脈訊號(即CLK或CLKe)。基此，在輸入交流耦合網路101接收差動訊號Vinp、Vinn時，輸入交流耦合網路101同時可以反應於第一或第二基本時脈訊號(即CLK或CLKe)的致能而同時提供共模電壓Vcm(即Vip=Vin=Vcm)給動態比較器103。另一方面，在輸入交流耦合網路101有接收到差動訊號Vinp、Vinn的條件下，輸入交流耦合網路101可以反應於第一或第二基本時脈訊號(即CLK或CLKe)的禁能而提供差動輸入訊號Vip、Vin(亦即未包含直流成分的差動訊號Vinp、Vinn)給動態比較器103。
此外，圖2B繪示為本示範性實施例之輸入直流耦合網路101的示意圖。請參照圖2B，輸入直流耦合網路101包括一多工器(multiplexer)MUX1。其中，多工器MUX1的兩輸入端(1,0)用以接收關聯於直流的差動訊號Vinp、Vinn，多工器MUX1的輸出端反應於第一或第二基本時脈訊號(即CLK或CLKe)以提供直流電壓Vinp或Vinn，而多工器MUX1的選擇端則用以接收第一或第二基本時脈訊號(即CLK或CLKe)。基此，輸入直流耦合網路101可以反應於第一或第二基本時脈訊號(即CLK或CLKe)的致能而同時提供某相同的輸入電壓Vinp(即Vip=Vin=Vinp)給動態比較器103。另一方面，輸入直流耦合網路101可以反應於第一或第二基本時脈訊號(即CLK或CLKe)的禁能而提供差動輸入訊號Vip、Vin(亦即關聯於直流的差動訊號Vinp、Vinn)給動態比較器103。
於此，請返回參照圖1，背景式誤差修正電路105耦接動態比較器103，用以反應於非同步重置時序控制電路107所產生的兩參考切換控制訊號(reference switching control signals)Vcop、Vcon而產生兩修正訊號(calibration signals)K1、K2給動態比較器103，藉以修正動態比較器103因製程不匹配(process mismatch)所貢獻的輸入參照偏移誤差值(input refer offset)。
於本實施例中，背景式誤差修正電路105可以採用一電壓形式(voltage mode)以對動態比較器103進行背景式誤差修正(background offset calibration)。如此一來，背景式誤差修正電路105所產生的兩修正訊號K1、K2即為兩修正電壓(calibration voltages)。在此條件下，動態比較器103的電路架構可以如圖3A與圖3B般，而背景式誤差修正電路105的電路架構則可如圖4A與圖4B般。
以圖3A而言，動態比較器103包括N型電晶體(N-type transistor)M0~M4、Mc1與Mc2，以及P型電晶體(P-type transistor)M5~M8。另外，以圖3B而言，動態比較器103包括N型電晶體M0~M2、Mc1、Mc2、M5~M8、M9與M10，以及P型電晶體M3、M4與M11~M14。其中，N型電晶體M1、M2的閘極用以接收來自於輸入耦合網路101的差動輸入訊號Vip、Vin；而N型電晶體Mc1、Mc2的閘極則用以接收來自於背景式誤差修正電路105所產生的兩修正電壓Vcalp、Vcaln。基本上，圖3A與圖3B所示的動態比較器103都會反應於非同步重置時序控制電路107所產生的控制時脈訊號(control clock signal)CLKi而進行運作。
此外，以圖4A而言，背景式誤差修正電路105包括計數單元(count unit)401、控制單元(control unit)403、多個串接於兩參考電壓(reference voltage)Vrt與Vrb間的電阻(resistor)R，以及兩多工器MUX2、MUX3。其中，控制單元403反應於非同步重置時序控制電路107所產生的兩參考切換控制訊號Vcop、Vcon與第一及第三基本時脈訊號(即CLK、CLKb)而控制計數單元401的運作，藉以致使計數單元401提供兩組數位控制訊號D[n:1]、Db[n:1]。如此一來，多工器MUX2、MUX3即可分別反應於這兩組數位控制訊號D[n:1]、Db[n:1]而將其所接收的m個分壓訊號擇一輸出，藉以產生兩修正電壓Vcalp、Vcaln給動態比較器103。
再者，以圖4B而言，背景式誤差修正電路105包括兩多工器MUX4與MUX5、多個開關SW，以及多個電容Cp與Cc，其中Cp與Cc的比例可決定誤差修正的精確度。而且，部分開關SW受控於第一基本時脈訊號CLK，而部分開關SW受控於第三基本時脈訊號CLKb。基此，多工器MUX4、MUX5可分別反應於非同步重置時序控制電路107所產生的兩參考切換控制訊號Vcop、Vcon而將其所接收的兩參考電壓Vrt與Vrb擇一輸出，並且透過開關SW以及電容Cp與Cc之間的相互運作以產生兩修正電壓Vcalp、Vcaln給動態比較器103。
另一方面，背景式誤差修正電路105可以採用一電流形式(current mode)以對動態比較器103進行背景式誤差修正。如此一來，背景式誤差修正電路105所產生的兩修正訊號K1、K2即為兩修正電流(calibration currents)。在此條件下，動態比較器103的電路架構可以如圖5A~圖5C般，而背景式誤差修正電路105的電路架構則可如圖6般。
以圖5A而言，動態比較器103包括N型電晶體M0~M4與Mc0~Mc2、P型電晶體M5~M8，以及兩電組R。另外，以圖5B而言，動態比較器103包括N型電晶體M0~M2、Mc0~Mc2、M5~M8、M9與M10、P型電晶體M3、M4與M11~M14，以及兩電組R。再者，以圖5C而言，動態比較器103包括N型電晶體M0~M6、M11與Mc0~Mc2、P型電晶體M7~M10，以及兩電組R。其中，N型電晶體Mc1、Mc2的閘極用以接收來自於輸入耦合網路101的差動輸入訊號Vip、Vin；而N型電晶體Mc1、Mc2的汲極則用以接收來自於背景式誤差修正電路105所產生的兩修正電流Icalp、Icaln。基本上，圖5A~圖5C所示的動態比較器103會反應於非同步重置時序控制電路107所產生的控制時脈訊號CLKi與偏壓Vbias而進行運作。
此外，以圖6而言，背景式誤差修正電路105包括計數單元601、控制單元603，以及多個操作於偏壓Vbias的差動輸入對(differential input pair)605。其中，控制單元603反應於非同步重置時序控制電路107所產生的兩參考切換控制訊號Vcop、Vcon與第一及第三基本時脈訊號(即CLK、CLKb)而控制計數單元601的運作，藉以致使計數單元601提供兩組數位控制訊號D[n:1]、Db[n:1]。如此一來，部分差動輸入對605即可分別反應於這兩組數位控制訊號D[n:1]、Db[n:1]而產生兩修正電流Icalp、Icaln給動態比較器103。
除此之外，背景式誤差修正電路105還可以採用一數位控制訊號形式(digital control signal mode)以對動態比較器103進行背景式誤差修正。如此一來，背景式誤差修正電路105所產生的兩修正訊號K1、K2即為兩組修正數位控制訊號(calibration digital control signals)。在此條件下，動態比較器103的電路架構可以如圖7A~圖7C般，而背景式誤差修正電路105的電路架構則可如圖8般。
以圖7A而言，動態比較器103包括N型電晶體M0~M6與M11、P型電晶體M7~M10，以及多個電容Cp與Cn。另外，以圖7B而言，動態比較器103包括N型電晶體M0~M2、M5~M10、P型電晶體M3、M4與M11~M14，以及多個電容Cp與Cn。再者，以圖7C而言，動態比較器103包括N型電晶體M0~M4、P型電晶體M5~M8，以及多個電容Cp與Cn。其中，N型電晶體M1、M2的閘極用以接收來自於輸入耦合網路101的差動輸入訊號Vip、Vin；而電容Cp與Cn的一端則用以接收來自於背景式誤差修正電路105所產生的兩組修正數位控制訊號Dcal[n:1]、Dbcal[n:1]。基本上，圖7A~圖7C所示的動態比較器103也會反應於非同步重置時序控制電路107所產生的控制時脈訊號CLKi而進行運作。
此外，以圖8而言，背景式誤差修正電路105包括計數單元801與控制單元803。其中，控制單元803反應於非同步重置時序控制電路107所產生的兩參考切換控制訊號Vcop、Vcon與第一及第三基本時脈訊號(即CLK、CLKb)而控制計數單元801的運作，藉以致使計數單元801提供兩組修正數位控制訊號Dcal[n:1]、Dbcal[n:1]給動態比較器103。
於此，請再次參照圖1，非同步重置時序控制電路107耦接動態比較器103與背景式誤差修正電路105，用以反應於動態比較器103的輸出(亦即差動輸出訊號(differential output signal)Vop、Von)與多組基本時脈訊號CLK(第一基本時脈訊號)、CLKb(第三基本時脈訊號)與CLKe(第二基本時脈訊號)或CLKf(第四基本時脈訊號)而產生控制時脈訊號CLKi與兩參考切換控制訊號Vcop、Vcon，並且利用所產生的控制時脈訊號CLKi以控制動態比較器103於第一基本時脈訊號CLK的每一時脈週期(Tclk)進行輸入參照偏移誤差值(input refer offset)的比較與差動輸入訊號Vip、Vin的比較，以及利用所產生的兩參考切換控制訊號Vcop、Vcon以控制背景式誤差修正電路105產生兩修正訊號K1、K2給動態比較器103。
於本實施例中，第一至第三基本時脈訊號CLK、CLKe與CLKb的工作週期(duty cycle)相同，但並不限制於此；第一及第三基本時脈訊號CLK與CLKb之間含有相位差(例如180度，但並不限制於此)；第一及第二基本時脈訊號CLK與CLKe之間佔有一延遲時間(Td)；第四基本時脈訊號CLKf的工作週期異於第一至第三基本時脈訊號CLK、CLKe與CLKb，但並不限制於此。在此條件下，以下將舉出本實施例之非同步重置時序控制電路107的幾種電路架構。
圖9A繪示為本發明一實施例之非同步重置時序控制電路107的示意圖。請參照圖9A，圖9A所示之非同步重置時序控制電路107是以動態比較器103操作於重置模式(reset mode)下，其差動輸出訊號Vop、Von為高電壓準位(Vdd)所設計出的。基此，圖9A所示的非同步重置時序控制電路107包括有及閘(AND gate)AG1~AG5、或閘(OR gate)OG1、開關SW1~SW4、電容C1與C2，以及SR正反器(flip-flop)901。
及閘AG1的第一輸入端用以接收第一基本時脈訊號CLK，及閘AG1的第二輸入端用以接收重置訊號Reset，而及閘AG1的輸出端則用以輸出切換訊號SW_EN。開關SW1的第一端用以接收差動輸出訊號Vop、Von中的輸出訊號Vop，而開關SW1的控制端則用以接收切換訊號SW_EN。開關SW2的第一端用以接收高電壓準位Vdd，而開關SW2的控制端則用以接收第三基本時脈訊號CLKb。
開關SW3的第一端用以接收差動輸出訊號Vop、Von中的輸出訊號Von，而開關SW3的控制端則用以接收切換訊號SW_EN。開關SW4的第一端用以接收高電壓準位Vdd，而開關SW4的控制端則用以接收第三基本時脈訊號CLKb。電容C1的第一端耦接開關SW1與SW2的第二端，而電容C1的第二端則耦接至接地電位。電容C2的第一端耦接開關SW3與SW4的第二端，而電容C2的第二端則耦接至接地電位。SR正反器的設定端(set terminal,S)耦接電容C1的第一端，SR正反器的重置端(reset terminal,R)耦接電容C2的第一端，而SR正反器的第一與第二輸出端(Q、Qb)則用以輸出兩參考切換控制訊號Vcop、Vcon。
及閘AG2的第一輸入端耦接電容C1的第一端(亦即接收電容C1之第一端上的電壓Vop1)，而及閘AG2的第二輸入端則耦接電容C2的第一端(亦即接收電容C2之第一端上的電壓Von1)。及閘AG3的第一與第二輸入端用以接收差動輸出訊號Vop、Von。及閘AG4的第一輸入端耦接及閘AG2的輸出端，而及閘AG4的第二輸入端則耦接及閘AG3的輸出端。及閘AG5的第一輸入端耦接及閘AG4的輸出端，及閘AG5的第二輸入端用以接收第二基本時脈訊號CLKe，而及閘AG5的輸出端則用以輸出重置訊號Reset。或閘OG1的第一輸入端用以接收第三基本時脈訊號CLKb，或閘OG1的第二輸入端耦接及閘AG5的輸出端，而或閘OG1的輸出端則用以輸出控制時脈訊號CLKi。
另外，圖9B繪示為另一實施例之非同步重置時序控制電路107的示意圖。請合併參照圖9A與圖9B，圖9B所示之非同步重置時序控制電路107是以動態比較器103操作於重置模式下，其差動輸出訊號Vop、Von為接地電位(低電壓準位)所設計出的(亦即圖3A~圖3B、圖5A~圖5C以及圖7A~圖7C所繪示之動態比較器103的互補結構)。基此，圖9B所示的非同步重置時序控制電路107包括有及閘AG1、AG4與AG5、或閘OG1、反或閘(NOR gate)NOG1與NOG2、開關SW1~SW4、電容C1與C2，以及SR正反器901。其中，圖9B與圖9A之相異處在於：圖9B利用反或閘NOG1與NOG2來取代圖9A中的及閘AG2與AG3；以及開關SW2與SW4的第一端改為接收接地電位。
再者，圖9C繪示為再一實施例之非同步重置時序控制電路107的示意圖。請合併參照圖9B與圖9C，圖9C所示之非同步重置時序控制電路107也是以動態比較器103操作於重置模式下，其差動輸出訊號Vop、Von為接地電位(低電壓準位)所設計出的(亦即圖3A~圖3B、圖5A~圖5C以及圖7A~圖7C所繪示之動態比較器103的互補結構)。基此，圖9C所示的非同步重置時序控制電路107同樣包括有及閘AG1、AG4與AG5、或閘OG1、反或閘NOG1與NOG2、開關SW1~SW4、電容C1與C2，以及SR正反器901。其中，圖9C與圖9B之相異處僅在於圖9C之及閘AG5的第二輸入端改為接收第一基本時脈訊號CLK，而圖9C之或閘OG1的第一輸入端改為接收第四基本時脈訊號CLKf。
除此之外，圖9C中用以產生控制時脈訊號CLKi的邏輯電路中更可以加入一啟動機制。更清楚來說，在圖9C中標示『變型』後以產生控制時脈訊號CLKi的邏輯電路中更多出了一及閘AG6。其中，及閘AG6的第一輸入端耦接及閘AG5的輸出端，及閘AG6的第二輸入端端用以接收一致能訊號EN，而及閘AG6的輸出端則耦接或閘OR1的第二輸入端。如此一來，當致能訊號EN致能(enable)時，則可以啟動背景式誤差修正電路105對動態比較器103進行背景式誤差修正；反之，當致能訊號EN禁能(disable)時，則可以關閉背景式誤差修正電路105對動態比較器103進行背景式誤差修正。
由此可知，背景式誤差修正電路105可以反應於致能訊號EN的狀態而決定是否對動態比較器103進行背景式誤差修正。更清楚來說，當致能訊號EN持續致能時，則背景式誤差修正電路105會對動態比較器103進行背景式誤差修正；而當致能訊號EN有交替致能與禁能時，則背景式誤差修正電路105會轉變為對動態比較器103進行前景式(foreground)誤差修正。換言之，藉由改變致能訊號EN的狀態，背景式誤差修正電路105可以轉變為前景式誤差修正電路，而該等變型的實施方式亦屬本揭露所欲保護的範疇之一。
於此，圖10A繪示為圖9A與圖9B之非同步重置時序控制電路107的運作示意圖，而圖10B繪示為圖9C之非同步重置時序控制電路107的運作示意圖。請合併參照圖10A與圖10B，從圖10A與圖10B可以清楚看出，第一至第三基本時脈訊號CLK、CLKe與CLKb的工作週期相同(例如50%，但並不限制於此)；第一及第三基本時脈訊號CLK與CLKb之間含有相位差(例如180度，但並不限制於此)；第一及第二基本時脈訊號CLK與CLKe之間佔有一延遲時間(Td)；第四基本時脈訊號CLKf的工作週期異於第一至第三基本時脈訊號CLK、CLKe與CLK(例如25%，但並不限制於此)。然而，無論是圖9A~圖9C中的何者，非同步重置時序控制電路107所產生的控制時脈訊號CLKi對應第一基本時脈訊號CLK的每一時脈週期(Tclk)中會具有兩致能期間(enable phase)C1與C2以及兩禁能期間(disable phase)R1與R2。
於本實施例中，兩致能期間C1與C2會致使動態比較器103進入比較模式(comparison mode)以各別比較輸入參照偏移誤差值與差動輸入訊號Vip、Vin。另外，兩禁能期間R1與R2會致使動態比較器103進入重置模式(reset mode)以重置動態比較器103的輸出(亦即差動輸出訊號Vop、Von)。在此值得一提的是，致能期間C1與C2各別的時間長度TC1 與TC2 累加禁能期間R1與R2各別的時間長度TR1 與TR2 須等於第一基本時脈訊號CLK之一個時脈週期(Tclk)的時間長度。
再者，兩禁能期間R1與R2之其一(亦即R2)與兩致能期間C1與C2之其一(亦即C1)的時間長度會隨著兩修正訊號K1、K2與輸入參照偏移誤差值的差異程度而有所變動。更清楚來說，當兩修正訊號K1、K2之相對差值(即K1-K2)與輸入參照偏移誤差值的差異程度越大時，則禁能期間R2的時間長度TR2 會變長；反之，當兩修正訊號K1、K2之相對差值(即K1-K2)與輸入參照偏移誤差值的差異程度越小時(亦即經過第一基本時脈訊號CLK的N個時脈週期Tclk(標示為N*Tclk)後而快接近收斂狀態)，則禁能期間R2的時間長度TR2 會變短。然而，無論禁能期間R2的時間長度TR2 如何隨著兩修正訊號K1、K2與輸入參照偏移誤差值的差異程度而有所變動，致能期間C1與C2各別的時間長度TC1 與TC2 累加禁能期間R1與R2各別的時間長度TR1 與TR2 還是要等於第一基本時脈訊號CLK之一個時脈週期(Tclk)的時間長度。可見得，在第一基本時脈訊號CLK的每一時脈週期(Tclk)，禁能期間R2的時間皆不固定，而這也正是『非同步重置時序控制電路107』的技術精神所在。
於本實施例中，在禁能期間R1時，動態比較器103的輸出(亦即差動輸出訊號Vop、Von)會被重置為高電壓準位Vdd或接地電位。以至於，在致能期間C1時，輸入耦合網路101可以提供共模電壓(即Vip=Vin=Vcm)，或某相同的輸入電壓Vip(即Vip=Vin=Vinp)給動態比較器103。與此同時，動態比較器103便會對輸入參照偏移誤差值進行比較，藉以輸出關聯於輸入參照偏移誤差值的差動輸出訊號Vop、Von。
如此一來，非同步重置時序控制電路107便會反應於動態比較器103此時的輸出而產生兩參考切換控制訊號Vcop、Vcon給背景式誤差修正電路105，從而使得背景式誤差修正電路105產生兩修正訊號K1、K2以修正動態比較器103的輸入參照偏移誤差值。於此，假設初期所產生的兩修正訊號K1、K2之相對差值(即K1-K2)與輸入參照偏移誤差值的差異程度實質上還是很大，其將縮短致能期間C1的時間長度TC1 以使得禁能期間R2的時間長度TR2 變長。一旦所產生的兩修正訊號K1、K2與輸入參照偏移誤差值的差異程度越小時，則壓縮致能期間C1的時間長度TC1 就有限，以至於禁能期間R2的時間長度TR2 會變短。
之後，在禁能期間R2時，動態比較器103的輸出(亦即差動輸出訊號Vop、Von)仍會被重置為高電壓準位Vdd或接地電位。以至於，在致能期間C2時，輸入耦合網路101可以提供差動輸入訊號Vip、Vin給動態比較器103。與此同時，動態比較器103便會對差動輸入訊號Vip、Vin進行比較，藉以輸出關聯於差動輸入訊號Vip、Vin的差動輸出訊號Vop、Von。
由此可知，本揭露藉由簡單的邏輯電路以適當地設計用以控制動態比較器的控制時脈訊號(亦即不需採用相對複雜的頻率合成器)，藉以讓單一動態比較器也能夠在第一基本時脈訊號(CLK)的每一時脈週期(Tclk)內進行兩次的訊號比較工作。其中一次針對動態比較器本身的誤差(亦即輸入參照偏移誤差值)進行比較；而另一次則針對動態比較器的差動輸入訊號進行比較。如此一來，本發明即可在單一動態比較器的條件下，於第一基本時脈訊號的每一時脈週期內同時完成動態比較器的背景式誤差修正與差動輸入訊號的比較。因此可以節省一半的動態比較器之使用數量，從而不但可以提升所應用之晶片面積的使用率，而且更可以節省整體的功率消耗。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。另外，本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。
10．．．比較系統
101．．．輸入耦合網路
103．．．動態比較器
105．．．背景式誤差修正電路
107．．．非同步重置時序控制電路
Vinp、Vinn．．．關聯於交流/直流的差動訊號
Vip、Vin．．．差動輸入訊號
Vop、Von．．．差動輸出訊號
Vcop、Vcon．．．參考切換控制訊號
K1、K2．．．修正訊號
CLK．．．第一基本時脈訊號
CLKe．．．第二基本時脈訊號
CLKb．．．第三基本時脈訊號
CLKf．．．第四基本時脈訊號
CLKi．．．控制時脈訊號
SW．．．開關
C、Cc、Cp、Cn．．．電容
R．．．電阻
Vcm．．．共模電壓
Vrt、Vrb．．．參考電壓
Vbias．．．偏壓
MUX1~MUX5．．．多工器
M0~M14、Mc0~Mc2．．．電晶體
Vdd．．．高電壓準位
Vcalp、Vcaln．．．修正電壓
Icalp、Icaln．．．修正電流
Dcal[n:1]、Dbcal[n:1]．．．修正數位控制訊號
401、601、801．．．控制單元
403、603、803．．．計數單元
Tclk．．．時脈週期
Td．．．延遲時間
R1、R2．．．禁能期間
C1、C2．．．致能期間
TC1 、TC2 ．．．致能期間的時間長度
TR1 、TR2 ．．．禁能期間的時間長度
Reset．．．重置訊號
SW_EN．．．切換訊號
AG1~AG6．．．及閘
OG1．．．或閘
NOG1、NOG2．．．反或閘
Vop1、Von1．．．電壓
901．．．SR正反器
下面的所附圖式是本發明的說明書的一部分，繪示了本發明的示例實施例，所附圖式與說明書的描述一起說明本發明的原理。
圖1繪示為一示範性實施例之比較系統10的示意圖。
圖2A繪示為一示範性實施例之輸入交流耦合網路101的示意圖。
圖2B繪示為一示範性實施例之輸入直流耦合網路101的示意圖。
圖3A~圖3B、圖5A~圖5C以及圖7A~圖7C分別繪示為一示範性實施例之動態比較器103的示意圖。
圖4A~圖4B、圖6以及圖8分別繪示為一示範性實施例之背景式誤差修正電路105的示意圖。
圖9A~圖9C分別繪示為一實施例之非同步重置時序控制電路107的示意圖。
圖10A與圖10B分別繪示為一實施例之非同步重置時序控制電路107的運作示意圖。
10．．．比較系統
101．．．輸入耦合網路
103．．．動態比較器
105．．．背景式誤差修正電路
107．．．非同步重置時序控制電路
Vinp、Vinn．．．關聯於交流/直流的差動訊號
Vip、Vin．．．差動輸入訊號
Vop、Von．．．差動輸出訊號
Vcop、Vcon．．．參考切換控制訊號
K1、K2．．．修正訊號
CLK．．．第一基本時脈訊號
CLKe．．．第二基本時脈訊號
CLKb．．．第三基本時脈訊號
CLKf．．．第四基本時脈訊號
CLKi．．．控制時脈訊號

Claims (17)

  1. 一種比較系統，包括：一動態比較器；一背景式誤差修正電路，耦接該動態比較器，用以反應於兩參考切換控制訊號而產生兩修正訊號給該動態比較器，藉以修正該動態比較器的一輸入參照偏移誤差值；以及一非同步重置時序控制電路，耦接該動態比較器與該背景式誤差修正電路，用以反應於該動態比較器的輸出與多組基本時脈訊號而產生一控制時脈訊號與該兩參考切換控制訊號，並且利用該控制時脈訊號以控制該動態比較器於該些基本時脈訊號之一第一基本時脈訊號的每一時脈週期進行該輸入參照偏移誤差值的比較與一差動輸入訊號的比較。
  2. 如申請專利範圍第1項所述之比較系統，更包括：一輸入耦合網路，耦接該動態比較器，用以反應於該些基本時脈訊號之該第一基本時脈訊號或一第二基本時脈訊號而提供一共模電壓/一相同輸入電壓或該差動輸入訊號給該動態比較器。
  3. 如申請專利範圍第2項所述之比較系統，其中該輸入耦合網路為一輸入交流耦合網路或一輸入直流耦合網路。
  4. 如申請專利範圍第2項所述之比較系統，其中該些基本時脈訊號更包括一第三基本時脈訊號，其中，該第一至該第三基本時脈訊號的工作週期相同；該第一與該第三基本時脈訊號之間含有相位差；以及該第一與該第二基本時脈訊號之間佔有一延遲時間。
  5. 如申請專利範圍第4項所述之比較系統，其中該動態比較器的輸出為一差動輸出訊號，且該非同步重置時序控制電路包括：一第一及閘，其第一輸入端用以接收該第一基本時脈訊號，其第二輸入端用以接收一重置訊號，而其輸出端則用以輸出一切換訊號；一第一開關，其第一端用以接收該差動輸出訊號之一第一輸出訊號，而其控制端則用以接收該切換訊號；一第二開關，其第一端用以接收一高電壓準位或一接地電位，而其控制端則用以接收該第三基本時脈訊號；一第三開關，其第一端用以接收該差動輸出訊號之一第二輸出訊號，而其控制端則用以接收該切換訊號；一第四開關，其第一端用以接收該高電壓準位或該接地電位，而其控制端則用以接收該第三基本時脈訊號；一第一電容，其第一端耦接該第一與該第二開關的第二端，而其第二端則耦接至該接地電位；一第二電容，其第一端耦接該第三與該第四開關的第二端，而其第二端則耦接至該接地電位；以及一SR正反器，其設定端耦接該第一電容的第一端，其重置端耦接該第二電容的第一端，而其第一與第二輸出端用以輸出該兩參考切換控制訊號。
  6. 如申請專利範圍第5項所述之比較系統，其中該差動輸出訊號於該動態比較器操作於一重置模式時為該高電壓準位，且該第二與該第四開關的第一端用以接收該高電壓準位，而該非同步重置時序控制電路更包括：一第二及閘，其第一輸入端耦接該第一電容的第一端，而其第二輸入端則耦接該第二電容的第一端；一第三及閘，其第一與第二輸入端用以接收該差動輸出訊號；一第四及閘，其第一輸入端耦接該第二及閘的輸出端，而其第二輸入端則耦接該第三及閘的輸出端；一第五及閘，其第一輸入端耦接該第四及閘的輸出端，其第二輸入端用以接收該第二基本時脈訊號，而其輸出端則用以輸出該重置訊號；以及一或閘，其第一輸入端用以接收該第三基本時脈訊號，其第二輸入端耦接該第五及閘的輸出端，而其輸出端則用以輸出該控制時脈訊號。
  7. 如申請專利範圍第5項所述之比較系統，其中該差動輸出訊號於該動態比較器操作於一重置模式時為該接地電位，且該第二與該第四開關的第一端用以接收該接地電位，而該非同步重置時序控制電路更包括：一第一反或閘，其第一輸入端耦接該第一電容的第一端，而其第二輸入端則耦接該第二電容的第一端；一第二反或閘，其第一與第二輸入端用以接收該差動輸出訊號；一第二及閘，其第一輸入端耦接該第一反或閘的輸出端，而其第二輸入端則耦接該第二反或閘的輸出端；一第三及閘，其第一輸入端耦接該第二及閘的輸出端，其第二輸入端用以接收該第二基本時脈訊號，而其輸出端則用以輸出該重置訊號；以及一或閘，其第一輸入端用以接收該第三基本時脈訊號，其第二輸入端耦接該第三及閘的輸出端，而其輸出端則用以輸出該控制時脈訊號。
  8. 如申請專利範圍第5項所述之比較系統，其中該些基本時脈訊號更包括一第四基本時脈訊號，其中，該四基本時脈訊號的工作週期異於該第一至該第三基本時脈訊號。
  9. 如申請專利範圍第8項所述之比較系統，其中該差動輸出訊號於該動態比較器操作於一重置模式時為該接地電位，且該第二與該第四開關的第一端用以接收該接地電位，而該非同步重置時序控制電路更包括：一第一反或閘，其第一輸入端耦接該第一電容的第一端，而其第二輸入端則耦接該第二電容的第一端；一第二反或閘，其第一與第二輸入端用以接收該差動輸出訊號；一第二及閘，其第一輸入端耦接該第一反或閘的輸出端，而其第二輸入端則耦接該第二反或閘的輸出端；一第三及閘，其第一輸入端耦接該第二及閘的輸出端，其第二輸入端用以接收該第一基本時脈訊號，而其輸出端則用以輸出該重置訊號；以及一或閘，其第一輸入端用以接收該第四基本時脈訊號，其第二輸入端耦接該第三及閘的輸出端，而其輸出端則用以輸出該控制時脈訊號。
  10. 如申請專利範圍第9項所述之比較系統，其中該非同步重置時序控制電路更包括：一第四及閘，其第一輸入端耦接該第三及閘的輸出端、其第二輸入端用以接收一致能訊號，而其輸出端則耦接該或閘的第二輸入端，其中，該背景式誤差修正電路反應於該致能訊號的狀態而決定是否對該動態比較器進行一背景式誤差修正；當該致能訊號持續致能時，則該背景式誤差修正電路對該動態比較器進行該背景式誤差修正；以及當該致能訊號有交替致能與禁能時，則該背景式誤差修正電路會轉變為對該動態比較器進行一前景式誤差修正。
  11. 如申請專利範圍第1項所述之比較系統，其中該控制時脈訊號對應該第一基本時脈訊號的每一時脈週期中具有兩致能期間與兩禁能期間，其中，該兩致能期間致使該動態比較器進入一比較模式以各別比較該輸入參照偏移誤差值與該差動輸入訊號；該兩禁能期間致使該動態比較器進入一重置模式以重置該動態比較器的輸出；以及該兩禁能期間之其一與該兩致能期間之其一的時間 長度會隨著該兩修正訊號與該輸入參照偏移誤差值的差異程度而有所變動。
  12. 如申請專利範圍第1項所述之比較系統，其中該背景式誤差修正電路採用一電壓形式以對該動態比較器進行一背景式誤差修正。
  13. 如申請專利範圍第12項所述之比較系統，其中該兩修正訊號為兩修正電壓。
  14. 如申請專利範圍第1項所述之比較系統，其中該背景式誤差修正電路採用一電流形式以對該動態比較器進行一背景式誤差修正。
  15. 如申請專利範圍第14項所述之比較系統，其中該兩修正訊號為兩修正電流。
  16. 如申請專利範圍第1項所述之比較系統，其中該背景式誤差修正電路採用一數位控制訊號形式以對該動態比較器進行一背景式誤差修正。
  17. 如申請專利範圍第16項所述之比較系統，其中該兩修正訊號為兩組修正數位控制訊號。
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