TWI650567B - 應用於比較器之自我測試電路及自我測試方法 - Google Patents

應用於比較器之自我測試電路及自我測試方法 Download PDF

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Abstract

本案揭露了應用於比較器之自我測試電路及自我測試方法。比較器的第一輸出端耦接第一反相器的輸入端，比較器的第二輸出端耦接第二反相器的輸入端。比較器根據時脈操作於重置階段或比較階段。自我測試方法包含：耦接第一輸出端及第二輸出端，使比較器進入測試模式；以及使比較器於測試模式下依據時脈操作於重置階段或比較階段。在測試模式下，該第一輸出端與該第二輸出端具有實質上相同的電壓。

Description

應用於比較器之自我測試電路及自我測試方法
本案是關於比較器，尤其是關於應用於比較器的自我測試電路及自我測試方法。
圖1為習知比較器的電路圖。比較器100為一個兩級式的比較器，第一級包含前置放大器110內的五個電晶體，第二級包含除了前述電晶體以外的電晶體。比較器100的第二級包含兩個正回授連接的反相器；兩個反相器的其中一者由電晶體121a及電晶體121b構成，另一者由電晶體122a及電晶體122b構成。比較器100從第一級接收訊號VIP及VIN，並且從第二級輸出訊號VOP及VON。比較器100根據時脈CLK及其反相訊號#CLK操作在重置階段或比較階段。當比較器100應用於某一系統時（例如類比數位轉換器），時脈CLK可以是該系統的操作時脈。比較器100的動作原理可以參考文獻「Michiel van Elzakker, Ed van Tuijl, Paul Geraedts, Daniel Schinkel, Eric Klumperink, and Bram Nauta “A 1.9µW 4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC,” IEEE International Solid-State Circuits Conference, SESSION 12, pp. 244-245, Feb. 2008」，於此不再贅述。在沒有錯誤的情況下，當比較器100的比較階段結束時，輸出訊號VOP及輸出訊號VON為反相訊號。
在實際應用上，常利用緩衝電路對比較器100的輸出訊號進行波形整型及提高輸出訊號的驅動能力。圖2為比較器100第二級的兩個反相器與緩衝電路串接的電路圖。反相器210由電晶體121a及電晶體121b所組成，反相器220由電晶體122a及電晶體122b所組成。訊號Q為緩衝電路230對輸出訊號VOP進行整型及強化之後所產生的訊號，訊號#Q為緩衝電路240對輸出訊號VON進行整型及強化之後所產生的訊號。緩衝電路230及緩衝電路240可以各包含一個反相器或是數個串接的反相器。以下的說明假設訊號Q與輸出訊號VOP互為反相訊號且訊號#Q與輸出訊號VON互為反相訊號，並假設輸出訊號VOP及輸出訊號VON的準位在比較器100的重置階段皆為低準位（邏輯0）。
圖3A及圖3B為輸出訊號VOP及輸出訊號VON及緩衝電路的轉態電壓（transition voltage）的示意圖。緩衝電路的轉態電壓VTH可以是緩衝電路230或緩衝電路240的第一級的反相器的轉態電壓；第一級的反相器係直接接收輸出訊號VOP或輸出訊號VON的反相器。當輸出訊號VOP或輸出訊號VON由不到轉態電壓VTH變化為超過轉態電壓VTH時（反之亦然），訊號Q或訊號#Q發生準位轉換。在圖3A及圖3B中，時間T0至T3為比較器100的其中一個比較階段，在比較階段開始之前，輸出訊號VOP與輸出訊號VON的電壓相等（亦即訊號Q與訊號#Q的電壓相等）。
如圖3A所示，在時間T1時，比較器100的第二級正要由共模模式（common mode）進入差動模式（differential mode）。時間T1時的共模電壓通常由反相器210與反相器220的P型金氧半場效電晶體（P-type MOSFET，以下簡稱PMOS）及N型金氧半場效電晶體（N-type MOSFET，以下簡稱NMOS）的臨界電壓（threshold voltage）的比值所決定。在比較器100的第二級進入差動模式後，輸出訊號VOP與輸出訊號VON的電壓不再相等。在時間T2之後，輸出訊號VON超過轉態電壓VTH，導致訊號#Q發生準位轉換；而在整個比較階段，因為輸出訊號VOP皆未超過轉態電壓VTH，所以訊號Q不會發生準位轉換。從比較階段開始至比較階段結束，訊號Q及訊號#Q的邏輯值由(1,1)轉換為(1,0)；此為比較器100的一個正確的操作。
如圖3B所示，在時間T1時，比較器100的第二級正要由共模模式進入差動模式。然而，在比較器100的第二級尚未進入差動模式之前（亦即時間T1之前），輸出訊號VOP及輸出訊號VON皆已超過轉態電壓VTH，使得訊號Q及訊號#Q皆發生準位轉換。接下來，輸出訊號VOP及輸出訊號VON的電壓分別在時間T2及T2’由超過轉態電壓VTH下降至不到轉態電壓VTH，導致訊號Q及訊號#Q各自又發生一次準位轉換。從比較階段開始至比較階段結束，訊號Q及訊號#Q的邏輯值的變化為：(1,1)à(0,0)à(1,0)à (1,1)；其中，暫態的邏輯值(0,0)有可能導致後級電路（以訊號Q及訊號#Q作為輸入訊號的電路）發生錯誤。
鑑於先前技術之不足，本案之一目的在於提供一種比較器之自我測試電路及自我測試方法，以降低電路發生錯誤的機率。
本案揭露一種自我測試電路，應用於一比較器。該比較器的一第一輸出端耦接一第一反相器的一輸入端，該比較器的一第二輸出端耦接一第二反相器的一輸入端。該比較器根據一時脈操作於一重置階段或一比較階段。該自我測試電路包含一開關以及一控制電路。該開關耦接於該第一輸出端及該第二輸出端之間。該控制電路耦接該開關，用來控制該開關是否導通。該控制電路於一測試模式控制該開關導通，該比較器於該測試模式下依據該時脈操作於該重置階段或該比較階段。
本案另揭露一種自我測試方法，應用於一比較器。該比較器的一第一輸出端耦接一第一反相器的一輸入端，該比較器的一第二輸出端耦接一第二反相器的一輸入端。該比較器根據一時脈操作於一重置階段或一比較階段。該自我測試方法包含：耦接該第一輸出端及該第二輸出端，使該比較器進入一測試模式，其中在該測試模式下，該第一輸出端與該第二輸出端具有實質上相同的電壓；以及使該比較器於該測試模式下依據該時脈操作於該重置階段或該比較階段。
本案應用於比較器之自我測試電路及自我測試方法能夠得知比較器是否發生錯誤，並且可以在發現錯誤時選擇性地調整比較器進而降低電路發生錯誤的機率。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。
本案之揭露內容包含比較器之自我測試電路及自我測試方法。由於本案之比較器之自我測試電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置實施例之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本案之比較器之自我測試方法的部分或全部流程可以是軟體及/或韌體之形式，並且可藉由本案之自我測試電路或其等效裝置來執行。
圖4為本案一實施例之自我測試電路的電路圖。自我測試電路包含開關410、偵測電路420以及控制電路430。開關410耦接於反相器210的輸出端與反相器220的輸出端之間，亦即，開關410耦接於反相器210的輸入端與反相器220的輸入端之間。圖5顯示在比較器中實作開關的電路圖。比較器500與比較器100差別在於比較器500在輸出端之間耦接有開關410。開關410根據控制電路430所輸出的控制訊號Ctrl導通或不導通。當開關410導通時，輸出訊號VOP與輸出訊號VON同電壓。在一些實施例中，開關410可以以電晶體或傳輸閘（transmission gate）實作。以下的說明假設訊號Q與輸出訊號VOP互為反相訊號且訊號#Q與輸出訊號VON互為反相訊號，並假設輸出訊號VOP及輸出訊號VON的準位在比較器500的重置階段皆為低準位（邏輯0）。此假設僅為例示，非用以限定本案。本技術領域具有通常知識者可以依據以下的說明得知本案的其他實施變化。
一併參照圖4至圖6，圖6為本案一實施例的比較器測試方法的流程圖。測試開始時，控制電路430藉由控制開關410導通以控制比較器500進入測試模式；在測試模式中，比較器500的輸出等電位（步驟S610）。接下來，控制電路430控制比較器500依據時脈CLK操作於比較階段或重置階段。以圖5的實施例來說，當時脈CLK為高電壓或高準位時比較器500處於比較階段，而當時脈CLK為低電壓或低準位時比較器500處於重置階段；在重置階段，比較器500的輸出訊號VOP及輸出訊號VON為低準位。接下來，偵測電路420在比較階段判斷緩衝電路230及/或240的輸出訊號（亦即訊號Q及/或訊號#Q）是否發生準位轉換（步驟S620）。
圖7為測試模式下比較器的輸出訊號（即輸出訊號VOP或輸出訊號VON）跨越緩衝器的轉態電壓的示意圖。時間T0至T3之間為比較器500的一個操作週期：包含比較階段（T0-T2）及重置階段（T2-T3）。當反相器210的輸出端及反相器220的輸出端短路（即開關410導通）時，反相器210及反相器220無法進入差動模式。圖7中輸出訊號VON/VOP的極大值即約為反相器210及反相器220的共模模式的最大電壓（圖7中約為0.57V），亦即反相器210及反相器220的轉態電壓。圖中輸出訊號VOP/VON在比較階段跨越緩衝電路230及緩衝電路240的轉態電壓VTH，使訊號Q及訊號#Q脫離重置狀態（亦即訊號Q及訊號#Q發生準位轉換）而產生暫態的邏輯值(0,0)。換句話說，當反相器210及反相器220在共模模式下訊號Q及訊號#Q就脫離重置狀態，代表訊號Q及訊號#Q產生暫態的邏輯準位；可以發現，此現象主要是因為反相器210及反相器220的轉態電壓與緩衝電路230及緩衝電路240的轉態電壓VTH過於接近。為了確保比較器500正確工作，在輸出訊號VOP及輸出訊號VON重置時的邏輯值為(0,0)的情況下（如圖7所示的例子），反相器210及反相器220的轉態電壓應小於緩衝電路230及緩衝電路240的轉態電壓VTH一預設值（例如500mV）；在輸出訊號VOP及輸出訊號VON重置時的邏輯值為(1,1)的情況下，反相器210及反相器220的轉態電壓應大於緩衝電路230及緩衝電路240的轉態電壓VTH一預設值。
在一些實施例中，當偵測電路420偵測到訊號Q及訊號#Q的其中一者發生準位轉換時，偵測電路420改變旗標Flag的準位。在其他實施例中，當偵測電路420偵測到訊號Q及訊號#Q兩者皆發生準位轉換時，偵測電路420改變旗標Flag的準位。舉例來說，偵測電路420可以包含一邏輯閘，該邏輯閘以訊號Q及訊號#Q為輸入，以旗標Flag為輸出。表1顯示訊號Q及訊號#Q在重置狀態的邏輯值與適用的邏輯閘。以類比訊號的觀點來說，當訊號Q及訊號#Q脫離重置狀態值相對地遠（亦即反相器210/220與緩衝電路230/240的轉態電壓相對地接近）時，旗標Flag的電壓會有大幅度的變化。 表1 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 訊號Q及訊號#Q在重置狀態的邏輯值 </td><td> 適用的邏輯閘 </td></tr><tr><td> 0 </td><td> 反或閘（NOR） </td></tr><tr><td> 1 </td><td> 反及閘（NAND） </td></tr></TBODY></TABLE>
回到圖6。當步驟S620判斷為是，偵測電路420可以進一步在比較階段中計數在一預設時間內訊號Q及/或訊號#Q及/或旗標Flag發生準位轉換的轉換次數，以產生一個計數值CNT（步驟S630）。舉例來說，偵測電路420可以包含一計數器，並且根據時脈CLK來決定預設時間。計數值CNT愈大，代表在比較階段訊號Q及/或訊號#Q的最低電壓可能愈低（對應訊號Q及訊號#Q重置時的邏輯值為1的情形）或是最高電壓可能愈高（對應訊號Q及訊號#Q重置時的邏輯值為0的情形）；無論是二種情形的哪一種，愈大的計數值CNT皆代表反相器210及反相器220的轉態電壓與緩衝電路230及緩衝電路240的轉態電壓愈接近。緩衝電路的轉態電壓係指緩衝電路中任一反相器的轉態電壓；在一些實施例中，緩衝電路的轉態電壓可以是與比較器直接耦接之反相器的轉態電壓。請注意，步驟S630為選擇性的。
接下來，控制電路430在重置階段輸出設定訊號SET以調整反相器的轉態電壓（步驟S640）。調整機制如圖8所示。PMOS 810與NMOS 820構成一個反相器，該反相器例如是反相器210、反相器220或緩衝電路230/240的反相器。PMOS陣列830包含至少一個PMOS，NMOS陣列840包含至少一個NMOS。設定訊號SET可以決定：(1) PMOS陣列830中與PMOS 810並聯的電晶體個數（零個或至少一個）；或(2)NMOS陣列840中與NMOS 820並聯的電晶體個數（零個或至少一個）。PMOS陣列830及NMOS陣列840屬於自我測試電路的一部分。
當PMOS陣列830中與PMOS 810並聯的電晶體個數愈多時，由PMOS 810及NMOS 820所構成的反相器的轉態電壓愈高；當NMOS陣列840中與NMOS 820並聯的電晶體個數愈多時，由PMOS 810及NMOS 820所構成的反相器的轉態電壓愈低。每次控制電路430調整反相器的轉態電壓時（亦即每次執行步驟S640時），控制電路430使PMOS陣列830（或NMOS陣列840）中與PMOS 810（或NMOS 820）並聯的電晶體個數增加N（N為正整數）個。控制電路430決定N值的方法包含以下兩種：(1)根據預設的步進值決定，亦即N為定值；或是(2)根據步驟S630的計數值CNT決定，亦即N與步驟S630的計數值CNT成比例，例如，計數值CNT愈大，N值愈大。在一次的調整中，控制電路430以設定訊號SET控制PMOS陣列830或NMOS陣列840的其中一者。
在一些實施例中，在一次的調整中，控制電路430亦可以設定訊號SET控制PMOS陣列830的電晶體個數及 NMOS陣列840的電晶體個數，進而調整PMOS陣列830的電晶體個數及 NMOS陣列840的電晶體個數之比值。
需說明的是，二個並聯的電晶體，其閘極互相電連接、汲極互相電連接且源極互相電連接。在一些實施例中，PMOS陣列830中每一PMOS的汲極及源極分別耦接開關，對應於汲極的開關耦接於PMOS 810的汲極，對應於源極的開關耦接於PMOS 810的源極，上述開關均由設定訊號SET控制。在一些實施例中，NMOS陣列840中每一NMOS的汲極及源極分別耦接開關，對應於汲極的開關耦接於NMOS 820的汲極，對應於源極的開關耦接於NMOS 820的源極，上述開關均由設定訊號SET控制。
當輸出訊號VOP及輸出訊號VON重置時的邏輯值為0時（如圖7所示的例子），控制電路430在步驟S640中可以調高緩衝電路230及緩衝電路240的轉態電壓或是調低反相器210及反相器220的轉態電壓；如此一來，可確保反相器210及反相器220的轉態電壓低於緩衝電路230及緩衝電路240的轉態電壓一預設值。當輸出訊號VOP及輸出訊號VON重置時的邏輯值為1時，控制電路430在步驟S640中可以調低緩衝電路230及緩衝電路240的轉態電壓或是調高反相器210及反相器220的轉態電壓；如此一來，可確保反相器210及反相器220的轉態電壓高於緩衝電路230及緩衝電路240的轉態電壓一預設值。在步驟S640中，控制電路430係以相同的幅度調高或調低反相器210及反相器220的轉態電壓，或以相同的幅度調高或調低緩衝電路230及緩衝電路240的轉態電壓。在一些實施例中，不論是調整前或調整後，反相器210及反相器220具有實質上相同的轉態電壓，以及緩衝電路230及緩衝電路240具有實質上相同的轉態電壓。
步驟S640完成後，控制電路430改變比較器500的輸入訊號（步驟S650）。接下來比較器500回到比較階段，再次執行步驟S620。
當步驟S620的判斷結果為否時，控制電路430判斷測試是否結束（步驟S660）。當測試結束時，控制電路430控制開關410不導通，使比較器500離開測試模式。如果測試尚未結束，控制電路430改變比較器500的輸入訊號（步驟S650）；接下來比較器500回到比較階段，再次執行步驟S620。
請注意，在一些對可靠度的要求較嚴格的實際測試中，當步驟S620判斷為是時，該比較器即遭到捨棄，而不進行後續的分析（步驟S630）及調整（步驟S640）。在一些實施例中，偵測電路420及控制電路430為數位電路，且控制電路430可由邏輯閘、有限狀態機（finite state machine）及/或數位訊號處理電路實作。在其他的實施例中，偵測電路420亦可以在類比域偵測訊號Q及/或訊號#Q及/或旗標Flag的電壓，並且在訊號Q及/或訊號#Q及/或旗標Flag的電壓大於或小於一預設的電壓準位時通知控制電路430調整轉態電壓。
圖9A及9B顯示本案之緩衝電路的內部電路。緩衝電路230及緩衝電路240可以以緩衝電路610或緩衝電路620實作。如圖9A所示，緩衝電路610僅包含一個反相器612，緩衝電路610的轉態電壓即為反相器612的轉態電壓。如圖9B所示，緩衝電路620包含K個串接的反相器612（612-1、612-2、…、612-K，K為大於等於2的整數），緩衝電路620的轉態電壓可以是反相器612-1的轉態電壓。
圖10為本案另一實施例之自我測試電路的電路圖。圖10的實施例與圖4的實施例相似，差別在於偵測電路420係偵測緩衝電路230及/或緩衝電路240的中間訊號（亦即偵測電路420在步驟S620及S630中係偵測中間訊號）。如圖9B所示，緩衝電路620的中間訊號係指緩衝電路620中任一反相器的輸出，但不包含訊號Q及訊號#Q；換句話說，中間訊號係指緩衝電路620中除了最末端的反相器（即反相器612-K）之外的其他任一反相器的輸出。
請注意，本案亦可應用於下列文獻中所提出的兩級式的比較器。前揭實施例雖以兩級式的比較器為例，然此並非對本案之限制，本技術領域人士可依本案之揭露適當地將本案應用於其它類型的比較器。 1. T. Kobayashi, K. Nogami, T. Shirotori, and Y. Fujimoto “A current-controlled latch sense amplifier and a static power-saving input buffer for low-power architecture,” Solid-State Circuits, IEEE Journal of, vol. 28, pp. 523-527, April 1993. 2. Daniël Schinkel, Eisse Mensink, Eric Klumperink, Ed van Tuijl, and Bram Nauta, “A Low-Offset Double-Tail Latch-Type Voltage Sense Amplifier,” Digest of Technical Papers. IEEE International Solid-State Circuits Conference,pp. 89-94, 2007. 3. Masaya Miyahara, Yusuke Asada, Daehwa Paik, and Akira Matsuzawa, “A Low-Noise Self-Calibrating Dynamic Comparator for High-Speed ADCs,” IEEE Asian Solid-State Circuits Conference, pp. 269-272, Nov. 2008.
由於本技術領域具有通常知識者可藉由本案之裝置實施例的揭露內容來瞭解本案之方法實施例的實施細節與變化，因此，為避免贅文，在不影響該方法實施例之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本案之用，非用以限制本案。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100、500‧‧‧比較器
110‧‧‧前置放大器
121a、121b、122a、122b‧‧‧電晶體
CLK、#CLK‧‧‧時脈
VOP、VON‧‧‧輸出訊號
210、220、612‧‧‧反相器
Q、#Q‧‧‧訊號
230、240、610、620‧‧‧緩衝電路
410‧‧‧開關
420‧‧‧偵測電路
430‧‧‧控制電路
Ctrl‧‧‧控制訊號
Flag‧‧‧旗標
CNT‧‧‧計數值
SET‧‧‧設定訊號
810‧‧‧PMOS
820‧‧‧NMOS
830‧‧‧PMOS陣列
840‧‧‧NMOS陣列
S610～S660‧‧‧步驟
［圖1］為習知比較器的電路圖； ［圖2］為比較器100第二級的兩個反相器與緩衝電路串接的電路圖； ［圖3A-3B］為輸出訊號VOP及輸出訊號VON及緩衝電路的轉態電壓的示意圖； ［圖4］為本案一實施例之自我測試電路的電路圖； ［圖5］顯示在比較器中實作開關的電路圖； ［圖6］為本案一實施例的比較器測試方法的流程圖； ［圖7］為測試模式下比較器的輸出訊號跨越緩衝器的轉態電壓的示意圖； ［圖8］為本案一實施例之調整反相器的轉態電壓的調整機制； ［圖9A-9B］為顯示本案之緩衝電路的內部電路；以及 ［圖10］為本案另一實施例之自我測試電路的電路圖。

Claims (10)

  1. 一種自我測試電路，應用於一比較器，該比較器的一第一輸出端耦接一第一反相器的一輸入端，該比較器的一第二輸出端耦接一第二反相器的一輸入端，該比較器根據一時脈操作於一重置階段或一比較階段，該自我測試電路包含： 一開關，耦接於該第一輸出端及該第二輸出端之間；以及 一控制電路，耦接該開關，用來控制該開關是否導通； 其中該控制電路於一測試模式控制該開關導通，該比較器於該測試模式下依據該時脈操作於該重置階段或該比較階段。
  2. 如申請專利範圍第1項所述之自我測試電路，更包含： 一偵測電路，接收一第一訊號及一第二訊號，並偵測該第一訊號及/或該第二訊號是否發生準位轉換，其中該第一訊號係該第一反相器之一第一輸出訊號或該第一輸出訊號經至少一次反相後的訊號，以及該第二訊號係該第二反相器之一第二輸出訊號或該第二輸出訊號經至少一次反相後的訊號。
  3. 如申請專利範圍第2項所述之自我測試電路，其中該偵測電路更在一預設時間內計數該第一訊號及/或該第二訊號發生準位轉換的一轉換次數。
  4. 如申請專利範圍第2項所述之自我測試電路，其中當該偵測電路判斷該第一訊號及/或該第二訊號發生準位轉換時，該控制電路係調整該第一反相器及該第二反相器的轉態電壓。
  5. 如申請專利範圍第2項所述之自我測試電路，其中該比較器包含一第三反相器及一第四反相器，且當該偵測電路判斷該第一訊號及/或該第二訊號發生準位轉換時，該控制電路係調整該第三反相器及該第四反相器的轉態電壓。
  6. 一種自我測試方法，應用於一比較器，該比較器的一第一輸出端耦接一第一反相器的一輸入端，該比較器的一第二輸出端耦接一第二反相器的一輸入端，該比較器根據一時脈操作於一重置階段或一比較階段，該自我測試方法包含： 耦接該第一輸出端及該第二輸出端，使該比較器進入一測試模式，其中在該測試模式下，該第一輸出端與該第二輸出端具有實質上相同的電壓；以及 使該比較器於該測試模式下依據該時脈操作於該重置階段或該比較階段。
  7. 如申請專利範圍第6項所述之自我測試方法，更包含： 偵測一第一訊號及/或一第二訊號是否發生準位轉換； 其中該第一訊號係該第一反相器之一第一輸出訊號或該第一輸出訊號經至少一次反相後的訊號，以及該第二訊號係該第二反相器之一第二輸出訊號或該第二輸出訊號經至少一次反相後的訊號。
  8. 如申請專利範圍第7項所述之自我測試方法，更包含： 在一預設時間內計數該第一訊號及/或該第二訊號發生準位轉換的一轉換次數。
  9. 如申請專利範圍第7項所述之自我測試方法，更包含： 當該第一訊號及/或該第二訊號發生準位轉換時，調整該第一反相器及該第二反相器的轉態電壓。
  10. 如申請專利範圍第7項所述之自我測試方法，其中該比較器包含一第三反相器及一第四反相器，該方法更包含： 當該第一訊號及/或該第二訊號發生準位轉換時，調整該第三反相器及該第四反相器的轉態電壓。
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