CN110031752B

CN110031752B - 应用于比较器的自我测试电路及自我测试方法

Info

Publication number: CN110031752B
Application number: CN201810026927.0A
Authority: CN
Inventors: 雷良焕; 黄诗雄; 陈志龙
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2018-01-11
Filing date: 2018-01-11
Publication date: 2021-05-25
Anticipated expiration: 2038-01-11
Also published as: CN110031752A

Abstract

本案公开了应用于比较器的自我测试电路及自我测试方法。比较器的第一输出端耦接第一反相器的输入端，比较器的第二输出端耦接第二反相器的输入端。比较器根据时脉操作于重置阶段或比较阶段。自我测试方法包含：耦接第一输出端及第二输出端，使比较器进入测试模式；以及使比较器于测试模式下依据时脉操作于重置阶段或比较阶段。在测试模式下，该第一输出端与该第二输出端具有实质上相同的电压。本案应用于比较器的自我测试电路及自我测试方法能够得知比较器是否发生错误，并且可以在发现错误时选择性地调整比较器进而降低电路发生错误的几率。

Description

应用于比较器的自我测试电路及自我测试方法

技术领域

本案涉及比较器，尤其涉及应用于比较器的自我测试电路及自我测试方法。

背景技术

图1为现有比较器的电路图。比较器100为一个两级式的比较器，第一级包含前置放大器110内的五个晶体管，第二级包含除了前述晶体管以外的晶体管。比较器100的第二级包含两个正反馈连接的反相器；两个反相器的其中一者由晶体管121a及晶体管121b构成，另一者由晶体管122a及晶体管122b构成。比较器100从第一级接收信号VIP及VIN，并且从第二级输出信号VOP及VON。比较器100根据时脉CLK及其反相信号#CLK操作在重置阶段或比较阶段。当比较器100应用于某一系统时(例如模拟数字转换器)，时脉CLK可以是该系统的操作时脉。比较器100的动作原理可以参考文献「Michiel van Elzakker,Ed van Tuijl,Paul Geraedts,Daniel Schinkel,Eric Klumperink,and Bram Nauta“A 1.9μW 4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC,”IEEE InternationalSolid-State Circuits Conference,SESSION 12,pp.244-245,Feb.2008」，于此不再赘述。在没有错误的情况下，当比较器100的比较阶段结束时，输出信号VOP及输出信号VON为反相信号。

在实际应用上，常利用缓冲电路对比较器100的输出信号进行波形整型及提高输出信号的驱动能力。图2为比较器100第二级的两个反相器与缓冲电路串接的电路图。反相器210由晶体管121a及晶体管121b所组成，反相器220由晶体管122a及晶体管122b所组成。信号Q为缓冲电路230对输出信号VOP进行整型及强化之后所产生的信号，信号#Q为缓冲电路240对输出信号VON进行整型及强化之后所产生的信号。缓冲电路230及缓冲电路240可以各包含一个反相器或是数个串接的反相器。以下的说明假设信号Q与输出信号VOP互为反相信号且信号#Q与输出信号VON互为反相信号，并假设输出信号VOP及输出信号VON的电平在比较器100的重置阶段皆为低电平(逻辑0)。

图3A及图3B为输出信号VOP及输出信号VON及缓冲电路的转态电压(transitionvoltage)的示意图。缓冲电路的转态电压VTH可以是缓冲电路230或缓冲电路240的第一级的反相器的转态电压；第一级的反相器直接接收输出信号VOP或输出信号VON的反相器。当输出信号VOP或输出信号VON由不到转态电压VTH变化为超过转态电压VTH时(反之亦然)，信号Q或信号#Q发生电平转换。在图3A及图3B中，时间T0至T3为比较器100的其中一个比较阶段，在比较阶段开始之前，输出信号VOP与输出信号VON的电压相等(也就是信号Q与信号#Q的电压相等)。

如图3A所示，在时间T1时，比较器100的第二级正要由共模模式(common mode)进入差动模式(differential mode)。时间T1时的共模电压通常由反相器210与反相器220的P型金氧半场效晶体管(P-type MOSFET，以下简称PMOS)及N型金氧半场效晶体管(N-typeMOSFET，以下简称NMOS)的临界电压(threshold voltage)的比值所决定。在比较器100的第二级进入差动模式后，输出信号VOP与输出信号VON的电压不再相等。在时间T2之后，输出信号VON超过转态电压VTH，导致信号#Q发生电平转换；而在整个比较阶段，因为输出信号VOP皆未超过转态电压VTH，所以信号Q不会发生电平转换。从比较阶段开始至比较阶段结束，信号Q及信号#Q的逻辑值由(1,1)转换为(1,0)；此为比较器100的一个正确的操作。

如图3B所示，在时间T1时，比较器100的第二级正要由共模模式进入差动模式。然而，在比较器100的第二级尚未进入差动模式之前(也就是时间T1之前)，输出信号VOP及输出信号VON皆已超过转态电压VTH，使得信号Q及信号#Q皆发生电平转换。接下来，输出信号VOP及输出信号VON的电压分别在时间T2及T2’由超过转态电压VTH下降至不到转态电压VTH，导致信号Q及信号#Q各自又发生一次电平转换。从比较阶段开始至比较阶段结束，信号Q及信号#Q的逻辑值的变化为：(1,1)→(0,0)→(1,0)→(1,1)；其中，暂态的逻辑值(0,0)有可能导致后级电路(以信号Q及信号#Q作为输入信号的电路)发生错误。

发明内容

鉴于现有技术的不足，本案的一目的在于提供一种比较器的自我测试电路及自我测试方法，以降低电路发生错误的几率。

本案公开一种自我测试电路，应用于一比较器。该比较器的一第一输出端耦接一第一反相器的一输入端，该比较器的一第二输出端耦接一第二反相器的一输入端。该比较器根据一时脉操作于一重置阶段或一比较阶段。该自我测试电路包含一开关以及一控制电路。该开关耦接于该第一输出端及该第二输出端之间。该控制电路耦接该开关，用来控制该开关是否导通。该控制电路于一测试模式控制该开关导通，该比较器于该测试模式下依据该时脉操作于该重置阶段或该比较阶段。

本案另公开一种自我测试方法，应用于一比较器。该比较器的一第一输出端耦接一第一反相器的一输入端，该比较器的一第二输出端耦接一第二反相器的一输入端。该比较器根据一时脉操作于一重置阶段或一比较阶段。该自我测试方法包含：耦接该第一输出端及该第二输出端，使该比较器进入一测试模式，其中在该测试模式下，该第一输出端与该第二输出端具有实质上相同的电压；以及使该比较器于该测试模式下依据该时脉操作于该重置阶段或该比较阶段。

本案应用于比较器的自我测试电路及自我测试方法能够得知比较器是否发生错误，并且可以在发现错误时选择性地调整比较器进而降低电路发生错误的几率。

附图说明

[图1]为现有比较器的电路图；

[图2]为比较器100第二级的两个反相器与缓冲电路串接的电路图；

[图3A-3B]为输出信号VOP及输出信号VON及缓冲电路的转态电压的示意图；

[图4]为本案一实施例的自我测试电路的电路图；

[图5]显示在比较器中实作开关的电路图；

[图6]为本案一实施例的比较器测试方法的流程图；

[图7]为测试模式下比较器的输出信号跨越缓冲器的转态电压的示意图；

[图8]为本案一实施例的调整反相器的转态电压的调整机制；

[图9A-9B]为显示本案的缓冲电路的内部电路；以及

[图10]为本案另一实施例的自我测试电路的电路图。

附图标记说明：

100、500 比较器

110 前置放大器

121a、121b、122a、122b 晶体管

CLK、#CLK 时脉

VOP、VON 输出信号

210、220、612 反相器

Q、#Q 信号

230、240、610、620 缓冲电路

410 开关

420 检测电路

430 控制电路

Ctrl 控制信号

Flag 旗标

CNT 计数值

SET 设定信号

810 PMOS

820 NMOS

830 PMOS阵列

840 NMOS阵列

S610～S660 步骤

具体实施方式

以下说明内容的技术用语参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释以本说明书的说明或定义为准。

本案的公开内容包含比较器的自我测试电路及自我测试方法。由于本案的比较器的自我测试电路所包含的部分元件单独而言可能为已知元件，因此在不影响该装置实施例的充分公开及可实施性的前提下，以下说明对于已知元件的细节将予以节略。此外，本案的比较器的自我测试方法的部分或全部流程可以是软件和/或固件的形式，并且可通过本案的自我测试电路或其等效装置来执行。

图4为本案一实施例的自我测试电路的电路图。自我测试电路包含开关410、检测电路420以及控制电路430。开关410耦接于反相器210的输出端与反相器220的输出端之间，也就是，开关410耦接于反相器210的输入端与反相器220的输入端之间。图5显示在比较器中实作开关的电路图。比较器500与比较器100差别在于比较器500在输出端之间耦接有开关410。开关410根据控制电路430所输出的控制信号Ctrl导通或不导通。当开关410导通时，输出信号VOP与输出信号VON同电压。在一些实施例中，开关410可以以晶体管或传输门(transmission gate)实作。以下的说明假设信号Q与输出信号VOP互为反相信号且信号#Q与输出信号VON互为反相信号，并假设输出信号VOP及输出信号VON的电平在比较器500的重置阶段皆为低电平(逻辑0)。此假设仅为例示，非用以限定本案。本技术领域技术人员可以依据以下的说明得知本案的其他实施变化。

一并参照图4至图6，图6为本案一实施例的比较器测试方法的流程图。测试开始时，控制电路430通过控制开关410导通以控制比较器500进入测试模式；在测试模式中，比较器500的输出等电位(步骤S610)。接下来，控制电路430控制比较器500依据时脉CLK操作于比较阶段或重置阶段。以图5的实施例来说，当时脉CLK为高电压或高电平时比较器500处于比较阶段，而当时脉CLK为低电压或低电平时比较器500处于重置阶段；在重置阶段，比较器500的输出信号VOP及输出信号VON为低电平。接下来，检测电路420在比较阶段判断缓冲电路230和/或240的输出信号(也就是信号Q和/或信号#Q)是否发生电平转换(步骤S620)。

图7为测试模式下比较器的输出信号(即输出信号VOP或输出信号VON)跨越缓冲器的转态电压的示意图。时间T0至T3之间为比较器500的一个操作周期：包含比较阶段(T0-T2)及重置阶段(T2-T3)。当反相器210的输出端及反相器220的输出端短路(即开关410导通)时，反相器210及反相器220无法进入差动模式。图7中输出信号VON/VOP的极大值即约为反相器210及反相器220的共模模式的最大电压(图7中约为0.57V)，也就是反相器210及反相器220的转态电压。图中输出信号VOP/VON在比较阶段跨越缓冲电路230及缓冲电路240的转态电压VTH，使信号Q及信号#Q脱离重置状态(也就是信号Q及信号#Q发生电平转换)而产生暂态的逻辑值(0,0)。换句话说，当反相器210及反相器220在共模模式下信号Q及信号#Q就脱离重置状态，代表信号Q及信号#Q产生暂态的逻辑电平；可以发现，此现象主要是因为反相器210及反相器220的转态电压与缓冲电路230及缓冲电路240的转态电压VTH过于接近。为了确保比较器500正确工作，在输出信号VOP及输出信号VON重置时的逻辑值为(0,0)的情况下(如图7所示的例子)，反相器210及反相器220的转态电压应小于缓冲电路230及缓冲电路240的转态电压VTH一预设值(例如500mV)；在输出信号VOP及输出信号VON重置时的逻辑值为(1,1)的情况下，反相器210及反相器220的转态电压应大于缓冲电路230及缓冲电路240的转态电压VTH一预设值。

在一些实施例中，当检测电路420检测到信号Q及信号#Q的其中一者发生电平转换时，检测电路420改变旗标Flag的电平。在其他实施例中，当检测电路420检测到信号Q及信号#Q两者皆发生电平转换时，检测电路420改变旗标Flag的电平。举例来说，检测电路420可以包含一逻辑门，该逻辑门以信号Q及信号#Q为输入，以旗标Flag为输出。表1显示信号Q及信号#Q在重置状态的逻辑值与适用的逻辑门。以数字信号的观点来说，当信号Q及信号#Q脱离重置状态值相对地远(也就是反相器210/220与缓冲电路230/240的转态电压相对地接近)时，旗标Flag的电压会有大幅度的变化。

表1

信号Q及信号#Q在重置状态的逻辑值	适用的逻辑门
		0	或非门(NOR)
1	与非门(NAND)

回到图6。当步骤S620判断为是，检测电路420可以进一步在比较阶段中计数在一预设时间内信号Q和/或信号#Q和/或旗标Flag发生电平转换的转换次数，以产生一个计数值CNT(步骤S630)。举例来说，检测电路420可以包含一计数器，并且根据时脉CLK来决定预设时间。计数值CNT愈大，代表在比较阶段信号Q和/或信号#Q的最低电压可能愈低(对应信号Q及信号#Q重置时的逻辑值为1的情形)或是最高电压可能愈高(对应信号Q及信号#Q重置时的逻辑值为0的情形)；无论是两种情形的哪一种，愈大的计数值CNT皆代表反相器210及反相器220的转态电压与缓冲电路230及缓冲电路240的转态电压愈接近。缓冲电路的转态电压指缓冲电路中任一反相器的转态电压；在一些实施例中，缓冲电路的转态电压可以是与比较器直接耦接的反相器的转态电压。请注意，步骤S630为选择性的。

接下来，控制电路430在重置阶段输出设定信号SET以调整反相器的转态电压(步骤S640)。调整机制如图8所示。PMOS 810与NMOS 820构成一个反相器，该反相器例如是反相器210、反相器220或缓冲电路230/240的反相器。PMOS阵列830包含至少一个PMOS，NMOS阵列840包含至少一个NMOS。设定信号SET可以决定：(1)PMOS阵列830中与PMOS 810并联的晶体管个数(零个或至少一个)；或(2)NMOS阵列840中与NMOS 820并联的晶体管个数(零个或至少一个)。PMOS阵列830及NMOS阵列840属于自我测试电路的一部分。

当PMOS阵列830中与PMOS 810并联的晶体管个数愈多时，由PMOS810及NMOS 820所构成的反相器的转态电压愈高；当NMOS阵列840中与NMOS 820并联的晶体管个数愈多时，由PMOS 810及NMOS 820所构成的反相器的转态电压愈低。每次控制电路430调整反相器的转态电压时(也就是每次执行步骤S640时)，控制电路430使PMOS阵列830(或NMOS阵列840)中与PMOS 810(或NMOS 820)并联的晶体管个数增加N(N为正整数)个。控制电路430决定N值的方法包含以下两种：(1)根据预设的步进值决定，也就是N为定值；或是(2)根据步骤S630的计数值CNT决定，也就是N与步骤S630的计数值CNT成比例，例如，计数值CNT愈大，N值愈大。在一次的调整中，控制电路430以设定信号SET控制PMOS阵列830或NMOS阵列840的其中一者。

在一些实施例中，在一次的调整中，控制电路430也可以设定信号SET控制PMOS阵列830的晶体管个数及NMOS阵列840的晶体管个数，进而调整PMOS阵列830的晶体管个数及NMOS阵列840的晶体管个数的比值。

需说明的是，两个并联的晶体管，其栅极互相电连接、漏极互相电连接且源极互相电连接。在一些实施例中，PMOS阵列830中每一PMOS的漏极及源极分别耦接开关，对应于漏极的开关耦接于PMOS 810的漏极，对应于源极的开关耦接于PMOS 810的源极，上述开关均由设定信号SET控制。在一些实施例中，NMOS阵列840中每一NMOS的漏极及源极分别耦接开关，对应于漏极的开关耦接于NMOS 820的漏极，对应于源极的开关耦接于NMOS 820的源极，上述开关均由设定信号SET控制。

当输出信号VOP及输出信号VON重置时的逻辑值为0时(如图7所示的例子)，控制电路430在步骤S640中可以调高缓冲电路230及缓冲电路240的转态电压或是调低反相器210及反相器220的转态电压；如此一来，可确保反相器210及反相器220的转态电压低于缓冲电路230及缓冲电路240的转态电压一预设值。当输出信号VOP及输出信号VON重置时的逻辑值为1时，控制电路430在步骤S640中可以调低缓冲电路230及缓冲电路240的转态电压或是调高反相器210及反相器220的转态电压；如此一来，可确保反相器210及反相器220的转态电压高于缓冲电路230及缓冲电路240的转态电压一预设值。在步骤S640中，控制电路430以相同的幅度调高或调低反相器210及反相器220的转态电压，或以相同的幅度调高或调低缓冲电路230及缓冲电路240的转态电压。在一些实施例中，不论是调整前或调整后，反相器210及反相器220具有实质上相同的转态电压，以及缓冲电路230及缓冲电路240具有实质上相同的转态电压。

步骤S640完成后，控制电路430改变比较器500的输入信号(步骤S650)。接下来比较器500回到比较阶段，再次执行步骤S620。

当步骤S620的判断结果为否时，控制电路430判断测试是否结束(步骤S660)。当测试结束时，控制电路430控制开关410不导通，使比较器500离开测试模式。如果测试尚未结束，控制电路430改变比较器500的输入信号(步骤S650)；接下来比较器500回到比较阶段，再次执行步骤S620。

请注意，在一些对可靠度的要求较严格的实际测试中，当步骤S620判断为是时，该比较器即遭到舍弃，而不进行后续的分析(步骤S630)及调整(步骤S640)。在一些实施例中，检测电路420及控制电路430为数字电路，且控制电路430可由逻辑门、有限状态机(finitestate machine)和/或数字信号处理电路实作。在其他的实施例中，检测电路420也可以在数字域检测信号Q和/或信号#Q和/或旗标Flag的电压，并且在信号Q和/或信号#Q和/或旗标Flag的电压大于或小于一预设的电压电平时通知控制电路430调整转态电压。

图9A及9B显示本案的缓冲电路的内部电路。缓冲电路230及缓冲电路240可以以缓冲电路610或缓冲电路620实作。如图9A所示，缓冲电路610仅包含一个反相器612，缓冲电路610的转态电压即为反相器612的转态电压。如图9B所示，缓冲电路620包含K个串接的反相器612(612-1、612-2、…、612-K，K为大于等于2的整数)，缓冲电路620的转态电压可以是反相器612-1的转态电压。

图10为本案另一实施例的自我测试电路的电路图。图10的实施例与图4的实施例相似，差别在于检测电路420检测缓冲电路230和/或缓冲电路240的中间信号(也就是检测电路420在步骤S620及S630中检测中间信号)。如图9B所示，缓冲电路620的中间信号指缓冲电路620中任一反相器的输出，但不包含信号Q及信号#Q；换句话说，中间信号指缓冲电路620中除了最末端的反相器(即反相器612-K)之外的其他任一反相器的输出。

请注意，本案也可应用于下列文献中所提出的两级式的比较器。上述公开实施例虽以两级式的比较器为例，然此并非对本案的限制，本技术领域人士可依本案的公开适当地将本案应用于其它类型的比较器。

T.Kobayashi,K.Nogami,T.Shirotori,and Y.Fujimoto“A current-controlledlatch sense amplifier and a static power-saving input buffer for low-powerarchitecture,”Solid-State Circuits,IEEE Journal of,vol.28,pp.523-527,April1993.

Schinkel,Eisse Mensink,Eric Klumperink,Ed van Tuijl,and BramNauta,“A Low-Offset Double-Tail Latch-Type Voltage Sense Amplifier,”Digest ofTechnical Papers.IEEE International Solid-State Circuits Conference,pp.89-94,2007.

Masaya Miyahara,Yusuke Asada,Daehwa Paik,and Akira Matsuzawa,“A Low-Noise Self-Calibrating Dynamic Comparator for High-Speed ADCs,”IEEE AsianSolid-State Circuits Conference,pp.269-272,Nov.2008.

由于本技术领域技术人员可通过本案的装置实施例的公开内容来了解本案的方法实施例的实施细节与变化，因此，为避免赘文，在不影响该方法实施例的公开要求及可实施性的前提下，重复的说明在此予以节略。请注意，上述公开图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，供本技术领域技术人员了解本案之用，非用以限制本案。

虽然本案的实施例如上所述，然而该些实施例并非用来限定本案，本技术领域技术人员可依据本案的明示或隐含的内容对本案的技术特征施以变化，凡此种种变化均可能属于本案所寻求的专利保护范畴，换言之，本案的专利保护范围须视本说明书的权利要求所界定者为准。

Claims

1.一种自我测试电路，应用于一比较器，该比较器的一第一输出端耦接一第一反相器的一输入端，该比较器的一第二输出端耦接一第二反相器的一输入端，该比较器根据一时脉操作于一重置阶段或一比较阶段，该自我测试电路包含：

一开关，耦接于该第一输出端及该第二输出端之间；以及

一控制电路，耦接该开关，用来控制该开关是否导通；

其中该控制电路于一测试模式控制该开关导通，该比较器于该测试模式下依据该时脉操作于该重置阶段或该比较阶段；

一检测电路，接收一第一信号及一第二信号，并检测该第一信号和/或该第二信号是否发生电平转换，其中该第一信号为该第一反相器的一第一输出信号或该第一输出信号经至少一次反相后的信号，以及该第二信号为该第二反相器的一第二输出信号或该第二输出信号经至少一次反相后的信号。

2.如权利要求1所述的自我测试电路，其中该检测电路还在一预设时间内计数该第一信号和/或该第二信号发生电平转换的一转换次数。

3.如权利要求1所述的自我测试电路，其中当该检测电路判断该第一信号和/或该第二信号发生电平转换时，该控制电路调整该第一反相器及该第二反相器的转态电压。

4.如权利要求1所述的自我测试电路，其中该比较器包含一第三反相器及一第四反相器，且当该检测电路判断该第一信号和/或该第二信号发生电平转换时，该控制电路调整该第三反相器及该第四反相器的转态电压。

5.一种自我测试方法，应用于一比较器，该比较器的一第一输出端耦接一第一反相器的一输入端，该比较器的一第二输出端耦接一第二反相器的一输入端，该比较器根据一时脉操作于一重置阶段或一比较阶段，该自我测试方法包含：

耦接该第一输出端及该第二输出端，使该比较器进入一测试模式，其中在该测试模式下，该第一输出端与该第二输出端具有实质上相同的电压；以及

使该比较器于该测试模式下依据该时脉操作于该重置阶段或该比较阶段；

检测一第一信号和/或一第二信号是否发生电平转换；

其中该第一信号为该第一反相器的一第一输出信号或该第一输出信号经至少一次反相后的信号，以及该第二信号为该第二反相器的一第二输出信号或该第二输出信号经至少一次反相后的信号。

6.如权利要求5所述的自我测试方法，还包含：

在一预设时间内计数该第一信号和/或该第二信号发生电平转换的一转换次数。

7.如权利要求5所述的自我测试方法，还包含：

当该第一信号和/或该第二信号发生电平转换时，调整该第一反相器及该第二反相器的转态电压。

8.如权利要求5所述的自我测试方法，其中该比较器包含一第三反相器及一第四反相器，该方法还包含：

当该第一信号和/或该第二信号发生电平转换时，调整该第三反相器及该第四反相器的转态电压。