CN205193772U - 短路检测电路、短路检测模块以及电子装置 - Google Patents

短路检测电路、短路检测模块以及电子装置 Download PDF

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Abstract

本披露涉及短路检测电路、短路检测模块以及电子装置。披露了一种微电子短路检测模块，该微电子短路检测模块对在触摸屏面板中的不同类型的短路进行定位并且在其间进行区分。多个单独的短路检测电路被耦接至贯穿触摸屏内的线矩阵的多条电力和感测线路。如果线路对邻近线路或承载有相反的逻辑状态的任何其他线路短路，其逻辑状态将被短路破坏并且将被保持在与预期的输入信号的值相反的值上。因此，对输入和输出进行比较提供了对该线矩阵中的另一条电力或感测线路的短路的指示物。一对上拉/下拉级被接合以检测该短路是否被耦接至电源或地。阈值电阻器可以被改变以调整检测灵敏度。通过进行串行测试，可以对该短路的矩阵坐标进行标识。

Description

短路检测电路、短路检测模块以及电子装置
技术领域
本披露总体上涉及触敏显示器，并且具体地涉及检测电容式传感器触摸屏中的短路。
背景技术
触敏玻璃显示面板或触摸屏是如智能电话、平板计算机、用户界面面板等移动电子装置的常用元件。触摸屏依赖于电容式传感器以感测用户使用手指或触控笔来触摸触摸屏上的特定位置。嵌入在触摸屏中的在用户与之交互的玻璃表面下面的是导线矩阵。该矩阵是由叠置按行安排的多条电力线路的按列安排的多条感测线路组成。感测线路和电力线路驻留在触摸屏的由绝缘薄膜分开的不同层中。相邻感测线路或相邻电力线路之间、或感测线路与电力线路之间的短路引起触摸屏发生故障。因此，通常有利的是电气地监测触摸屏以检测短路的存在。现有的用于触摸面板的短路检测模块的一个示例在授予卡西兰(Casillan)等人并且转让给本专利申请的受让人的美国专利号8,604,798(下文为`798专利)中进行了描述，并且通过引用以其全文结合于此。
实用新型内容
本实用新型的第一方面提供了一种短路检测电路，包括：第一上拉/下拉级；耦接至所述第一上拉/下拉级的第二上拉/下拉级，所述第一和第二上拉/下拉级被耦接以接受输入信号并且在接收到使能信号时生成输出驱动信号；以及比较器级，所述比较器级被耦接以接受所述输入信号和所述输出驱动信号并且在接收到所述使能信号时基于所述输出驱动信号是否与所述输入信号基本上处于相同的逻辑状态来产生错误信号，所述错误信号指示是否存在短路。
根据一个实施例，所述短路检测电路进一步包括将所述第一上拉/下拉级耦接至所述第二上拉/下拉级的电阻器。
根据一个实施例，所述电阻器是可变电阻器，并且相关联的短路阈值由所述可变电阻器来确定，所述阈值为所述短路检测电路提供灵敏度调整。
根据一个实施例，所述比较器级包括异或逻辑门，所述短路检测电路的所述输入信号和所述输出信号被耦接至所述异或逻辑门。
根据一个实施例，所述比较器级错误输出的可用性由所述使能信号来选通。
根据一个实施例，所述第一上拉/下拉级包括耦接至NMOS晶体管的与门以及耦接至PMOS晶体管的与非门。
根据一个实施例，所述第二上拉/下拉级包括耦接至NMOS晶体管的与门以及耦接至PMOS晶体管的或门。
根据一个实施例，所述电阻器被耦接于所述第一上拉/下拉级与所述输出信号之间，从而使得所述第一上拉/下拉级弱于所述第二上拉/下拉级。
根据一个实施例，错误检测由使能信号来选通。
本公开的第二方面提供了一种短路检测模块，所述短路检测模块包括多个短路检测电路，每个短路检测电路被耦接至电容式感测矩阵中的不同的线路上，所述短路检测模块可操作用于检测在所述电容式感测矩阵内的任何线路之间短路的存在。
根据一个实施例，能够由所述短路检测电路检测的短路包括对地短路、对电源的短路、所述电容式感测矩阵中相邻线路之间的短路中的一种或多种；以及在所述电容式感测矩阵的不同导电层中所形成的多条正交线路之间的短路。
根据一个实施例，所述短路检测模块进一步可操作用于检测在所述电容式感测矩阵内存在的短路的位置。
根据一个实施例，所述短路检测模块进一步可操作用于在所述电容式感测矩阵内存在的不同类型的短路之间进行区分。
本公开的第三方面提供了一种电子装置，包括如第一方面所述的短路检测电路，其中，所述电子装置包括移动电话、智能电话、膝上计算机、平板计算机、桌上计算机、交互式屏幕、车辆仪表板显示器、器具控制面板、广告牌、监视器、或电视中的一个或多个。
披露了一种微电子短路检测模块，该微电子短路检测模块可以对在装备有触摸屏面板的电子装置中发生的不同类型的短路进行检测并且在其间进行区分。一旦检测到短路的存在和/或类型，该短路检测模块可以继续测试以确定该短路的位置。指示短路的存在、位置、和类型的错误代码可以驻留在其中部署有短路检测模块的电子装置的固件中。如果期望的话，可以向用户提供带有短路信息的警报。
该短路检测模块包括多个单独的短路检测电路，每个检测电路耦接至贯穿触摸面板矩阵的一条不同的电力或感测线路上。在一个实施例中，每个短路检测电路包括第一上拉/下拉级、第二上拉/下拉级、和比较器。短路检测电路被插入在驱动信号(或输入)与被驱动的电力或感测线路之间，从而使得该短路检测电路的输出被耦接至该电力或感测线路。触摸屏面板中的相邻感测线路和相邻电力线路通常具有相反的逻辑状态。因此，如果由特定检测电路所驱动的电力/感测线路对相邻线路短路，其逻辑状态将被短路破坏并且将被保持在与预期的输入信号的值相反的值上。因此，对检测电路的输入逻辑状态与输出逻辑状态进行比较提供了对影响检测电路所耦接至的对应的电力/感测线路的短路的指示物。因此，如果输入(IN)和输出(OUT)不在相同的逻辑状态下(IN≠OUT)，指示短路。比较器采用异或(XOR)逻辑门来比较IN和OUT以检测对电容式感测矩阵内的其他线路的短路，同时，这些上拉/下拉级被接合以检测短路是否被耦接至电源或地。短路阈值电阻器RT可以被改变以调整检测器的灵敏度。通过以串行方式来操作各个短路检测电路，可以对短路的位置进行标识。
附图说明
在这些附图中，相同的参考号标识相似的元件。未必按比例绘制附图中的元件的尺寸和相对位置。
图1是根据在此所描述的一个实施例的短路检测模块的框图，该短路检测模块被耦接以检测电容式感测矩阵中的短路。
图2是根据在此所描述的一个示例性实施例的短路检测电路的示意图。
图3是图2的短路检测电路的示意图，示出为在短路测试期间使用，在该短路测试中，待测负载对电源短路。
图4是图2的短路检测电路的示意图，示出为在短路测试期间使用，在该短路测试中，待测负载对地短路。
图5是展示在图1中所示出的示例性电力/感测短路电路的电路示意图。
图6是图5中所示出的短路检测电路在短路测试期间的详细示意图，在该短路测试中，短路检测电路的输入被设置为‘0’。
图7是图5中所示出的短路检测电路在短路测试期间的示意图，在该短路测试中，短路检测电路的输入被设置为‘1’。
图8是根据在此所描述的一个实施例的示出检测线矩阵中的短路的示例性方法中的一系列步骤的流程图。
具体实施方式
在以下说明中，陈述了某些具体细节以便提供对所披露的主题的不同方面的全面理解。然而，所披露的主题可以在没有这些具体细节的情况下实施。在一些实例中，尚未对包括在此所披露的主题的实施例的众所周知的电子装置测试结构和方法进行详细描述以避免模糊本披露的其他方面的描述。
除非上下文另有要求，否则贯穿说明书和所附权利要求书，“包括(comprise)”一词及其多种变体(诸如，“包括(comprises)”和“包括(comprising)”)将以一种开放式的和包含性的意义来进行解释，也就是作为“包括，但不限于(including,butnotlimitedto)”。
贯穿本说明书对“一个实施例”或“一种实施例”的引用意味着关于实施例所描述的特定的特征、结构、或特性是包括在至少一个实施例中的。因此，在贯穿本说明书的各种地方出现的短语“在一个实施例中”或“在一种实施例中”不一定都是指相同的方面。此外，可以将这些特定的特征、结构、或特性以任何适当的方式在本披露的一个或多个方面中进行组合。
如在本领域中所惯用的，贯穿本说明书对二进制逻辑状态‘1’的引用与术语‘高’可互换地使用。同样，贯穿本说明书对二进制逻辑状态‘0’的引用与术语‘低’可互换地使用。
贯穿本说明书对集成电路的引用一般旨在于包括在半导体衬底上构建的集成电路部件，无论部件是否被一起耦接到电路中或者能够被互连。贯穿本说明书，以最广泛的意义使用术语“层”以包括薄膜、罩盖等，并且一个层可以由多个子层组成。
在此参照已经产生的短路检测器硬件和测试方法描述了具体实施例；然而，本披露以及对某些材料、尺寸的引用、以及处理步骤的细节和顺序是示例性的并且不应局限于所示出的那些。
图1示出了根据一个实施例的用于触摸屏中的导线的电容式感测矩阵100。电容式感测矩阵100位于形成用于电子装置的用户界面的玻璃触敏屏幕的下面。此类电子装置包括移动电话、智能电话、膝上计算机、平板计算机、和桌上计算机、以及用于各种监视器、电视、广告牌、车辆仪表板显示器、器具控制面板等中的交互式显示屏。
电容式感测矩阵100包括多条感测线路102(示出了三条：102a、102b、102c)，这些感测线路是按列安排的导线。这些感测线路102形成于第一导电层中。电容式感测矩阵100还包括多条电力线路104(示出了三条：104a、104b、104c)，这些电力线路是按行安排的导线。在所示出的示例中，这些电力线路104形成于位于第一导电层下面的第二导电层中。这两个导电层通过绝缘层(未示出)彼此间隔开。在其他实施例中，这些电力和感测线路可以具有不同于图1中所示出的那些的取向。同样，在其他实施例中，其中形成有电力线路104的第二导电层可以叠置其中形成有感测线路的第一导电层。
随着技术的进步引起电子装置的尺寸缩小，电容式感测矩阵100中的相邻感测线路以及相邻电力线路之间的间距趋向于变得越来越被压缩。结果，意想不到的导电路径会形成于彼此接近的导线之间，产生短路。这种短路可以由例如制造缺陷或在使用期间对绝缘层的损坏引起。图1展示了形成于相邻的感测线路102之间的示例性感测/感测短路连接106、以及形成于相邻的电力线路104之间的示例性电力/电力短路连接108。随着这些层变得更薄，短路会在形成于相邻的层中的电力线路104与感测线路102之间发生，如由示例性电力/感测短路连接110所展示的。
图1进一步展示了耦接至电容式感测矩阵100的短路检测模块112。在某些实施例中，短路检测模块112可以被耦接至线矩阵上，该线矩阵在其基本结构上类似于电容式感测矩阵100，但是具有不同的应用。短路检测模块112包括在此所描述的多个短路检测电路114(示出了四个：114a、114b、114c、和114d)。短路检测电路114a、114b被示出为耦接至电容式感测矩阵100的电力线路上，而短路检测电路114c、114d被示出为耦接至电容式感测矩阵100的感测线路上。这些短路检测电路114可以被用于检测电容式感测矩阵100中的短路。短路检测模块112还可以被用于检测其他环境(不限于电容式感测装置或触摸屏应用)下的短路。值得注意的是，如在`798专利中所描述的短路检测电路32被不同于在此所描述的短路检测电路114进行配置和操作。
对每个短路检测电路114的输入都包括输入信号(“IN”)116、输出信号(“OUT”)118、使能信号(“EN”)119、和错误信号(“ERROR”)120。每个短路检测电路114都被耦接以驱动电容式感测矩阵100中的导线至其对应的输入信号116的逻辑值“1”或“0”。在正常操作下，电容式感测矩阵100中相邻的电力线路被驱动至相反的逻辑电平，从而贯穿电容式感测矩阵100创建交替的1-0-1-0信号模式。例如，图1示出了对短路检测电路114a的输入信号116a具有逻辑值“1”并且相应的输出信号118a被耦接至电力线路104a以驱动该电力线路104a至逻辑“1”状态。类似地，对短路检测电路114b的输入信号116b具有逻辑值“0”并且相应的输出信号118b被耦接至电力线路104b以驱动该电力线路104b至逻辑“0”状态。通过设计，每个短路检测电路的输入信号116都应当与其输出值相匹配(即，IN＝OUT)。IN≠OUT指示对应的电力线路被邻近线路破坏，从而指示短路的存在。可替代地，对应的电力线路可以对电源或对地短路。例如，118b应当处于逻辑“0”状态以匹配输入值116b。然而，电力/电力短路108的存在可以引起118b相反地处于逻辑“1”状态。响应于设置EN＝“1”的使能信号119b，短路检测电路114b进行对输入值116b与输出值118b的比较并且发现IN≠OUT，从而检测在电容式感测矩阵100中某处存在破坏电力线路104b的逻辑状态的短路。比较的结果出现在ERROR输出处，如果检测到短路则为逻辑“1”，而如果没有检测到短路则为逻辑‘0’。
使用在此所描述的这些电路和方法，还可以在电容式感测矩阵100内定位短路。可以通过依序使能这些短路检测电路114以相继使用IN＝1和IN＝0两个条件来进行对所有电力/感测线路102和104的测试、并且分析所产生的ERROR输出数据以找出共性来推断短路的位置。此外，进行一系列综合的测试除了相邻电力/电力短路和感测/感测短路之外还允许对不同导电层之间的电力/感测短路进行检测。值得注意的是，例如，如果在任何两条线路之间的绝缘材料中形成开裂并且水分被陷在开裂中，短路可发生于感测矩阵100中的彼此分开的多条线路(例如，非相邻线路)之间。
图2示出了根据一个实施例的短路检测电路114的详细电路图。该短路检测电路114包括第一上拉/下拉级121、第二上拉/下拉级122、阈值电阻器RT和比较器级123。
第一上拉/下拉级121包括PMOS上拉晶体管A和NMOS下拉晶体管B，各自耦接至输入节点135。当晶体管A接通时，输入节点135被耦接至Vcc，从而将输入节点拉高。当晶体管B接通时，输入节点135被耦接至地，从而将输入节点135拉低。第一上拉/下拉级121进一步包括耦接至NMOS晶体管B的与门以及耦接至PMOS晶体管A的与非门。
第二上拉/下拉级122包括PMOS上拉晶体管C和NMOS下拉晶体管D，各自耦接至输出节点137。当晶体管C接通时，输出节点137被耦接至Vcc，从而将输出节点137拉高。当晶体管D接通时，输出节点137被耦接至地，从而将输出节点137拉低。第二上拉/下拉级122进一步包括耦接至NMOS晶体管D的与门以及耦接至PMOS晶体管C的或门。
比较器级123包括异或(XOR)逻辑门130和与门132。该异或逻辑门130对两个信号IN和OUT进行比较以确定它们相同还是不同。当通过设置使能信号EN＝1来使能测试时，与门132被触发以传输异或比较的结果。如果IN＝OUT，异或逻辑门130的输出是逻辑0，指示没有错误并且所以没有短路。然后，所产生的逻辑“0”出现在比较器级123的错误输出处。如果IN≠OUT，异或逻辑门130的输出是逻辑1，指示有错误并且所以有短路。然后，所产生的逻辑“1”出现在比较器级123的错误输出处。无论何时EN＝0(意味着没有进行测试)，与门132引起逻辑“0”出现在比较器级错误输出处，指示没有短路。因此，比较器级错误信号120的可用性由使能信号EN119来选通。
第一上拉/下拉级121和第二上拉/下拉级122分别由插入到输入节点135与输出节点137之间的阈值电阻器RT电耦接。通过该电阻器确定短路阈值，这样使得该电阻器充当针对短路检测电路114的灵敏度调整。因此，可能有利的是使用用于RT的可变阈值电阻器来实现短路检测电路114。
图3和图4分别展示了使用特定的短路检测电路114来检测对电源短路和对地短路。已经使用其他电路实现方式(如在美国专利8,604,798中所描述的那些)成功地完成对电源短路或对地短路的检测。
在图3中，耦接至输出节点137的待测电力/感测线路通过电阻R短路对Vcc短路。短路引起OUT＝1，而输入信号116试图驱动该电力线路至低状态，从而使得IN＝0。因此，虽然施加了输入信号IN＝0，输出节点135保持为高。设置EN＝1通过逻辑门126a、126b将输入信号116锁存至第一上拉/下拉级121中，由此适当地切换晶体管A、B，从而使得值IN出现在输入节点135处。在第二上拉/下拉级122中设置EN＝1引起晶体管C、D断开，有效地禁用第二上拉/下拉级122，从而使得输出节点137的值由Vcc控制。在比较器级123中设置EN＝1通过与门132锁存异或比较的结果，由此产生在错误输出120处的错误状态“1”，指示短路的存在。
在图4中，耦接至输出节点137的待测电力/感测线路通过电阻R短路对地短路。短路引起OUT＝0，而输入信号116试图驱动该线路至高状态，从而使得IN＝1。因此，虽然施加了输入信号IN＝1，输出节点137保持为低。在上拉/下拉电路121和122中设置EN＝1的结果类似于针对上文参照图3所描述的情况的那些结果，即，IN的值出现在输入节点135处，并且第二上拉/下拉级被禁用，从而使得输出节点137的值通过R短路绑定到地。再次，在比较器级123中设置EN＝1通过与门132锁存异或比较的结果，由此产生在错误输出120处的错误状态“1”，再次指示短路的存在。
图5以及在图6和图7中所示出的检测测试情况用于通过举例来展示短路检测模块112在标识电力/电力、感测/感测、以及电力/感测短路中的操作。
图5突出显示了来自图1的短路示例之一，具体地为其中电力线路104a通过无意的层间连接110被耦接至感测线路102b的电力/感测短路示例。R短路表示与短路连接110相关联的电阻。短路检测电路114c试图驱动线路102b至施加在116c处的输入值。短路检测电路114a试图驱动线路104a至施加在116a处的输入值。
图6和图7更详细地展示了图5中所示出的并且待测以检测电力/感测短路110的电路。通过在美国专利8,604,798中所描述的电路实现方式未解决对电力/电力、感测/感测、以及电力/感测短路的检测。具体地，图6展示了当IN＝0时的测试案例，也就是说，当感测线路102b旨在被驱动至低状态时。同样，图7展示了当IN＝1时的测试案例，也就是说，当感测线路102b旨在被驱动至高状态时。在每一种测试案例下，当通过设置EN＝1来触发比较测试时，通过逻辑门126a、126b将输入信号116锁存至第一上拉/下拉级121中，由此适当地切换晶体管A、B，从而使得值IN出现在输入节点135c处。此外，设置EN＝1引起晶体管C、D断开，有效地禁用第二上拉/下拉级122c，从而使得输出节点137的值(OUT)反映正在被驱动的线路的逻辑状态。当比较器级123中EN＝0，与门132c的输出必然为零，从而使得不管上拉/下拉级121和122中发生什么都不指示短路。
图8展示了测试方法150的示例性实施例，该测试方法使用短路检测模块112来对电容式感测矩阵100中的短路进行检测和定位。可以通过对机器(例如，微处理器)进行编程来自动化并且执行该测试方法以向在此所描述的各种电路和电路级施加输入信号并检测来自其的输出信号。还可以使用短路检测模块112来实现其他测试方法。在本实施例中，为节省测试时间，可以交替地接通多个短路检测电路114以检测在电容式感测矩阵100内的任何地方是否有短路存在。如果检测到短路，可以用连续的方式来使能这些短路检测电路114以标识短路的位置和类型(例如，对电源或对地短路、或电力/感测短路)。
在152处，通过设置EN＝1、使用IN＝0以及使用IN＝1来同时测试对应于每隔一条感测线路、或每隔一条电力线路(例如，第1条、第3条、第5条)的多个短路检测电路114、以及后续的奇数编号的短路检测电路114。
在154处，检测错误信号120的值。如果错误信号120中任何一个为指示存在短路的逻辑“1”，在156处寻找短路的位置。
在156处，测试对应于与产生错误信号20的线路相邻的线路的短路检测电路114以检测电力/电力短路或感测/感测短路。如果这些相邻线路均没有产生错误信号120，依序对正交线路进行测试以检测电力/感测短路。
在158处，报告这些错误信号120并对其进行分析以确定短路的位置。由于线到线短路对两条线路均有影响，该短路应当被检测到两次。如果两条相邻的电力线路或感测线路产生错误信号120，推断出它们一起被短路。如果一条电力线路和一条感测线路产生错误信号，推断出意想不到的电连接的矩阵坐标。
在162处，如果还没有在152处所测试的奇数编号的线路中找到短路，同时对偶数编号的线路进行测试。
在164处，检测错误信号120的值。如果错误信号120中任何一个为指示存在短路的逻辑“1”，通过执行步骤156-160来寻找短路的位置。
在166处，如果错误信号120中没有错误信号为指示短路的逻辑“1”，结论是在电容式感测矩阵100中没有短路存在。
以下逻辑表I-IV详细示出了在如果已经使用测试(如上文所描述的测试)检测到短路的情况下用于推导存在什么类型的短路、以及短路的位置的决策过程。使用在此所描述的短路检测电路模块112来执行这种决策过程。可以通过对计算装置进行编程来自动化在此所描述的决策过程以向短路检测电路模块112施加测试信号并且从该短路检测电路模块112收集错误数据。
表I是根据一个实施例的逻辑表，展示了基于来自错误信号120的错误信号数据来推断存在的短路的类型的逻辑发展。一般来说，当对任何单条线路的测试针对IN＝0和IN＝1的输入值均产生错误信号120时，结论是存在电力/感测短路。当对任何单条线路的测试仅针对IN＝0的情况产生错误信号120时，结论是待测线路对Vcc短路。同样，当对任何单条线路的测试仅针对IN＝1的情况产生错误信号120时，结论是待测线路对地短路。
表I
表II是逻辑表，展示了推断在具有两条感测线路(感测0和感测1)以及两条电力线路(电力0和电力1)的代表性电容式感测矩阵100(或其一部分)中存在的一个或多个短路的类型的逻辑发展。如果这些线路都没有产生错误信号120，推导出在电容式感测矩阵100内不存在短路。如果这四条线路表示较大的电容式感测矩阵100的一部分，推导出在矩阵的与这四条线路相关联的区域内不存在短路。如果这些线路之一(电力0)指示短路，但是仅当IN＝0时，推断出OUT＝1，并且结论是电力0对Vcc短路。如果这些线路之一(电力0)指示短路，但是仅当IN＝1时，推断出OUT＝0，并且结论是电力0对地短路。如果电力0和感测1针对两个输入值IN＝0和IN＝1均产生错误信号120，结论是电力0和感测1在两条正交线路重合的矩阵位置处被一起短路。如果相邻线路电力0和电力1针对两个输入值IN＝0和IN＝1均产生错误信号120，结论是电力0和电力1被一起短路，但是沿这两条线路的短路的确切位置是未知的。如果这两条相邻的感测线路感测0和感测1针对两个输入值IN＝0和IN＝1均产生错误信号120，并且电力0同样针对两个输入值IN＝0和IN＝1均产生错误信号120，结论是所有三条线路电力0、感测0、和感测1被一起短路。
表II
表III详细展示了用于测试方法150的步骤152中的逻辑。表III中所示出的在列标题下针对这四行中的每一行的逻辑状态指示在时间t1-t4的EN的值。因此，在时间t1，将IN设置为0，并且通过用EN＝1来使能电力1和感测1对应的短路检测电路114来测试电力1和感测1；在时间t2，使用IN＝1来测试电力1和感测1；在时间t3，使用IN＝0来测试电力0和感测0；并且在时间t4，使用IN＝1来测试电力0和感测0。产生错误信号的唯一的测试是在时间t4的测试。因为电力0/感测0仅当IN＝1时产生错误，并且当IN＝0时不产生，结论是有对地短路。然而，这两条线路电力0或感测0中哪一条线路是对地短路的那条线路是未知的。更多的测试对解卷积这两条线路而言是必须的。
表III
表IV示出了在时间t5-t12继续进行以确定电力0或感测0中哪一条对地短路的测试的结果。针对两种情况IN＝0和IN＝1单独测试这些线路中的每一条线路。因为感测0是产生错误信号120的唯一线路，结论是感测0对地短路而电力0不对地短路。
表IV
可将以上所描述的各实施例进行组合以提供进一步的实施例。在本说明书中所提及的和/或在申请资料表中所列出的所有美国专利、美国专利申请出版物、美国专利申请、国外专利、国外专利申请和非专利出版物都以其全文通过引用结合在此。如有必要，可以对实施例的各方面进行修改，以利用各专利、申请和出版物的概念来提供更进一步的实施例。
应当理解的是，虽然出于说明性目的在此描述了本披露的具体实施例，但是可在不脱离本披露的精神和范围的情况下做出各种修改。相应地，除所附权利要求书之外，本披露不受限制。
鉴于以上的详细说明，可以对实施例做出这些和其他改变。总之，在以下权利要求书中，所使用的术语不应当被解释为将权利要求书局限于本说明书和权利要求书中所披露的特定实施例，而是应当被解释为包括所有可能的实施例、连同这些权利要求有权获得的等效物的全部范围。相应地，权利要求书并不受到本披露的限制。

Claims (14)

1.一种短路检测电路，其特征在于，包括：
第一上拉/下拉级；
耦接至所述第一上拉/下拉级的第二上拉/下拉级，所述第一和第二上拉/下拉级被耦接以接受输入信号并且在接收到使能信号时生成输出驱动信号；以及
比较器级，所述比较器级被耦接以接受所述输入信号和所述输出驱动信号并且在接收到所述使能信号时基于所述输出驱动信号是否与所述输入信号基本上处于相同的逻辑状态来产生错误信号，所述错误信号指示是否存在短路。
2.根据权利要求1所述的短路检测电路，其特征在于，所述短路检测电路进一步包括将所述第一上拉/下拉级耦接至所述第二上拉/下拉级的电阻器。
3.根据权利要求2所述的短路检测电路，其特征在于，所述电阻器是可变电阻器，并且相关联的短路阈值由所述可变电阻器来确定，所述阈值为所述短路检测电路提供灵敏度调整。
4.根据权利要求1所述的短路检测电路，其特征在于，所述比较器级包括异或逻辑门，所述短路检测电路的所述输入信号和所述输出信号被耦接至所述异或逻辑门。
5.根据权利要求4所述的短路检测电路，其特征在于，所述比较器级错误输出的可用性由所述使能信号来选通。
6.根据权利要求1所述的短路检测电路，其特征在于，所述第一上拉/下拉级包括耦接至NMOS晶体管的与门以及耦接至PMOS晶体管的与非门。
7.根据权利要求1所述的短路检测电路，其特征在于，所述第二上拉/下拉级包括耦接至NMOS晶体管的与门以及耦接至PMOS晶体管的或门。
8.根据权利要求2所述的短路检测电路，其特征在于，所述电阻器被耦接于所述第一上拉/下拉级与所述输出信号之间，从而使得所述第一上拉/下拉级弱于所述第二上拉/下拉级。
9.根据权利要求1所述的短路检测电路，其特征在于，错误检测由使能信号来选通。
10.一种短路检测模块，其特征在于，所述短路检测模块包括多个短路检测电路，每个短路检测电路被耦接至电容式感测矩阵中的不同的线路上，所述短路检测模块可操作用于检测在所述电容式感测矩阵内的任何线路之间短路的存在。
11.根据权利要求10所述的短路检测模块，其特征在于，能够由所述短路检测电路检测的短路包括对地短路、对电源的短路、所述电容式感测矩阵中相邻线路之间的短路中的一种或多种；以及在所述电容式感测矩阵的不同导电层中所形成的多条正交线路之间的短路。
12.根据权利要求10所述的短路检测模块，其特征在于，所述短路检测模块进一步可操作用于检测在所述电容式感测矩阵内存在的短路的位置。
13.根据权利要求10所述的短路检测模块，其特征在于，所述电路检测模块进一步可操作用于在所述电容式感测矩阵内存在的不同类型的短路之间进行区分。
14.一种电子装置，其特征在于，包括根据权利要求1所述的短路检测电路，其中，所述电子装置包括移动电话、智能电话、膝上计算机、平板计算机、桌上计算机、交互式屏幕、车辆仪表板显示器、器具控制面板、广告牌、监视器、或电视中的一个或多个。
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