TWI815373B - 動態比較器 - Google Patents

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Abstract

本發明提供一種動態比較器，包括動態放大器和鎖存電路。動態放大器包括第一輸入對、電流源和增益提升電路。第一輸入對被配置為接收輸入信號以在輸出端產生放大信號。電流源耦接在第一輸入對與第一參考電壓之間。增益提升電路耦接在第一輸入對與第二參考電壓之間，並被配置為接收輸入信號以選擇性地向輸出端注入電流或從輸出端汲取電流。鎖存電路耦接動態放大器，用於接收放大信號以產生輸出信號。

Description

動態比較器
本公開實施例通常涉及比較器技術，以及更具體地，涉及一種具有更高增益的動態比較器。
許多應用需要高速且低雜訊的比較器，例如，高速和高分辨率逐次逼近寄存器類比至數位轉換器(successive-approximation register analog-to-digital converter，SAR ADC)。出於高速考慮，兩級動態比較器被廣泛使用，因為它可以工作在低電源電壓下。
傳統的兩級動態比較器包括放大器和鎖存器，其中，放大器用於放大輸入信號以產生輸出信號，鎖存器用於存儲放大器的輸出信號。動態比較器分兩個階段工作，即放大階段(amplification phase)和重置階段(reset phase)。在放大階段，放大器像積分器一樣對輸入信號進行積分，然而，放大器的增益因放大器的輸入對的跨導而受到限制，受限制的增益會降低雜訊性能。因此，如何提供具有較高(higher)增益的動態比較器是一個重要課題。
有鑑於此，本發明的目的在於提供一種動態比較器，其可具有較高 的增益，以提高雜訊性能。
以下發明內容僅是說明性的，而無意於以任何方式進行限制。即，提供以下概述來介紹本文描述的新穎和非顯而易見的技術的概念，重點，益處和優點。選擇的實施方式在下面的詳細描述中進一步描述。因此，以下發明內容既不旨在標識所要求保護的主題的必要特徵，也不旨在用於確定所要求保護的主題的範圍。
第一方面，本發明提供了一種動態比較器，其中，該動態比較器包括動態放大器和鎖存電路，該動態放大器包括：第一輸入對，被配置為接收輸入信號，以在輸出端產生放大信號；電流源，耦接在該第一輸入對與第一參考電壓之間；以及增益提升電路，耦接在該第一輸入對和第二參考電壓之間，被配置為接收該輸入信號，以選擇性地向該輸出端注入電流(如第1圖所示的實施例，當電晶體M5/M8接通時，可以通過附加的輸入對M4/M7注入電流至輸出端N1/N2)或者選擇性地從該輸出端汲取電流(如第6圖所示的實施例，當電晶體M5/M8接通時，可以通過附加的輸入對M4/M7從輸出端N1/N2汲取電流)；其中，該鎖存電路耦接該動態放大器，被配置為接收該放大信號，以產生輸出信號。
在一些實施例中，該輸入信號為差分輸入信號，該放大信號為在第一輸出端和第二輸出端產生的差分放大信號，該第一輸入對包括第一電晶體和第二電晶體，以及，該增益提升電路包括第三電晶體和第四電晶體，該第三電晶體經由該第一輸出端耦接到該第一電晶體，該第四電晶體經由該第二輸出端耦接到該第二電晶體，其中，該差分輸入信號被輸入至該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體的閘極。
在一些實施例中，該第一電晶體和該第二電晶體為N型電晶體，該第三電晶體和該第四電晶體為P型電晶體。
在一些實施例中，該第一電晶體和該第二電晶體為P型電晶體，以 及，該第三電晶體和該第四電晶體為N型電晶體。
在一些實施例中，該增益提升電路還包括第五電晶體和第六電晶體，該第五電晶體耦接在該第三電晶體和該第二參考電壓之間，該第六電晶體耦接在該第四電晶體和該第二參考電壓之間；以及，該電流源受第一時鐘信號控制，該第五電晶體和該第六電晶體受第二時鐘信號控制。
在一些實施例中，該動態比較器還包括：邏輯電路，被配置為接收該第一時鐘信號和該輸出信號，以產生該第二時鐘信號。
在一些實施例中，該邏輯電路被配置為在該動態放大器的放大階段的一部分的期間產生該第二時鐘信號以啟用該第五電晶體和該第六電晶體，以及，該邏輯電路還被配置為在該鎖存電路成功產生該輸出信號時產生該第二時鐘信號以禁用該第五電晶體和該第六電晶體。
在一些實施例中，該邏輯電路包括與非門。
在一些實施例中，該動態比較器還包括：邏輯電路，被配置為接收該第一時鐘信號和該放大信號以產生該第二時鐘信號，其中，該邏輯電路被配置為在該動態放大器的放大階段的一部分的期間產生該第二時鐘信號以啟用該第五電晶體和該第六電晶體，以及，該邏輯電路還被配置為在該鎖存電路成功產生該輸出信號時產生該第二時鐘信號以禁用該第五電晶體和該第六電晶體。
在一些實施例中，該第一電晶體和該第二電晶體在第一時段的期間提供第一跨導以增大該動態放大器的增益，該第三電晶體和該第四電晶體在第二時段的期間提供第二跨導以增大該動態放大器的增益，該第一時段早於該第二時段，且該第一時段和該第二時段是部分重疊的。
第二方面，本發明提供了一種動態比較器，其中，該動態比較器包括動態放大器和鎖存電路，該動態放大器包括：第一輸入對和第二輸入對，用於接收輸入信號以在輸出端產生放大信號；第一電流源，耦接在該第一輸入對 與第一參考電壓之間；以及第二電流源，耦接在該第二輸入對與第二參考電壓之間；其中，該鎖存電路耦接該動態放大器，用於接收該放大信號以產生輸出信號；其中，該第一電流源和該第二電流源由第一時鐘信號控制，以使得該第一輸入對在該第一時鐘信號的上升沿對該輸入信號進行採樣以及使得該第二輸入對在該第一時鐘信號的下降沿對該輸入信號進行採樣。
在一些實施例中，該第一輸入對包括第一N型電晶體和第二N型電晶體，該第二輸入對包括第一P型電晶體和第二P型電晶體，該第一N型電晶體通過第一輸出端耦接至該第一P型電晶體，該第二N型電晶體通過第二輸出端耦接至該第二P型電晶體，以及，該輸入信號為差分輸入信號，其被輸入給該第一N型電晶體、該第二N型電晶體、該第一P型電晶體和該第二P型電晶體的閘極。
在一些實施例中，該第一電流源由第三N型電晶體實現，以及，該第二電流由第三P型電晶體實現。
在一些實施例中，該動態放大器還包括增益提升電路，該增益提升電路包括第四N型電晶體和第四P型電晶體，該第四N型電晶體耦接在該第一輸入對與該第一參考電壓之間，以及，該第四P型電晶體耦接在該第二輸入對與該第二參考電壓之間。
在一些實施例中，該第四N型電晶體受第二時鐘信號控制，該第四P型電晶體受第三時鐘信號控制，以及，該動態比較器還包括：邏輯電路，其中，該邏輯電路接收該第一時鐘信號和該輸出信號以產生該第二時鐘信號和該第三時鐘信號，或者，該邏輯電路接收該第一時鐘信號和該放大信號以產生該第二時鐘信號和該第三時鐘信號。
在一些實施例中，該邏輯電路被配置為在該動態放大器的放大階段的一部分的期間產生該第三時鐘信號以使能該第四P型電晶體並在該鎖存電路成功產生該輸出信號時產生該第三時鐘信號以禁用該第四P型電晶體；以及，該 邏輯電路還被配置為在該動態放大器的放大階段的一部分的期間產生該第二時鐘信號以使能該第四N型電晶體並在該鎖存電路成功產生該輸出信號時產生該第二時鐘信號以禁用該第四N型電晶體。
在閱讀了在各種附圖和附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其它目的對於本領域普通技術人員無疑將變得顯而易見。本發明內容是通過示例的方式提供的，並非旨在限定本發明。在下面的詳細描述中描述其它實施例和優點。本發明由申請專利範圍限定。
100,600,700:動態比較器
110,610,710,900:動態放大器
120,620,720,730:鎖存電路
M1-M9,M11-M18:電晶體
MN1-MN8:NMOS電晶體
MP1-MP6:PMOS電晶體
400,500:邏輯電路
510,520:反相器
530:與非門
附圖(其中，相同的數字表示相同的組件)示出了本發明實施例。包括的附圖用以提供對本公開實施例的進一步理解，以及，附圖被併入並構成本公開實施例的一部分。附圖示出了本公開實施例的實施方式，並且與說明書一起用於解釋本公開實施例的原理。可以理解的是，附圖不一定按比例繪製，因為可以示出一些部件與實際實施中的尺寸不成比例以清楚地說明本公開實施例的概念。
第1圖是根據本發明一實施例示出的動態比較器的示意圖。
第2圖示出了根據本發明一實施例的動態放大器的信號時序和特性的示意圖。
第3圖是根據本發明一實施例示出的鎖存電路的示意圖。
第4圖示出了根據本發明一實施例的被配置為產生時鐘信號Clkb的邏輯電路和對應時序的示意圖。
第5圖示出了根據本發明另一實施例的被配置為產生時鐘信號Clkb的邏輯電路和對應時序的示意圖。
第6圖為本發明一實施例的動態比較器的示意圖。
第7圖為本發明一實施例的動態比較器的示意圖。
第8圖根據本發明一實施例示出了第7圖所示動態放大器的信號時序和特性的示意圖。
第9圖示出了根據本發明一實施例的動態放大器900。
第10圖根據本發明一實施例示出了第9圖的動態放大器的信號時序和特性的示意圖。
在下面的詳細描述中，為了說明的目的，闡述了許多具體細節，以便所屬技術領域中具有通常知識者能夠更透徹地理解本發明實施例。然而，顯而易見的是，可以在沒有這些具體細節的情況下實施一個或複數個實施例，不同的實施例或不同實施例中披露的不同特徵可根據需求相結合，而並不應當僅限於附圖所列舉的實施例。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬技術領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的組件。本說明書及申請專利範圍並不以名稱的差異來作為區別組件的方式，而係以組件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於...”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則表示該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。文 中所用術語“基本”或“大致”係指在可接受的範圍內，所屬技術領域中具有通常知識者能夠解決所要解決的技術問題，基本達到所要達到的技術效果。舉例而言，“大致等於”係指在不影響結果正確性時，所屬技術領域中具有通常知識者能夠接受的與“完全等於”有一定誤差的方式。
第1圖為根據本發明一實施例的動態比較器(dynamic comparator)100的示意圖。如第1圖所示，動態比較器100包括動態放大器(dynamic amplifier)110和鎖存電路(latch circuit)120，其中，動態放大器110包括電晶體M1至M9，其耦接在參考電壓AVDD(例如，電源電壓(supply voltage))和參考電壓AVSS(例如，接地電壓(ground voltage))之間。動態比較器100可以用在需要高增益(higher gain)和低功耗(lower power)的任何電路中，例如，動態比較器100可以用在SAR ADC(逐次逼近寄存器類比至數位轉換器)中，也就是說，本發明提供的動態比較器具有較高的增益且功耗較低。
本發明實施例以差分結構為例進行示例說明，但應當說明的是，本發明並不應當限於差分結構，例如，本發明也可以實現為單端結構，對此，本領域普通技術人員基於差分結構的實現將容易理解單端結構的對應實現，因此，為簡潔起見，本發明不再單獨描述單端結構的具體實現。在動態比較器100中，動態放大器110被配置為接收輸入信號Vip和Vin(差分輸入信號)以在輸出端N1和N2產生放大信號Von和Vop(差分放大信號)，以及，鎖存電路120被配置為接收放大信號Von和Vop以產生輸出信號Voutn和Voutp。關於動態放大器110，電晶體M1和M2可以分別由N型金屬氧化物半導體(N-type Metal-Oxide-Semiconductor，NMOS)實現，以及，電晶體M1和M2用作輸入對(在該示例中，輸入對為“電晶體對”)來接收輸入信號Vip和Vin以在電晶體M1和M2的增益電極(例如，汲極，即輸出端N1和N2)產生放大信號Von和Vop。電晶體M3可以由NMOS實現，其耦接在電晶體M1/M2的源極和參考電壓AVSS 之間，以及，電晶體M3用作電流源，其用於啟用/使能(enable)或者禁用/關閉(disable)動態放大器110的放大階段(amplification phase)。電晶體M4至M9中的每一個可以由P型金屬氧化物半導體(P-type Metal-Oxide-Semiconductor，PMOS)實現，其中，電晶體M4耦接到輸出端N1，電晶體M5耦接在參考電壓AVDD和電晶體M4之間，電晶體M6耦接在參考電壓AVDD和輸出端N1之間，電晶體M7耦接到輸出端N2，電晶體M8耦接在參考電壓AVDD和電晶體M7之間，電晶體M9耦接在參考電壓AVDD和輸出端N2之間。電晶體M4和M7用作另一輸入對來接收差分輸入信號Vip和Vin以提升/提高/增大(boost)動態放大器110(或動態比較器100)的增益。在本實施例中，電晶體M3、M6和M9受時鐘信號(clock signal)Clkc控制，電晶體M5和M8受時鐘信號Clkb控制，其中，時鐘信號Clkc用於使能電晶體M3，以放大輸入信號Vip和Vin並產生放大信號Von和Vop，時鐘信號Clkb用於在鎖存器電路120成功產生輸出信號Voutn和Voutp時禁用M5和M8，以降低/減少功耗。此外，時鐘信號Clkb是根據時鐘信號Clkc產生的，以及，時鐘信號Clkb可以在適當的時候使能或禁用電晶體M5和M8。
在本實施例中，電晶體M4、M5、M7、M8能夠被視為增益提升電路(gain-boosting circuit)，用於增大動態放大器110的增益。
參考第1圖和第2圖，第2圖根據本發明一實施例示出了動態放大器110的信號時序和特性(characteristics)的示意圖，其中，該時序示意圖對應於時鐘信號Clkc的上升沿(即時鐘信號Clkc從低電壓電平轉變至高電壓電平)和時鐘信號Clkc隨後的(following)高電壓電平。一開始，時鐘信號Clkc具有低電壓電平(亦可稱為低電平)，因此，電晶體M3被禁用，而電晶體M6和M9被使能，從而，放大信號Von和Vop為高電壓電平(亦可稱為高電平)。此時，時鐘信號Clkb使能電晶體M5和M8。然後，當時鐘信號Clkc的電壓電平開始上升/增大時(即，當時鐘信號Clkc出現上升沿時)，電晶體M3被使能並形成電流通路，從而，放大 信號Von和Vop的電壓電平開始下降(decrease)。此時，動態放大器110如同積分器一樣工作，電晶體M1和M2工作在飽和區(saturation region)，以及，電晶體M1和M2具有較高的跨導(即第2圖中的符號“gmn”)，以增大動態放大器110的增益。當放大信號Von和Vop下降(drop)到閾值“Vi+thp”時，電晶體M4和M7開始工作在飽和區，以及，電晶體M4和M7具有較高的跨導(即第2圖中的符號“gmp”)，以增大動態放大器110的增益，其中，“Vi”表示輸入信號Vin或Vip，“thp”表示PMOS(例如，電晶體M4/M7)的閾值電壓。然後，當放大信號Von和Vop下降到閾值“Vi-thn”時，電晶體M1和M2不工作在飽和區，從而，電晶體M1和M2具有較低的跨導，但電晶體M4和M7仍然具有較高的跨導，以維持動態放大器110的增益。其中，thn表示NMOS(例如，電晶體M1/M2)的閾值電壓。最後，放大信號Von和Vop繼續減小，以及，電晶體M4和M7不工作在飽和區，從而，使得電晶體M4和M7具有較低的跨導以及動態放大器110的增益降低。
在第1圖和第2圖所示的實施例中，動態放大器110具有兩個輸入對，其中一個輸入對包括電晶體M1和M2(NMOS)，而另一輸入對包括電晶體M4和M7(PMOS)。因此，由於電晶體M4和M7用於注入(inject)電流到輸出端N1和N2，從而，動態放大器110的增益將會增大。此外，由於電晶體M1和M2在第一時段的期間(during a first period)提供跨導gmn，電晶體M4和M7在第二時段的期間提供跨導gmp，第一時段早於第二時段，且第二時段和第一時段是部分重疊的，因此，動態放大器110將具有更高的增益和更長的放大階段(即，動態放大器110具有增益的時間將變得更長)。
另外，為了保證動態放大器110的正常工作，PMOS M4/M5/M7/M8提供的電流小於NMOS M1/M2提供的電流，以使得放大信號Von和Vop在放大階段的期間減小到零，以確保鎖存電路120能夠正常工作。
第3圖是根據本發明一實施例示出的鎖存電路120的示意圖。如第3圖 所示，鎖存電路120包括多個NMOS MN1-MN8以及多個PMOS MP1-MP6，其耦接在參考電壓AVDD和參考電壓AVSS之間。鎖存電路120用於接收放大信號Von及Vop以產生輸出信號Voutp及Voutn，以及，當鎖存電路120準備好/準備就緒(輸出信號Voutp及Voutn被成功產生)時，輸出信號Voutp及Voutn中的其中一者對應於高電壓電平，而輸出信號Voutp和Voutn中的另一者對應於低電壓電平。此外，由於本領域技術人員應理解鎖存電路120的運作，故在此不再贅述鎖存電路120。值得注意的是，第3圖中所示的鎖存電路120僅為示例，並非對本發明的限制。
為了降低功耗，當鎖存電路120準備好時，時鐘信號Clkb被控制為具有高電壓電平，以禁用電晶體M5和M8。第4圖示出了根據本發明一實施例的被配置為產生時鐘信號Clkb的邏輯電路400和對應時序的示意圖。如第4圖所示，邏輯電路400由與非門(NAND gate)實現，以及，邏輯電路400接收時鐘信號Clkc以及輸出信號Voutn和Voutp，以產生時鐘信號Clkb。具體而言，當時鐘信號Clkc為高電壓電平且鎖存電路120沒有準備好/未就緒(is not ready)時，時鐘信號Clkc與輸出信號Voutn/Voutp均為高電壓電平，以及，時鐘信號Clkb為低電壓電平，以啟用/使能電晶體M5和M8。然後，當鎖存電路120準備好(即第4圖所示的latch變為高電平)時，輸出信號Voutn和Voutp中的其中一個變為低電壓電平，從而，邏輯電路400產生具有高電壓電平的時鐘信號Clkb，以禁用電晶體M5和M8。
應當說明的是，第4圖中所示的與非門只是一個例子，而並不是對本發明的限制，只要是能夠在放大階段的一部分的期間產生具有低電壓電平的時鐘信號Clkb以使能電晶體M5和M8以及在鎖存電路120準備就緒/準備好時產生具有高電壓電平的時鐘信號Clkb以禁用電晶體M5和M8的電路均可以，也就是說，邏輯電路400可以由其它元件來實現，本發明對此不做任何限制。
第5圖是根據本發明另一實施例示出的被配置為產生時鐘信號Clkb的邏輯電路500和對應時序的示意圖。如第5圖所示，邏輯電路500包括兩個反相器510、520及與非門530。反相器510接收放大信號Vop，以產生反相放大信號Vop'，反相器520接收放大信號Von以產生反相放大信號Von'，與非門530接收反相放大信號Vop'、反相放大信號Von'和時鐘信號Clkc，以產生時鐘信號Clkb。具體而言，當時鐘信號Clkc為高電平且放大信號Vop與Von為高電平時(即鎖存電路120未準備就緒)，時鐘信號Clkb為低電平以致能/啟用/使能/接通電晶體M5和M8。然後，當放大信號Vop和Von具有低電壓電平時(即，鎖存電路120準備好)，邏輯電路400產生具有高電壓電平的時鐘信號Clkb，以禁用/關閉/斷開電晶體M5和M8。
在第5圖所示的實施例中，反相器510和520可以是第3圖所示的鎖存電路120中部分結構的副本(replica)，例如，可以是PMOS MP1和NMOS MN1，以及，PMOS MP2和NMOS MN4的副本。可以理解地，PMOS MP2和NMOS MN4的副本MP2’和NM4’可視為構成反相器510，其中，PMOS MP2’的汲極和NMOS MN4’的閘極用於接收Vop，以及，PMOS MP2’的汲極和NMOS MN4’的汲極耦接在一起，且用於輸出Vop’；相應地，PMOS MP1和NMOS MN1的副本MP1’和MN1’可視為構成反相器520，其中，PMOS MP1’和NMOS MN1’的閘極用於接收Von，以及，PMOS MP1’的汲極和NMOS MN1’的汲極耦接在一起，且用於輸出Von’。因此，邏輯電路400可以在鎖存電路120準備就緒時，立即產生高電壓電平的時鐘信號Clkb來關閉/禁用電晶體M5和M8，以節省更多的功耗。
應當說明的是，第5圖中所示的邏輯電路只是一個例子，而並不是對本發明的限制，只要是能夠在部分放大階段的期間產生具有低電壓電平的時鐘信號Clkb以使能電晶體M5和M8以及在鎖存電路120準備就緒/準備好時產生具有高電壓電平的時鐘信號Clkb以禁用電晶體M5和M8的電路均可以。
在第1圖所示的實施例中，作為主(main)輸入對的電晶體M1和M2由NMOS實現，作為附加(additional)輸入對的電晶體M4和M7由PMOS實現，然而，在另一實施例中，主輸入對可以由PMOS實現，而附加輸入對可以由NMOS實現。具體來說，第6圖是根據本發明一實施例示出的動態比較器600的示意圖。如第6圖所示，動態比較器600包括動態放大器610和鎖存電路620，其中，動態放大器610包括電晶體M1至M9，其耦接在參考電壓AVDD(即電源電壓)和參考電壓AVSS(即接地電壓)之間。動態比較器600可以用在需要更高增益和更低功耗的任意電路中，例如，動態比較器600可以用在SAR ADC中。
在動態比較器600中，動態放大器610被配置為接收輸入信號Vip和Vin(差分輸入信號)以在輸出端N1和N2產生放大信號Von和Vop(差分放大信號)，以及，鎖存電路620被配置為接收放大信號Von和Vop以產生輸出信號Voutn和Voutp。對於動態放大器610，電晶體M1和M2中的每一個都由PMOS實現，以及，電晶體M1和M2作為/用作(serve as)輸入對來接收輸入信號Vip和Vin以在電晶體M1和M2的增益電極(即輸出端N1和N2)產生放大信號Von和Vop。電晶體M3由PMOS實現，其耦接在電晶體M1/M2的源極和參考電壓AVDD之間，以及，電晶體M3用作電流源，用於啟用或禁用動態放大器610的放大階段。電晶體M4至M9中的每一個均由NMOS實現，其中，電晶體M4耦接到輸出端N1，電晶體M5耦接在參考電壓AVSS與電晶體M4之間，電晶體M6耦接在參考電壓AVSS與輸出端N1之間，電晶體M7耦接至輸出端N2，電晶體M8耦接在參考電壓AVSS與電晶體M7之間，電晶體M9耦接在參考電壓AVSS與輸出端N2之間。電晶體M4和M7作為/用作另一輸入對來接收差分輸入信號Vip和Vin以提高動態放大器610的增益。在本實施例中，電晶體M3、M6和M9受時鐘信號Clkc控制，而電晶體M5和M8受時鐘信號Clkb控制，其中，時鐘信號Clkc用於使能電晶體M3放大輸入信號Vip和Vin以產生放大信號Von和Vop，時鐘信號Clkb用於在鎖存電路620成 功產生輸出信號Voutn和Voutp時禁用M5和M8，以降低功耗。此外，時鐘信號Clkb是根據時鐘信號Clkc產生的，時鐘信號Clkb能夠在適當的時候使能或禁止電晶體M5和M8。
動態放大器610中的信號時序的示意圖與第2圖所示的實施例類似，動態放大器610具有兩個輸入對，其中一個輸入對包括電晶體M1和M2(PMOS)，而另一個輸入對包括電晶體M4和M7(NMOS)，以及，由於電晶體M4和M7用於從輸出端N1和N2汲取電流，因此，動態放大器110的增益將增大。此外，由於電晶體M1和M2提供跨導gmp，電晶體M4和M7提供跨導gmn，以及，跨導gmn和跨導gmp在時間上是部分重疊的，因此，動態放大器610將具有更高的增益和更長的放大階段。此外，時鐘信號Clkb的產生可參考第4圖和第5圖所示的實施例，因此，這裡省略動態比較器600的詳細描述。
在第1圖和第6圖所示的實施例中，動態放大器110/610僅在時鐘信號Clkc的上升沿對輸入信號Vin/Vip進行採樣(sample)。在另一實施例中，該動態放大器可以被設計為在該時鐘信號的上升沿和下降沿均對輸入信號Vin/Vip進行採樣。具體來說，第7圖是根據本發明一實施例的動態比較器700的示意圖。如第7圖所示，動態比較器700包括動態放大器710以及兩個鎖存電路720、730，其中，動態放大器710包括電晶體M11至M16，其耦接在參考電壓AVDD(即電源電壓)和參考電壓AVSS(即，接地電壓)之間。動態比較器700可以用在需要較高增益和較低功耗的任何電路中，例如，動態比較器700可以用在SAR ADC中。
在動態比較器700中，動態放大器710被配置為在時鐘信號Clk的上升沿和下降沿接收(例如，採樣)輸入信號Vip和Vin(差分輸入信號)以產生放大信號Von和Vop(差分放大信號)。鎖存電路720響應於時鐘信號Clk的上升沿接收產生的放大信號Von和Vop，以產生輸出信號Voutn和Voutp。鎖存電路730響應於時鐘信號Clk的下降沿接收產生的放大信號Von和Vop，以產生輸出信號Voutn和 Voutp。對於動態放大器710，電晶體M11和M12中的每一個都可以由NMOS實現，以及，電晶體M11和M12作為輸入對接收輸入信號Vip和Vin以在電晶體M1和M2的增益電極(即輸出端N1和N2)產生放大信號Von和Vop。電晶體M13可以由NMOS實現，其耦接在電晶體M11/M12的源極和參考電壓AVSS之間，以及，電晶體M13用作電流源，用於啟用或禁用動態放大器710的電晶體M11/M12對應的放大階段(amplification phase)。電晶體M14和M15中的每一個可以分別由PMOS實現，其中，電晶體M14和M15用作另一輸入對接收輸入信號Vip和Vin以在電晶體M14和M15的增益電極(即輸出端N1和N2)產生放大信號Von和Vop。電晶體M16由PMOS實現，其耦接在電晶體M14/M15的源極和參考電壓AVDD之間，以及，電晶體M16用作電流源，用於啟用或禁用動態放大器710的電晶體M14/M15對應的放大階段。在本實施例中，電晶體M13和M16由時鐘信號Clk控制。
關於鎖存電路720和730，當動態放大器710在時鐘信號Clk的上升沿採樣輸入信號Vin和Vip以產生放大信號Vop和Von時，對應於鎖存電路720的開關被使能，從而，鎖存電路720接收放大信號Vop和Von以產生輸出信號Voutp和Voutn。此外，當動態放大器710在時鐘信號Clk的下降沿採樣輸入信號Vin和Vip以產生放大信號Vop和Von時，對應於鎖存電路730的開關被使能，從而，鎖存電路730接收到放大信號Vop和Von以產生輸出信號Voutp和Voutn。
第8圖示出了根據本發明一實施例的動態放大器710的信號時序和特性的示意圖。一開始，時鐘信號Clk為低電平，因此，電晶體M13被禁用而電晶體M16被使能，放大信號Von和Vop為高電平。然後，當時鐘信號Clk的電壓電平開始上升(即上升沿)時，電晶體M13被使能並形成電流通路，從而，放大信號Von和Vop的電壓電平開始下降。此時，動態放大器710如同積分器一樣工作，電晶體M11和M12工作在飽和區，以及，電晶體M11和M12具有較高的跨導(即第 8圖中的符號“gmn”)，以增大動態放大器710的增益。然後，當放大信號Von和Vop下降到閾值電壓電平時，電晶體M11和M12不工作在飽和區，電晶體M11和M12具有較低的跨導，以及，動態增益放大器710減小。
此外，當時鐘信號Clk的電壓電平開始下降(即下降沿)時，電晶體M16被使能並形成電流通路，從而，使得放大信號Von和Vop的電壓電平開始上升/增大。此時，動態放大器710如同積分器一樣工作，電晶體M14和M15工作在飽和區，以及，電晶體M14和M15具有較高的跨導(即第8圖中的符號“gmp”)，以增大動態放大器710的增益。然後，當放大信號Von和Vop達到閾值電壓電平時，電晶體M14和M15不工作在飽和區，電晶體M14和M15具有較低的跨導，以及，動態放大器710的增益減小。
在第7圖和第8圖所示的實施例中，動態放大器710具有兩個輸入對，其中一個輸入對是電晶體M11和M12(NMOS)，而另一個輸入對是電晶體M14和M15(PMOS)。因此，由於兩個輸入對被分別配置為在時鐘信號Clk的上升沿和下降沿對輸入信號Vin/Vip進行採樣，因此，動態放大器710將具有更高的效率。
在一實施例中，可以將動態放大器710修改為具有第1圖所示的增益提升技術。具體來說，第9圖示出了根據本發明一實施例的動態放大器900。如第9圖所示，與動態放大器710相比，動態放大器900還包括電晶體M17和電晶體M18，電晶體M17耦接在電晶體M12的源極與參考電壓AVSS之間，以及，電晶體M18耦接在電晶體M15的源極與參考電壓AVDD之間。在本實施例中，電晶體M17與M18可視為增益提升電路，用以提升/提高動態放大器710的增益。電晶體M17受時鐘信號Clk_bn控制，以在動態放大器900的電晶體M14與M15在時鐘信號Clk的下降沿對輸入信號Vin和Vip進行採樣時提供跨導，以提高動態放大器900的增益。電晶體M18受時鐘信號Clk_bp控制，以在動態放大器900的電晶體M11和M12在時鐘信號Clk的上升沿對輸入信號Vin和Vip進行採樣時提供跨導，以提 高動態放大器900的增益。
第10圖示出了根據本發明一實施例的動態放大器910的信號時序和特性的示意圖。一開始，時鐘信號Clk為低電平，因此，電晶體M13被禁用而電晶體M16被使能，以及，放大信號Von和Vop具有高電平。然後，當時鐘信號Clk的電壓電平開始上升(即上升沿)時，電晶體M13被使能並形成電流通路，從而，使得放大信號Von和Vop的電壓電平開始下降。此時，動態放大器900如同積分器一樣工作，電晶體M11和M12工作在飽和區，以及，電晶體M11和M12具有較高的跨導(即第10圖中的符號“gmn”)以增大動態放大器710的增益。然後，當放大信號Von和Vop下降到閾值電壓時，例如第2圖中所示的“Vi+thp”，電晶體M18開始工作在飽和區，以及，電晶體M18具有較高的跨導(即第10圖中的符號“gmp”)，以增大動態放大器710的增益。然後，當放大信號Von和Vop下降到較低的閾值電壓電平，電晶體M11和M12不工作在飽和區，電晶體M11和M12具有較低的跨導，以及，動態放大器900的增益降低。從而，由於電晶體M11和M12提供跨導gmn，電晶體M14和M15提供跨導gmp，且跨導gmn和跨導gmp是部分重疊的，因此，針對在時鐘信號Clk的上升沿進行的採樣操作，動態放大器900將具有更高的增益和更長的放大階段。
此外，當時鐘信號Clk的電壓電平開始下降(即下降沿)時，電晶體M16被使能並形成電流通路，使得放大信號Von和Vop的電壓電平開始上升。此時，動態放大器900如同積分器一樣工作，電晶體M14和M15工作在飽和區，以及，電晶體M14和M15具有較高的跨導(即第10圖中的符號“gmp”)，以增大動態放大器900的增益。然後，當放大信號Von和Vop增大到閾值電壓時，電晶體M11和M12開始工作在飽和區，以及，電晶體M11和M12具有更高的跨導(即第10圖中的符號“gmn”)，以增大動態放大器900的增益。然後，當放大信號Von和Vop達到較高的閾值電壓電平時，電晶體M14和M15不工作在飽和區，電晶體M14 和M15具有較低的跨導，且動態放大器900的增益減小。從而，由於電晶體M14和M15提供跨導gmp，電晶體M11和M12提供跨導gmn，且跨導gmn和跨導gmp是部分重疊的，因此，針對在時鐘信號Clk的下降沿進行的採樣操作，動態放大器900將具有更高的增益和更長的放大階段。
此外，時鐘信號Clk_bp可以是通過使用任何合適的邏輯電路產生的，只要該邏輯電路能夠在放大階段的一部分的期間產生具有低電壓電平的時鐘信號Clk_bp來使能電晶體M18以及能夠在鎖存電路720準備好時產生具有高電壓電平的時鐘信號Clk_bp就行。例如，時鐘信號Clk_bp可以是通過使用邏輯電路400或邏輯電路500產生的，即該邏輯電路可以接收輸出信號Voutn、Voutp和時鐘信號Clk來產生時鐘信號Clk_bp，或者，邏輯電路可以接收放大信號Von、Vop和時鐘信號Clk以產生時鐘信號Clk_bp。只要該邏輯電路可以在放大階段的一部分的期間產生具有低電平的時鐘信號Clk_bp來使能電晶體M18以及能夠在鎖存電路720準備好時產生具有高電平的時鐘信號Clk_bp就可以，具體地，本發明不做限制。
類似地，時鐘信號Clk_bn可以是通過任何合適的邏輯電路產生的，只要該邏輯電路可以在放大階段的一部分的期間產生具有高電壓電平的時鐘信號Clk_bn來使能電晶體M17且能夠在鎖存電路730準備好時產生具有低電壓電平的時鐘信號Clk_bn就行，具體地，本發明不做限制。
簡而言之，在本發明提供的動態比較器中，通過使用具有兩個輸入對的動態放大器，動態比較器將具有更高的增益和更長的放大階段，以改善/提高雜訊性能。此外，本發明還提供了一種動態放大器，其能夠在時鐘信號的上升沿和下降沿對輸入信號進行採樣，以提高動態比較器的效率。
在申請專利範圍中使用諸如“第一”，“第二”，“第三”等序數術語來修改申請專利要素，其本身並不表示一個申請專利要素相對於另一個申請專利要 素的任何優先權、優先級或順序，或執行方法動作的時間順序，但僅用作標記，以使用序數詞來區分具有相同名稱的一個申請專利要素與具有相同名稱的另一個元素要素。
雖然已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更，例如，可以通過結合不同實施例的若干部分來得出新的實施例。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。所屬技術領域中具有通常知識者皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:動態比較器
110:動態放大器
120:鎖存電路
M1-M9:電晶體

Claims (15)

  1. 一種動態比較器，其中，該動態比較器包括動態放大器和鎖存電路，該動態放大器包括：第一輸入對，被配置為接收輸入信號，以在輸出端產生放大信號；電流源，耦接在該第一輸入對與第一參考電壓之間；以及增益提升電路，耦接在該第一輸入對和第二參考電壓之間，被配置為接收該輸入信號，以選擇性地向該輸出端注入電流或者選擇性地從該輸出端汲取電流；其中，該鎖存電路耦接該動態放大器，被配置為接收該放大信號，以產生輸出信號；其中，該第一輸入對包括第一電晶體和第二電晶體，該增益提升電路包括第三電晶體、第四電晶體、第五電晶體和第六電晶體，該第三電晶體耦接到該第一電晶體，該第四電晶體耦接到該第二電晶體，該第五電晶體耦接在該第三電晶體和該第二參考電壓之間，該第六電晶體耦接在該第四電晶體和該第二參考電壓之間；以及，該電流源受第一時鐘信號控制，該第五電晶體和該第六電晶體受第二時鐘信號控制。
  2. 如請求項1所述之動態比較器，其中，該輸入信號為差分輸入信號，該放大信號為在第一輸出端和第二輸出端產生的差分放大信號，以及，該第三電晶體經由該第一輸出端耦接到該第一電晶體，該第四電晶體經由該第二輸出端耦接到該第二電晶體，其中，該差分輸入信號被輸入至該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體的閘極。
  3. 如請求項2所述之動態比較器，其中，該第一電晶體和該第二電晶體為N型電晶體，該第三電晶體和該第四電晶體為P型電晶體。
  4. 如請求項2所述之動態比較器，其中，該第一電晶體和該第二 電晶體為P型電晶體，以及，該第三電晶體和該第四電晶體為N型電晶體。
  5. 如請求項1所述之動態比較器，其中，該動態比較器還包括：邏輯電路，被配置為接收該第一時鐘信號和該輸出信號，以產生該第二時鐘信號。
  6. 如請求項5所述之動態比較器，其中，該邏輯電路被配置為在該動態放大器的放大階段的一部分的期間產生該第二時鐘信號以啟用該第五電晶體和該第六電晶體，以及，該邏輯電路還被配置為在該鎖存電路成功產生該輸出信號時產生該第二時鐘信號以禁用該第五電晶體和該第六電晶體。
  7. 如請求項5所述之動態比較器，其中，該邏輯電路包括與非門。
  8. 如請求項1所述之動態比較器，其中，該動態比較器還包括：邏輯電路，被配置為接收該第一時鐘信號和該放大信號以產生該第二時鐘信號，其中，該邏輯電路被配置為在該動態放大器的放大階段的一部分的期間產生該第二時鐘信號以啟用該第五電晶體和該第六電晶體，以及，該邏輯電路還被配置為在該鎖存電路成功產生該輸出信號時產生該第二時鐘信號以禁用該第五電晶體和該第六電晶體。
  9. 如請求項2所述之動態比較器，其中，該第一電晶體和該第二電晶體在第一時段的期間提供第一跨導以增大該動態放大器的增益，該第三電晶體和該第四電晶體在第二時段的期間提供第二跨導以增大該動態放大器的增益，該第一時段早於該第二時段，且該第一時段和該第二時段是部分重疊的。
  10. 一種動態比較器，其中，該動態比較器包括動態放大器和鎖存電路，該動態放大器包括：第一輸入對和第二輸入對，用於接收輸入信號以在輸出端產生放大信號；第一電流源，耦接在該第一輸入對與第一參考電壓之間；以及第二電流源，耦接在該第二輸入對與第二參考電壓之間； 其中，該鎖存電路耦接該動態放大器，用於接收該放大信號以產生輸出信號；其中，該第一電流源和該第二電流源由第一時鐘信號控制，以使得該第一輸入對在該第一時鐘信號的上升沿對該輸入信號進行採樣以及使得該第二輸入對在該第一時鐘信號的下降沿對該輸入信號進行採樣；其中，該動態放大器還包括：第一增益提升電路，耦接在該第一輸入對與該第一參考電壓之間，用於在該第一輸入對對該輸入信號進行採樣時提供跨導；以及第二增益提升電路，耦接在該第二輸入對與該第二參考電壓之間，用於在該第二輸入對對該輸入信號進行採樣時提供跨導。
  11. 如請求項10所述之動態比較器，其中，該第一輸入對包括第一N型電晶體和第二N型電晶體，該第二輸入對包括第一P型電晶體和第二P型電晶體，該第一N型電晶體通過第一輸出端耦接至該第一P型電晶體，該第二N型電晶體通過第二輸出端耦接至該第二P型電晶體，以及，該輸入信號為差分輸入信號，其被輸入給該第一N型電晶體、該第二N型電晶體、該第一P型電晶體和該第二P型電晶體的閘極。
  12. 如請求項11所述之動態比較器，其中，該第一電流源由第三N型電晶體實現，以及，該第二電流由第三P型電晶體實現。
  13. 如請求項12所述之動態比較器，其中，該第一增益提升電路包括第四N型電晶體，該第二增益提升電路包括第四P型電晶體，該第四N型電晶體耦接在該第一輸入對與該第一參考電壓之間，以及，該第四P型電晶體耦接在該第二輸入對與該第二參考電壓之間。
  14. 如請求項13所述之動態比較器，其中，該第四N型電晶體受第二時鐘信號控制，該第四P型電晶體受第三時鐘信號控制，以及，該動態比較器 還包括：邏輯電路，其中，該邏輯電路接收該第一時鐘信號和該輸出信號以產生該第二時鐘信號和該第三時鐘信號，或者，該邏輯電路接收該第一時鐘信號和該放大信號以產生該第二時鐘信號和該第三時鐘信號。
  15. 如請求項14所述之動態比較器，其中，該邏輯電路被配置為在該動態放大器的放大階段的一部分的期間產生該第三時鐘信號以使能該第四P型電晶體並在該鎖存電路成功產生該輸出信號時產生該第三時鐘信號以禁用該第四P型電晶體；以及，該邏輯電路還被配置為在該動態放大器的放大階段的一部分的期間產生該第二時鐘信號以使能該第四N型電晶體並在該鎖存電路成功產生該輸出信號時產生該第二時鐘信號以禁用該第四N型電晶體。
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