CN112234948B - 高速高线性度时间交叉动态运算放大器电路 - Google Patents

高速高线性度时间交叉动态运算放大器电路 Download PDF

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Abstract

高速高线性度时间交叉动态运算放大器电路，涉及集成电路技术，本发明包括：第一电流通道，包括第一MOS管、第二MOS管和第三MOS管；第二电流通道，包括第四MOS管、第五MOS管和第六MOS管；第一MOS管和第四MOS管的电流输出端构成一对差分输出端；第一MOS管和第四MOS管的控制端构成一对差分输入端；第七MOS管的控制端和第一MOS管的控制端相接；第九MOS管的控制端和第四MOS管的控制端相接，电流输入端接第一MOS管的电流输出端，电流输出端接第十MOS管的电流输入端，第十MOS管的电流输出端接地。本发明极大的提高了超高速ADC电路采样环节的线性度。

Description

高速高线性度时间交叉动态运算放大器电路
技术领域
本发明涉及集成电路技术。
背景技术
电路具体应用在超高速ADC电路的模拟前端(AFE)。在超高速ADC电路设计中，需要使用输出缓冲器电路对模拟前端模块的输入采样信号进行隔离，同时将输入采样信号放大驱动下一级ADC电路。本发明的输出缓冲器电路相对于以往的同类型电路，本电路提高了输入采样电路中的一个重要指标：无杂散动态范围(SFDR)。以往的超高速ADC中，20GHz以上的ADC模拟前端的SFDR大约40-50dB，而本设计电路的动态运放电路，可以使模拟前端的SFDR达到55dB以上。
如图1所示为一个传统的时间交织ADC电路的输入结构，其架构为第一级四个通道phi1_3到phi1_0，精确采样输入信号Vi，然后由第二级时钟phi2_15到phi2_0分发采样的信号到电容Cs，得到采样的信号Vn，发明所涉及到的关于SFDR的性能指标都是基于Vn这个信号的。Vn电压值不仅很容易受到输入走线、开关寄生电容荷时钟的影响，还容易受到动态运放的输入寄生电容的影响，尤其重要的是，动态运放由于要驱动大电流，它引入的非线性电容和电荷往往占主要因素。
第二种现有技术为类似于反相器的结构，参见图2，使用开关Q7和Q8用于采样和保持的不同阶段的切换，其目的是在采样阶段采样输入信号的同时复位输出信号Vsample到共模电平，有助于下一次驱动放大。
现有技术主要由以下两个缺点：1.由于有放大和复位两个阶段，输入管Q5和Q6处于不同的工作状态(放大时Q7和Q8导通，Q5和Q6工作在饱和区；复位时Q7和Q8关断，Q5和Q6工作在截止区)，导致输入管的寄生电容偏差很大，极大的影响采样电容Cs和寄生电容总和的稳定性，进而恶化SFDR；2.由于采用开关结构，放大支路的电流关断和导通，时钟电荷会耦合到采样电容Cs上，也会恶化采样信号。
发明内容
本发明所要解决的技术问题是，提供一种动态运算放大器电路，以减小采样电容Cs和其节点路线上的寄生电容，使采样时输入走线上的寄生电容稳定。
本发明解决所述技术问题采用的技术方案是，高速高线性度时间交叉动态运算放大器电路，包括：
第一电流通道，包括顺次串联于高电平和地电平之间第一MOS管、第二MOS管和第三MOS管，其中第一MOS管和第二MOS管的导电类型相反，第一MOS管和第二MOS管的控制端相接；
第二电流通道，包括顺次串联于高电平和地电平之间第四MOS管、第五MOS管和第六MOS管，其中第四MOS管和第五MOS管的导电类型相反，第四MOS管和第五MOS管的控制端相接；
第一MOS管和第四MOS管导电类型相同；
第一MOS管和第四MOS管的电流输出端构成一对差分输出端；
第一MOS管和第四MOS管的控制端构成一对差分输入端；
第七MOS管的控制端和第一MOS管的控制端相接，电流输入端接第四MOS管的电流输出端，电流输出端接第八MOS管的电流输入端，第八MOS管的电流输出端接地；
第九MOS管的控制端和第四MOS管的控制端相接，电流输入端接第一MOS管的电流输出端，电流输出端接第十MOS管的电流输入端，第十MOS管的电流输出端接地；
第八MOS管的控制端和第十MOS管的控制端相连于正相时钟输入点CKP，第三MOS管的控制端和第六MOS管的控制端相连于反相时钟输入点CKN。
所述正相时钟输入点和反相时钟输入点之间通过一个电容连接。
所述第一MOS管、第四MOS管为PMOS管，第二MOS管、第三MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管和第十MOS管为NMOS管。
本发明改进了电路结构，极大的提高了超高速ADC电路采样环节的线性度，主要体现在无杂散动态范围(SFDR)上，为更高的精度的ADC的研发提供可能性。
附图说明
图1是第一种现有技术的示意图。
图2是第二种现有技术的示意图。
图3为本发明的电路图。
图4为本发明的单通道示意图。
具体实施方式
本文以电流的方向表述MOS管的端口，对于PMOS管而言，电流输入端是指源端，电流输出端是指漏端，控制端是指栅端；对于NMOS管而言，电流输入端是指漏端，电流输出端是指源端，控制端是指栅端，对于普通技术人员而言是清楚无疑的。
本文所述的“导电类型”是指P型或者N型，本文将P型MOS管和N型MOS管称为两种导电类型相反的MOS管。
本发明提供了一种高速高线性度时间交叉动态运算放大器电路，包括：
第一电流通道，包括顺次串联于高电平和地电平之间第一MOS管301、第二MOS管302和第三MOS管303，其中第一MOS管301和第二MOS管302的导电类型相反，第一MOS管301和第二MOS管302的控制端相接；
第二电流通道，包括顺次串联于高电平和地电平之间第四MOS管304、第五MOS管305和第六MOS管306，其中第四MOS管304和第五MOS管305的导电类型相反，第四MOS管304和第五MOS管305的控制端相接；
第一MOS管301和第四MOS管304导电类型相同；
第一MOS管301和第四MOS管304的电流输出端构成一对差分输出端；
第一MOS管301和第四MOS管304的控制端构成一对差分输入端；
第七MOS管307的控制端和第一MOS管301的控制端相接，电流输入端接第四MOS管304的电流输出端，电流输出端接第八MOS管308的电流输入端，第八MOS管308的电流输出端接地；
第九MOS管309的控制端和第四MOS管304的控制端相接，电流输入端接第一MOS管301的电流输出端，电流输出端接第十MOS管310的电流输入端，第十MOS管310的电流输出端接地；
第八MOS管308的控制端和第十MOS管310的控制端相连于正相时钟输入点CKP，第三MOS管303的控制端和第六MOS管306的控制端相连于反相时钟输入点CKN。
所述正相时钟输入点和反相时钟输入点之间通过一个电容连接。
图3是本发明的一个实施例，第一MOS管、第四MOS管为PMOS管，第二MOS管、第三MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管和第十MOS管为NMOS管。
在复位阶段CKN关断CKP导通，输出电流从通路2流出，因为INP和INN为差分输入信号，INP驱动的PMOS管电流和INN驱动的NMOS管电流相位相反，结合后抵消，只保留直流信息，达到复位的目的；放大时，CKP关断CKN导通，电流从1通路流出，电流工作为反相器状态。
由于保证模拟前端电路SFDR性能的主要因素是采样电容Cs及其寄生电容总和的稳定性，其不随输入电压和采样保持阶段切换的影响，而Cs又最容易受到动态运放的影响，恶化其电容值，本发明其目的就是减小动态运放的工作对其影响。
参见图4，Vn是采样后的输入电压，被以电荷的形式保存在Cs为主的电容上，这个电容主要包括Cs、Cgsp和Cgsn，其中Cgsp和Cgsn为PMOS和NMOS的栅源寄生电容，这两个电容的容值受MOS管的状态和输入电压影响，严重影响电路的线性度。假设Vn所在节点的电容Ctot＝Cs+Cgsp+Cgsn，那么Cgs＝Cgsp+Cgsn的大小和变化程度直接影响Ctot。由于Vn的存在形式是由电荷Qn保持的，电压Vn＝Qn/Ctot，因此Ctot的变化直接影响Vn的线性度，进而影响下一级驱动放大。
本发明中，由于通路1和2是交替导通的，所以Cgsp一直处于饱和区，容值较为稳定，NMOS的Cgsn在通道1和通道2交替导通关断，但是其总值稳定，也可以保证容值稳定，而且，Cgs即使在MOS管工作在饱和区也是有一定非线性的，其值受Vgs(栅源电压)影响，且PMOS和NMOS的变化方向相反，可以通过调节PMOS和NMOS大小来抵消这个变化，提高电容的稳定性。在图3中，加入AB两点之间的电容组成高通通路，用以抵消CKP和CKN切换时的开关电荷耦合，防止CLK的电荷通过开关的Cgd(栅漏电容)和Cgsn通路串到在Vn上，影响Ctot的电荷值。
本发明的输出缓冲器电路相对于以往的同类型电路，本电路提高了输入采样电路中的一个重要指标：无杂散动态范围(SFDR)。以往的超高速ADC中，20GHz以上的ADC模拟前端的SFDR大约40-50dB，而本设计电路的动态运放电路，可以使模拟前端的SFDR达到55dB以上。
本发明的电路在芯片中处于芯片输入阶段的超高速部分，芯片一般为超高速采样，其电路的输入信号极快，采样时钟极高，这部分电路中非理性的细微变化都直接制约了芯片的性能。因此各公司都在AFE部分进行优化。在已有的超高速ADC设计中，输入电路架构基本类似，但是为了提高SFDR等指标，各公司在动态运放等电路具体优化，在已有的芯片结果看来，一般大于20GHz的输入信号时，芯片的SDFR会下降到40dB左右。而本发明相较于已有的芯片，直接将SFDR提高到55dB以上。

Claims (3)

1.高速高线性度时间交叉动态运算放大器电路，其特征在于，包括：
第一电流通道，包括顺次串联于高电平和地电平之间第一MOS管、第二MOS管和第三MOS管，其中第一MOS管和第二MOS管的导电类型相反，第一MOS管和第二MOS管的控制端相接；
第二电流通道，包括顺次串联于高电平和地电平之间第四MOS管、第五MOS管和第六MOS管，其中第四MOS管和第五MOS管的导电类型相反，第四MOS管和第五MOS管的控制端相接；
第一MOS管和第四MOS管导电类型相同；
第一MOS管和第四MOS管的电流输出端构成一对差分输出端；
第一MOS管和第四MOS管的控制端构成一对差分输入端；
第七MOS管的控制端和第一MOS管的控制端相接，电流输入端接第四MOS管的电流输出端，电流输出端接第八MOS管的电流输入端，第八MOS管的电流输出端接地；
第九MOS管的控制端和第四MOS管的控制端相接，电流输入端接第一MOS管的电流输出端，电流输出端接第十MOS管的电流输入端，第十MOS管的电流输出端接地；
第八MOS管的控制端和第十MOS管的控制端相连于正相时钟输入点，第三MOS管的控制端和第六MOS管的控制端相连于反相时钟输入点。
2.如权利要求1所述的高速高线性度时间交叉动态运算放大器电路，其特征在于，所述正相时钟输入点和反相时钟输入点之间通过一个电容连接。
3.如权利要求1所述的高速高线性度时间交叉动态运算放大器电路，其特征在于，所述第一MOS管、第四MOS管为PMOS管，第二MOS管、第三MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管和第十MOS管为NMOS管。
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