CN111130551B - 一种基于电感拓频的缓冲器及其采样前端电路 - Google Patents

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Abstract

本发明公开了一种基于电感拓频的缓冲器及其采样前端电路，基于电感拓频的缓冲器包括匹配电路、偏置电路、源跟随电路和电感拓频电路，其中，匹配电路，用于对输入信号进行阻抗匹配处理得到匹配处理信号；偏置电路，连接匹配电路，用于为源跟随电路提供偏置电压，并将匹配处理信号输入至源跟随电路；源跟随电路，连接偏置电路，用于根据偏置电压对匹配处理信号进行信号跟随处理得到跟随处理信号；电感拓频电路，连接源跟随电路，用于对跟随处理信号进行信号补偿处理得到输出信号。本发明提供的基于电感拓频的缓冲器，拥有极高的采样精度、极高的线性度，尤其经电感拓频电路处理使得缓冲器拥有可以覆盖5G、6G频段的信号带宽。

Description

一种基于电感拓频的缓冲器及其采样前端电路
技术领域
本发明属于模数混合集成电路技术领域，具体涉及一种基于电感拓频的缓冲器及其采样前端电路。
背景技术
缓冲器电路对于例如DAC稳定参考电压的提供在数据转换类电路中非常重要，直接决定了DAC在切换过程中的准确性，影响到整个DAC的动态性能和静态性能，如SNDR，INL，DNL等等。选取一个好的基准电压缓冲器电路，对于DAC设计，尤其是其在高精度领域中的应用，显得至关重要。
缓冲器电路主要用于隔离信号源与后级电路、驱动后级电路、减小输入负载。理想的缓冲器需具备无穷大的输入阻抗，且其输出阻抗为零。若缓冲器电路作为信号进入采样电路的第一级，必须是线性的、高速的，且带宽必须满足要求。同时，为尽可能减小外部电路所必须提供的大充电电流，以及因为开关高速切换所导致的瞬态电流过冲对系统带来的不利影响，使用集成的缓冲器或放大器可大幅减小开关电流，简化采样前端外部电路设计。目前常见的缓冲器电路采用了一级或者二级运放的设计，其由差分输入的第一级放大器和单端输入的第二级放大器组成。
但是目前的缓冲器电路大多具有带宽小、功耗大、线性度差、精度低的缺点，尤其是带宽小无法满足现代高速无线通信环境的性能要求。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于电感拓频的缓冲器及其采样前端电路。
本发明实施例提供了一种基于电感拓频的缓冲器，包括：
匹配电路、偏置电路、源跟随电路和电感拓频电路，其中，
所述匹配电路，用于对输入信号进行阻抗匹配处理得到匹配处理信号；
所述偏置电路，连接所述匹配电路，用于为所述源跟随电路提供偏置电压，并将所述匹配处理信号输入至所述源跟随电路；
所述源跟随电路，连接所述偏置电路，用于根据所述偏置电压对所述匹配处理信号进行信号跟随处理得到跟随处理信号；
所述电感拓频电路，连接所述源跟随电路，用于对所述跟随处理信号进行信号补偿处理得到输出信号。
在本发明的一个实施例中，所述匹配电路包括电感Lm1、电感Lm2、电阻Rm1、电阻Rm2，其中，
所述电感Lm1的一端与第一信号输入端、所述偏置电路连接，所述电感Lm1的另一端与所述电阻Rm1的一端连接，所述电阻Rm1的另一端接地，所述电感Lm2的一端与第二信号输入端、所述偏置电路连接，所述电感Lm2的另一端与所述电阻Rm2的一端连接，所述电阻Rm2的另一端接地。
在本发明的一个实施例中，所述偏置电路包括电阻R1～R8、电容C1～C8，其中，
所述电阻R1的一端、所述电阻R5的一端与VBN1连接，所述电阻R2的一端、所述电阻R6的一端与VBN2连接，所述电阻R3的一端、所述电阻R7的一端与VBP1连接，所述电阻R4的一端、所述电阻R8的一端与VBP2连接，所述电阻R1的另一端与所述电容C1的一端、所述源跟随电路连接，所述电阻R2的另一端与所述电容C1的另一端、所述电容C2的一端、所述源跟随电路连接，所述电容C2的另一端与所述电容C3的一端、所述匹配电路连接，所述电阻R3的另一端与所述电容C3的另一端、所述电容C4的一端、所述源跟随电路连接，所述电阻R4的另一端与所述电容C4的另一端、所述源跟随电路连接，所述电阻R5的另一端与所述电容C5的一端、所述源跟随电路连接，所述电阻R6的另一端与所述电容C5的另一端、所述电容C6的一端、所述源跟随电路连接，所述电容C6的另一端与所述电容C7的一端、所述匹配电路连接，所述电阻R7的另一端与所述电容C7的另一端、所述电容C8的一端、所述源跟随电路连接，所述电阻R8的另一端与所述电容C8的另一端、所述源跟随电路连接。
在本发明的一个实施例中，所述源跟随电路包括晶体管M1～M8，其中，
所述晶体管M1～M8的栅极均连接所述偏置电路，所述晶体管M1的漏极、所述晶体管M5的漏极均与VDD连接，所述晶体管M1的源极与所述晶体管M2的漏极连接，所述晶体管M2的源极、所述晶体管M3的源极与所述电感拓频电路连接，所述晶体管M3的漏极与所述晶体管M4的源极连接，所述晶体管M4的漏极、所述晶体管M8的漏极均与VSS连接，所述晶体管M5的源极与所述晶体管M6的漏极连接，所述晶体管M6的源极、所述晶体管M7的源极与所述电感拓频电路连接，所述晶体管M7的漏极与所述晶体管M8的源极连接。
在本发明的一个实施例中，所述晶体管M1、所述晶体管M2、所述晶体管M5、所述晶体管M6为NMOS管，所述晶体管M3、所述晶体管M4、所述晶体管M7、所述晶体管M8为PMOS管。
在本发明的一个实施例中，所述电感拓频电路包括电感LP1、电感LP2、电感LP3、电感LP4，其中，
所述电感LP1的一端、电感LP2的一端、电感LP3的一端、电感LP4的一端均与所述源跟随电路连接，所述电感LP1的另一端与所述电感LP2的另一端、第一信号输出端连接，所述电感LP3的另一端与所述电感LP4的另一端、第二信号输出端连接。
本发明的又一个实施例提供了一种采样前端电路，包括缓冲电路、采样电路，其中，
所述缓冲电路，包括上述任一项所述的基于电感拓频的缓冲器，用于对输入信号进行缓冲处理得到缓冲信号；
所述采样电路，连接所述缓冲电路，用于对所述缓冲信号进行采样处理得到采样输出信号。
在本发明的一个实施例中，所述采样电路包括N路采样开关电路、N路采样输出电路，N为大于0的整数，其中，
所述N路采样开关电路，连接所述缓冲电路，用于对所述缓冲信号进行N路采样开关处理得到N路采样输入信号；
所述N路采样输出电路，第n路所述采样开关电路与第n路所述采样输出电路连接，0<n≤N，用于对所述N路采样输入信号进行采样得到所述采样输出信号。
在本发明的一个实施例中，所述N路采样开关电路包括N路第一采样开关电路、N路第二采样开关电路，其中，
所述N路第一采样开关电路，连接所述缓冲电路的第一信号输出端，用于对第一缓冲信号进行N路采样开关处理得到N路第一采样输入信号；
所述N路第二采样开关电路，连接所述缓冲电路的第二信号输出端，用于对第二缓冲信号进行N路采样开关处理得到N路第二采样输入信号。
在本发明的一个实施例中，所述N路采样输出电路包括N路第一采样输出电路、N路第二采样输出电路，其中，
所述N路第一采样输出电路，第n路所述第一采样开关电路与第n路所述第一采样输出电路连接，用于对所述N路第一采样输入信号进行采样得到第一采样输出信号；
所述N路第二采样输出电路，第n路所述第二采样开关电路与第n路所述第二采样输出电路连接，用于对所述N路第二采样输入信号进行采样得到第二采样输出信号。
与现有技术相比，本发明的有益效果：
本发明提供的基于电感拓频的缓冲器，拥有极高的采样精度、极高的线性度，尤其经电感拓频电路处理使得缓冲器拥有可以覆盖5G、6G频段的信号带宽，从而满足现代高速无线通信环境的性能要求。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种基于电感拓频的缓冲器的结构示意图；
图2是本发明实施例提供的一种基于电感拓频的缓冲器的具体电路示意图；
图3是本发明实施例提供的一种基于电感拓频的缓冲器未加入电感拓频电路的性能测试示意图；
图4是本发明实施例提供的一种基于电感拓频的缓冲器中加入电感拓频电路的性能测试示意图；
图5是本发明实施例提供的一种采样前端电路的结构示意图；
图6是本发明实施例提供的一种采样前端电路的另一种结构示意图；
图7是本发明实施例提供的一种采样前端电路的再一种结构示意图；
图8是本发明实施例提供的一种采样前端电路的具体电路示意图。
附图标记说明：
10-缓冲电路；20-采样电路；100-匹配电路；101-偏置电路；102-源跟随电路；103-电感拓频电路；201-N路采样开关电路；202-N路采样输出电路；2011-N路第一采样开关电路；2012-N路第二采样开关电路；2021-N路第一采样输出电路；2022-N路第二采样输出电路。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种基于电感拓频的缓冲器的结构示意图，本发明实施例提供了一种基于电感拓频的缓冲器，该基于电感拓频的缓冲器包括：
匹配电路100、偏置电路101、源跟随电路102和电感拓频电路103，其中，
匹配电路100，用于对输入信号进行阻抗匹配处理得到匹配处理信号；
偏置电路101，连接匹配电路100，用于为源跟随电路102提供偏置电压，并将匹配处理信号输入至源跟随电路102；
源跟随电路102，连接偏置电路101，用于根据偏置电压对匹配处理信号进行信号跟随处理得到跟随处理信号；
电感拓频电路103，连接源跟随电路102，用于对跟随处理信号进行信号补偿处理得到输出信号。
具体而言，目前通过运放的设计缓冲器电路，大多具有带宽小、功耗大、线性度差、精度低的缺点，无法满足现代高速无线通信环境的性能要求。基于上述存在的问题，本实施例提供了一种基于电感拓频的缓冲器，通过匹配电路100对输入信号进行阻抗匹配处理，使得输入信号可以工作在一个较高频带范围，然后将匹配处理后的信号通过偏置电路101输入至源跟随电路102中，偏置电路101为源跟随电路102提供不同偏置电压的偏置，保证了输出信号的线性度，源跟随电路102进行信号跟随处理，提高了信号线性跟随范围，进而提高了输出信号的采样精度，最后将跟随处理后的信号输入至电感拓频电路103，进行信号补偿处理，补偿了电路频率特性，从而拓展了信号带宽。
本实施例提供的基于电感拓频的缓冲器，拥有极高的采样精度、极高的线性度，尤其经电感拓频电路103处理使得缓冲器拥有可以覆盖5G、6G频段的信号带宽，从而满足现代高速无线通信环境的性能要求。
进一步地，本实施例匹配电路100包括电感Lm1、电感Lm2、电阻Rm1、电阻Rm2。
具体而言，请参见图2，图2是本发明实施例提供的一种基于电感拓频的缓冲器的具体电路结构示意图，本实施例匹配电路100中：电感Lm1的一端与第一信号输入端VIN_P、偏置电路101连接，电感Lm1的另一端与电阻Rm1的一端连接，电阻Rm1的另一端接地，电感Lm2的一端与第二信号输入端VIN_N、偏置电路101连接，电感Lm2的另一端与电阻Rm2的一端连接，电阻Rm2的另一端接地，其中，第一信号输入端VIN_P、第二信号输入端VIN_N的输入信号为一对互补差分信号。本实施例匹配电路100用来匹配前级传输线特性阻抗，匹配阻抗以防止驻波并确保从源到负载的有效信号功率传输，防止信号反射，输出的匹配处理信号将输入至偏置电路101中。通常匹配阻抗采用RC并联方式，由于匹配电路中寄生电容在高频时会对电路产生极大的影响，因此本实施例匹配电路100采用RL串联的超宽带匹配电路，电感Lm1、电阻Rm1串联形成第一信号输入端VIN_P的超宽带匹配电路，电感Lm2、电阻Rm2串联形成第二信号输入端VIN_N的超宽带匹配电路，其中，电感Lm1、电感Lm2抵消了容性阻抗带来的影响，使得匹配电路100能够在超宽频带范围满足源阻抗和负载的高度匹配，即减小了寄生电容对电路频率特性的影响，提高了输入信号的带宽。
进一步地，本实施例偏置电路101包括电阻R1～R8、电容C1～C8。
具体而言，请再参见图2，本实施例偏置电路101中：电阻R1的一端、电阻R5的一端与VBN1连接，电阻R2的一端、电阻R6的一端与VBN2连接，电阻R3的一端、电阻R7的一端与VBP1连接，电阻R4的一端、电阻R8的一端与VBP2连接，电阻R1的另一端与电容C1的一端、源跟随电路102连接，电阻R2的另一端与电容C1的另一端、电容C2的一端、源跟随电路102连接，电容C2的另一端与电容C3的一端、匹配电路100中的电感Lm1一端连接，电阻R3的另一端与电容C3的另一端、电容C4的一端、源跟随电路102连接，电阻R4的另一端与电容C4的另一端、源跟随电路102连接，电阻R5的另一端与电容C5的一端、源跟随电路102连接，电阻R6的另一端与电容C5的另一端、电容C6的一端、源跟随电路102连接，电容C6的另一端与电容C7的一端、匹配电路100中的电感Lm2一端连接，电阻R7的另一端与电容C7的另一端、电容C8的一端、源跟随电路102连接，电阻R8的另一端与电容C8的另一端、源跟随电路102连接。本实施例偏置电路101为由电阻R1～R8和电容C1～C8组成电平移位偏置电路，分别在电阻R1～R8上产生偏置电压，再分别耦合到电容C1～C8上，为后续源跟随电路102中的各个晶体管提供稳定偏置电压，保证各个晶体管工作在饱和区，且使晶体管工作点(VGS和VDS，其中VGS是栅极和源极之间的电压降，VDS是漏极和源极之间的电压降)保持稳定，从而提高缓冲器输出线性度。
进一步地，本实施例源跟随电路102包括晶体管M1～M8。
具体而言，请再参见图2，本实施例源跟随电路102中：晶体管M1～M8的栅极均连接偏置电路101(晶体管M1的栅极与电阻R1的一端、电容C1的一端连接，晶体管M2的栅极与电阻R2的一端、电容C1的另一端、电容C2的一端连接，晶体管M3的栅极与电阻R3的一端、电容C3的一端、电容C4的一端连接，晶体管M4的栅极与电阻R4的一端、电容C4的另一端连接，晶体管M5的栅极与电阻R5的一端、电容C5的一端连接，晶体管M6的栅极与电阻R6的一端、电容C5的另一端、电容C6的一端连接，晶体管M7的栅极与电阻R7的一端、电容C7的一端、电容C8的一端连接，晶体管M8的栅极与电阻R8的一端、电容C8的另一端连接)，晶体管M1的漏极、晶体管M5的漏极均与VDD(一正电压)连接，晶体管M1的源极与晶体管M2的漏极连接，晶体管M2的源极、晶体管M3的源极与电感拓频电路103连接，晶体管M3的漏极与晶体管M4的源极连接，晶体管M4的漏极、晶体管M8的漏极均与VSS(与VDD值相等的负电压)连接，晶体管M5的源极与晶体管M6的漏极连接，晶体管M6的源极、晶体管M7的源极与电感拓频电路103连接，晶体管M7的漏极与晶体管M8的源极连接。本实施例源跟随电路102中晶体管M1、晶体管M2、晶体管M5、晶体管M6为NMOS管，晶体管M3、晶体管M4、晶体管M7、晶体管M8为PMOS管，其中，晶体管M1、晶体管M2、晶体管M3、晶体管M4组成第一信号输入端VIN_P的输入信号路径上的互补推挽源跟随器，晶体管M5、晶体管M6、晶体管M7、晶体管M8组成第二信号输入端VIN_N的输入信号路径上的互补推挽源跟随器,它们共电源连接组成伪差分互补推挽式源跟随器，晶体管M1～M8的栅极均连接偏置电路101，偏置电路101为晶体管M1～M8提供偏置电压，具体地，以源跟随电路102中晶体管M1为例，其电平移位偏置电路由电阻R1和电容C1组成，在电阻R1上产生偏置电压VBN1，再将偏置电压VBN1耦合到电容C1上，为源跟随电路102中晶体管M1提供稳定偏置电压VBN1，同理，通过电阻R2和电容C2为源跟随电路102中晶体管M2提供稳定偏置电压VBN2，通过电阻R3和电容C3为源跟随电路102中晶体管M3提供稳定偏置电压VBP1，通过电阻R4和电容C4为源跟随电路102中晶体管M4提供稳定偏置电压VBP2，类似对源跟随电路中晶体管M4～M8提供稳定偏置电压，从而对匹配电路100输出的匹配处理信号进行信号跟随处理得到跟随处理信号，输出的跟随处理信号将输入至电感拓频电路103中。本实施例中伪差分互补推挽式源跟随器不仅提高了缓冲器电路的摆幅，提高了信号线性跟随范围，还使gm/I增加了一倍，提高了能量效率、降低功耗。
进一步地，本实施例电感拓频电路103包括电感LP1、电感LP2、电感LP3、电感LP4。
具体而言，请再参见图2，本实施例电感拓频电路103中：电感LP1的一端、电感LP2的一端、电感LP3的一端、电感LP4的一端均与源跟随电路102连接(电感LP1的一端与晶体管M2的源极连接，电感LP2的一端与晶体管M3的源极连接，电感LP3的一端与晶体管M6的源极连接，电感LP4的一端与晶体管M7的源极连接)，电感LP1的另一端与电感LP2的另一端、第一信号输出端VOUT_P连接，电感LP3的另一端与电感LP4的另一端、第二信号输出端VOUT_N连接。可见，本实施例采用电感LP1、电感LP2、电感LP3、电感LP4进一步来拓展缓冲器电路带宽，众所周知，由于缓冲器的输出节点负载电阻和负载电容的限制，造成电路增益与带宽的相互制约，本实施例提出使用并联峰值电感技术通过在信号路径上串联电感，通过引入一个新的零点来抵消对原主极点的影响，从而扩展带宽，最终从第一信号输出端VOUT_P、第二信号输出端VOUT_N将输出信号输出。其中，远离输出节点VOUT_P、VOUT_N的四个源跟随器晶体管M1、晶体管M4、晶体管M5、晶体管M8分别使与之相邻的输出节点源跟随器晶体管M2、晶体管M3、晶体管M6、晶体管M7的VGS和VDS保持稳定，提高了输出的线性度。
需要说明的是，本实施例中电阻、电感、电容、晶体管参数(晶体管宽长比)等均由实际设计需要决定。
为了说明本实施例提供的基于电感拓频的缓冲器的效果，对图2所述的基于电感拓频的缓冲器进行了交流扫描仿真，请参见图3、图4，图3是本发明实施例提供的一种基于电感拓频的缓冲器未加入电感拓频电路的性能测试示意图，图4是本发明实施例提供的一种基于电感拓频的缓冲器中加入电感拓频电路的性能测试示意图，可见，本实施例提供的未加入电感拓频电路103的缓冲器带宽达到了55.9GHz，相比现有缓冲器电路，带宽得到了很大的扩展，但本实施例提供的加入电感拓频电路103的缓冲器带宽达到了99.2GHz，是未加入电感拓频电路103的缓冲器带宽的1.69倍，即带宽扩展了1.69倍，相比现有缓冲器电路，带宽得到了更大的扩展。
综上所述，本实施例提供的基于电感拓频的缓冲器，输入采用了RL匹配电路100，减小了寄生电容对频率特性的影响，提高了输入信号带宽；本实施例提供的基于电感拓频的缓冲器中采用了电平移位偏置电路101，为源跟随电路102中各个晶体管提供稳定且不同的偏置电压，提高了缓冲器的线性度；本实施例提供的基于电感拓频的缓冲器中源跟随电路102采用伪差分互补推挽式源跟随器，提高了信号线性跟踪范围，提高了能量效率，降低功耗；本实施例提供的基于电感拓频的缓冲器中电感拓频电路103采用峰值电感对电路频率特性进行补偿，拓展了信号带宽；本实施例提供的基于电感拓频的缓冲器设计简单，不仅拥有可以覆盖5G、6G频段的信号带宽，还拥极低的功耗、极高的采样精度、极高的线性度和极高的能效，从而满足现代高速无线通信环境的性能要求。
实施例二
在上述实施例一的基础上，请参见图5，图5是本发明实施例提供的一种采样前端电路的结构示意图。本实施例提供了一种采样前端电路，该采样前端电路包括：
缓冲电路10，用于对输入信号进行缓冲处理得到缓冲信号，其中，缓冲电路10采用的是上述实施例一所述的基于电感拓频的缓冲器；
采样电路20，连接缓冲电路10，用于对缓冲信号进行采样处理得到采样输出信号。
具体而言，现在常用的采样前端电路有“二极管桥”、“开关射极跟随器”、两级放大器架构和翻转式采样保持电路，其中，采样前端电路中的缓冲器种类繁多，具体结构根据使用要求而定。常用的输入缓冲器包括单位增益放大器，其大多具有带宽小、功耗大、线性度差、精度低的缺点，无法满足现代高速无线通信环境的性能要求，随着无线通信技术的飞速发展和通讯设备的快速迭代，信号进入近太赫兹、毫米波段，对无线通信前端接收设备提出了更高的频率要求，尤其是采样前端电路及其输入缓冲器的功耗、线性度、带宽等提出了更高的要求。基于上述存在的问题，本实施例提供了一种采样前端电路，基于实施例一所述的基于电感拓频的缓冲器作为缓冲电路10，具体地，本实施例采样前端电路中缓冲电路10为上述实施例一所述的基于电感拓频的缓冲器，在此不再对缓冲电路10的具体电路作详细说明，缓冲电路10对输入信号进行缓冲处理后得到缓冲信号，将该缓冲信号输入至后续采样电路20中，其中，缓冲信号包括缓冲电路10的第一信号输出端VOUT_P输出的第一缓冲信号、缓冲电路10的第二信号输出端VOUT_N输出的第二缓冲信号。本实施例提供的采样前端电路由于缓冲电路10，使得采样前端电路不仅拥有可以覆盖5G、6G频段的信号带宽，还拥有极低的功耗、极高的采样精度、极高的线性度和极高的能效，进而通过采样电路20进行采样，以实现采样前端电路。
进一步地，本实施例采样前端电路中的采样电路20包括N路采样开关电路201、N路采样输出电路202，N为大于0的整数。
具体而言，请参见图6，图6是本发明实施例提供的一种采样前端电路的另一种结构示意图，本实施例所述采样电路20包括N路采样开关电路201、N路采样输出电路202，N为大于0的整数，具体N的取值由实际采样设计需要决定。
其中，本实施例N路采样开关电路201，连接缓冲电路10中的源跟随电路102，用于对缓冲电路10输出的缓冲信号进行N路采样开关处理得到N路采样输入信号，具体地，请参见图7，图7是本发明实施例提供的一种采样前端电路的再一种结构示意图，本实施例N路采样开关电路包括N路第一采样开关电路2011、N路第二采样开关电路2012，其中，N路第一采样开关电路2011，连接缓冲电路10的第一信号输出端VOUT_P，用于对第一信号输出端VOUT_P输出的第一缓冲信号进行N路采样开关处理得到N路第一采样输入信号，N路第二采样开关电路2012，连接缓冲电路10的第二信号输出端VOUT_N，用于对第二信号输出端VOUT_N输出的第二缓冲信号进行N路采样开关处理得到N路第二采样输入信号，N路第一采样输入信号和N路第二采样输入信号构成上述N路采样输入信号。本实施例N路采样开关电路201的作用是控制N路采样输出电路202的采样，采样开关的速度应足够高，且应尽量降低信号馈通。
其中，本实施例N路采样输出电路202，第n路采样开关电路与第n路采样输出电路连接，0<n≤N，用于对N路采样输入信号进行采样得到采样输出信号，具体地，请再参见图7，本实施例N路采样输出电路202包括N路第一采样输出电路2021、N路第二采样输出电路2022，其中，N路第一采样输出电路2021，第n路第一采样开关电路与第n路第一采样输出电路连接，用于对N路第一采样输入信号进行采样得到第一采样输出信号VO_P，N路第二采样输出电路2022，第n路第二采样开关电路与第n路第二采样输出电路连接，用于对N路第二采样输入信号进行采样得到第二采样输出信号VO_N，第一采样输出信号和第二采样输出信号构成上述采样输出信号。
例如，请参见图8，图8是本发明实施例提供的一种采样前端电路的具体电路示意图，本实施例每路第一采样开关电路2011、每路第二采样开关电路2012均包括一自举开关BOOTSTRAP电路、一晶体管，晶体管的衬底均接-1V电压，晶体管的栅极均与自举开关BOOTSTRAP电路连接，每路第一采样开关电路中晶体管的源极与缓冲电路10的第一信号输出端VOUT_P连接，每路第二采样开关电路中晶体管的源极与缓冲电路10的第二信号输出端VOUT_N连接，每路第一采样输出电路2021、每路第二采样输出电路2022均包括一采样电容Cs、开关S，每路第一采样输出电路2021中采样电容Cs的一端与每路第一采样开关电路中晶体管的漏极、采样前端电路的第一信号输出端VO_P连接，采样电容Cs的另一端与开关S一端连接，开关S另一端接地，每路第二采样输出电路2022中采样电容Cs的一端与每路第二采样开关电路中晶体管的漏极、采样前端电路的第二信号输出端VO_N连接，采样电容Cs的另一端与开关S一端连接，开关S另一端接地，从而实现对缓冲信号的采样处理并输出信号。本实施例采用高速自举开关BOOTSTRAP电路作为采样开关控制电路，可以达到在采样阶段快速开启和关断的要求，提高了采样开关电路的线性度，且通过晶体管衬底偏置降低漏电和信号馈通。
综上所述，本实施例提供的采样前端电路，其缓冲电路10采用实施例一所述的基于电感拓频的缓冲器，其实现原理和技术效果在此不再赘述；本实施例提供的采样前端电路中N路采样开关电路201采用了高速自举开关BOOTSTRAP电路，从而提高了采样开关电路的线性度。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种基于电感拓频的缓冲器，其特征在于，包括：匹配电路(100)、偏置电路(101)、源跟随电路(102)和电感拓频电路(103)，其中，
所述匹配电路(100)，用于对输入信号进行阻抗匹配处理得到匹配处理信号；
所述偏置电路(101)，连接所述匹配电路(100)，用于为所述源跟随电路(102)提供偏置电压，并将所述匹配处理信号输入至所述源跟随电路(102)；
所述源跟随电路(102)，连接所述偏置电路(101)，用于根据所述偏置电压对所述匹配处理信号进行信号跟随处理得到跟随处理信号；
所述电感拓频电路(103)，连接所述源跟随电路(102)，用于对所述跟随处理信号进行信号补偿处理得到输出信号；
所述源跟随电路(102)包括晶体管M1～M8，其中，所述晶体管M1～M8的栅极均连接所述偏置电路(101)，所述晶体管M1的漏极、所述晶体管M5的漏极均与VDD连接，所述晶体管M1的源极与所述晶体管M2的漏极连接，所述晶体管M2的源极、所述晶体管M3的源极与所述电感拓频电路(103)连接，所述晶体管M3的漏极与所述晶体管M4的源极连接，所述晶体管M4的漏极、所述晶体管M8的漏极均与VSS连接，所述晶体管M5的源极与所述晶体管M6的漏极连接，所述晶体管M6的源极、所述晶体管M7的源极与所述电感拓频电路(103)连接，所述晶体管M7的漏极与所述晶体管M8的源极连接。
2.根据权利要求1所述的基于电感拓频的缓冲器，其特征在于，所述匹配电路(100)包括电感Lm1、电感Lm2、电阻Rm1、电阻Rm2，其中，
所述电感Lm1的一端与第一信号输入端、所述偏置电路(101)连接，所述电感Lm1的另一端与所述电阻Rm1的一端连接，所述电阻Rm1的另一端接地，所述电感Lm2的一端与第二信号输入端、所述偏置电路(101)连接，所述电感Lm2的另一端与所述电阻Rm2的一端连接，所述电阻Rm2的另一端接地。
3.根据权利要求1所述的基于电感拓频的缓冲器，其特征在于，所述偏置电路(101)包括电阻R1～R8、电容C1～C8，其中，
所述电阻R1的一端、所述电阻R5的一端与VBN1连接，所述电阻R2的一端、所述电阻R6的一端与VBN2连接，所述电阻R3的一端、所述电阻R7的一端与VBP1连接，所述电阻R4的一端、所述电阻R8的一端与VBP2连接，所述电阻R1的另一端与所述电容C1的一端、所述源跟随电路(102)连接，所述电阻R2的另一端与所述电容C1的另一端、所述电容C2的一端、所述源跟随电路(102)连接，所述电容C2的另一端与所述电容C3的一端、所述匹配电路(100)连接，所述电阻R3的另一端与所述电容C3的另一端、所述电容C4的一端、所述源跟随电路(102)连接，所述电阻R4的另一端与所述电容C4的另一端、所述源跟随电路(102)连接，所述电阻R5的另一端与所述电容C5的一端、所述源跟随电路(102)连接，所述电阻R6的另一端与所述电容C5的另一端、所述电容C6的一端、所述源跟随电路(102)连接，所述电容C6的另一端与所述电容C7的一端、所述匹配电路(100)连接，所述电阻R7的另一端与所述电容C7的另一端、所述电容C8的一端、所述源跟随电路(102)连接，所述电阻R8的另一端与所述电容C8的另一端、所述源跟随电路(102)连接。
4.根据权利要求1所述的基于电感拓频的缓冲器，其特征在于，所述晶体管M1、所述晶体管M2、所述晶体管M5、所述晶体管M6为NMOS管，所述晶体管M3、所述晶体管M4、所述晶体管M7、所述晶体管M8为PMOS管。
5.根据权利要求1所述的基于电感拓频的缓冲器，其特征在于，所述电感拓频电路(103)包括电感LP1、电感LP2、电感LP3、电感LP4，其中，
所述电感LP1的一端、电感LP2的一端、电感LP3的一端、电感LP4的一端均与所述源跟随电路(102)连接，所述电感LP1的另一端与所述电感LP2的另一端、第一信号输出端连接，所述电感LP3的另一端与所述电感LP4的另一端、第二信号输出端连接。
6.一种采样前端电路，其特征在于，包括缓冲电路(10)、采样电路(20)，其中，
所述缓冲电路(10)，包括权利要求1～5任一项所述的基于电感拓频的缓冲器，用于对输入信号进行缓冲处理得到缓冲信号；
所述采样电路(20)，连接所述缓冲电路，用于对所述缓冲信号进行采样处理得到采样输出信号。
7.根据权利要求6所述的采样前端电路，其特征在于，所述采样电路(20)包括N路采样开关电路(201)、N路采样输出电路(202)，N为大于0的整数，其中，
所述N路采样开关电路(201)，连接所述缓冲电路(10)，用于对所述缓冲信号进行N路采样开关处理得到N路采样输入信号；
所述N路采样输出电路(202)，第n路所述采样开关电路与第n路所述采样输出电路连接，0<n≤N，用于对所述N路采样输入信号进行采样得到所述采样输出信号。
8.根据权利要求7所述的采样前端电路，其特征在于，所述N路采样开关电路(201)包括N路第一采样开关电路(2011)、N路第二采样开关电路(2012)，其中，
所述N路第一采样开关电路(2011)，连接所述缓冲电路(10)的第一信号输出端，用于对第一缓冲信号进行N路采样开关处理得到N路第一采样输入信号；
所述N路第二采样开关电路(2012)，连接所述缓冲电路(10)的第二信号输出端，用于对第二缓冲信号进行N路采样开关处理得到N路第二采样输入信号。
9.根据权利要求8所述的采样前端电路，其特征在于，所述N路采样输出电路(202)包括N路第一采样输出电路(2021)、N路第二采样输出电路(2022)，其中，
所述N路第一采样输出电路(2021)，第n路所述第一采样开关电路与第n路所述第一采样输出电路连接，用于对所述N路第一采样输入信号进行采样得到第一采样输出信号；
所述N路第二采样输出电路(2022)，第n路所述第二采样开关电路与第n路所述第二采样输出电路连接，用于对所述N路第二采样输入信号进行采样得到第二采样输出信号。
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