CN110912540A - 一种低动态失配的高速预放大锁存比较器 - Google Patents
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Abstract
本发明公开了一种低动态失配的高速预放大锁存比较器，包括：前置预放大器，用于对输入的差分信号进行放大；锁存器，用于对放大的差分信号进行比较；前置预放大器包括差分输入对和有源负载，有源负载采用包括负载管对、负载电容对和负载电阻对的有源电感负载，用于补偿高频输入信号的增益和相位；锁存器包括经由耦合电容进行交叉耦合的第一放大单元和第二放大单元；第一放大单元和第二放大单元之间连接有复位管。本发明提供的高速预放大锁存比较器在没有增加额外功耗的同时，可以有效地降低由于采样路径不同引起的动态失配。此外，锁存器中交叉耦合电容的引入可以减小比较器的静态失调以及提高锁存器的速度。
Description
技术领域
本发明涉及集成电路，具体涉及一种低动态失配的高速预放大锁存比较器。
背景技术
比较器将输入模拟信号转化为数字信号，广泛运用于模数转换器(Analog-to-Digital Converter,ADC)等电路中。其中预放大锁存比较器由于其前置预放大器能够放大输入模拟信号、隔离数字输出对输入信号影响以及锁存器的快速比较锁存等特性而被经常采用。随着数字通信的飞速发展，实际应用中对模数转换器的速度、精度以及功耗要求不断提高。在众多ADC架构中，无采样保持电路的流水线ADC架构由于同时具备高速与高精度的优势，并且由于没有采样保持电路可以节省很多功耗和面积而被广泛采用。
在无采样保持电路的高速高精度的流水线ADC中，第一级子电路乘法数模转换器(Multiplying Digital-to-Analog Converter,MDAC)与采用全并行(Flash)ADC的子ADC(sub-ADC)分别对输入信号采样，当输入高频信号时由于前面没有采样保持电路，两路的采样带宽及动态失配对ADC的性能影响较大，其中动态失配即MDAC与Flash ADC比较器中的锁存器在时钟采样相位结束时刻由于采样路径不同所产生的采样信号相位偏差。尽管双开关电容采样的预放大锁存比较器可以较好的满足动态失配要求，但是采样之后的电荷重分配占用MDAC的建立时间，在较高速的ADC中较难满足性能要求。此外，理论上足够高带宽的前置预放大器也可以解决动态失配的问题，但在较高速的ADC中实现难度较大而且会消耗额外的功耗。
发明内容
发明目的：本申请提供了一种低动态失配的高速预放大锁存比较器，用于解决现有ADC中由于采样路径不同引起的动态失配问题。
技术方案：本发明提供了一种低动态失配的高速预放大锁存比较器，包括：前置预放大器，用于对输入的差分信号进行放大；锁存器，与前置预放大器的输出相连，用于对放大的差分信号进行比较。
前置预放大器包括差分输入对和有源负载，有源负载采用包括负载管对、负载电容对和负载电阻对的有源电感负载，用于补偿高频输入信号的增益和相位；锁存器包括经由耦合电容进行交叉耦合的第一放大单元和第二放大单元；第一放大单元和第二放大单元之间连接有复位管。
进一步地，差分输入对包括第一NMOS管(MN1)和第二NMOS管(MN2)，第一NMOS管(MN1)和第二NMOS管(MN2)的栅极分别接收差分输入信号，源极接偏置电流。
进一步地，前置预放大器还包括偏置电流源，包括第三NMOS管(MN3)，其栅极接偏置电压，源极接地，漏极接第一NMOS管(MN1)和第二NMOS管(MN2)的源极，用于为差分输入对提供偏置电流。
进一步地，负载管对包括第一PMOS管(MP1)和第二PMOS管(MP2)，其源极共同连接至电源(VDD)，漏极分别连接至第一NMOS管的漏极和第二NMOS管的漏极；
负载电容对包括第一负载电容(C1)和第二负载电容(C2)；第一负载电容(C1)两极板分别连接第一PMOS管的栅极和源极，第二负载电容(C2)两极板分别第二PMOS管的栅极和源极；
负载电阻对包括第一负载电阻(R1)和第二负载电阻(R2)；第一负载电阻(R1)两端分别接第一PMOS管的栅极和漏极，第二负载电阻(R2)两端分别接第二PMOS管的栅极和漏极。
进一步地，锁存器还包括第一输入电路和第二输入电路，分别包括第四NMOS管(MN4)和第五NMOS管(MN5)，二者源极分别连接前置预放大器的差分输出信号，栅极均接入时钟信号，二者的漏极输出分别作为第一放大单元和第二放大单元的输入。
进一步地，耦合电容包括第一耦合电容(C3)和第二耦合电容(C4)；第一放大单元包括第三PMOS管(MP3)和第六NMOS管(MN6)，第二放大单元包括第四PMOS管(MP4)和第七NMOS管(MN7)；
第三PMOS管(MP3)与第六NMOS管(MN6)的栅极之间耦合有第一耦合电容(C3)，第六NMOS管(MN6)的栅极连接至第四PMOS管(MP4)和第七NMOS管(MN7)的漏极；第四PMOS管(MP4)和第七NMOS管(MN7)的栅极之间耦合有第二耦合电容(C4)，第七NMOS管(MN7)的栅极连接至第三PMOS管(MP3)和第六NMOS管(MN6)的漏极；
第三PMOS管(MP3)和第四PMOS管(MP4)的源极接电源(VDD)，第六NMOS管(MN6)和第七NMOS管(MN7)的源极接地。
进一步地，第四NMOS管(MN4)的漏极接第三PMOS管(MP3)的栅极，第五NMOS管(MN5)的漏极接第四PMOS管(MP4)的栅极。
进一步地，复位管采用第八NMOS管(MN8)，其源极接第三PMOS管(MP3)和第六NMOS管(MN6)的漏极，漏极接第四PMOS管(MP4)和第七NMOS管(MN7)的漏极，栅极接时钟信号。
有益效果：与现有技术相比，本发明提供的高速预放大锁存比较器在前置预放大器中引入由负载管对，负载电容对以及负载电阻对构成的有源电感负载，在没有增加额外功耗的同时，可以有效地降低由于采样路径不同引起的动态失配。此外，锁存器中交叉耦合电容的引入可以减小比较器的静态失调以及提高锁存器的速度。该比较器可应用于高速高精度无采样保持电路的流水线式ADC中，可以有效地提高ADC的速度和带宽。
附图说明
图1是本发明的预放大锁存比较器结构示意图；
图2是本发明的比较器在未引入有源电感负载之前的瞬态仿真波形图；
图3是本发明的比较器引入有源电感负载之后的瞬态仿真波形图；
图4是本发明的比较器在不同输入信号幅度情况下的瞬态仿真波形图；
图5是本发明的比较器在不同温度情况下的瞬态仿真波形图。
具体实施方式
下面结合附图和实施例对本发明做进一步描述：
本申请提供了一种低动态失配的高速预放大锁存比较器，如图1所示，包括前置预放大器和锁存器，前置预放大器对输入的差分信号进行放大；锁存器，与前置预放大器的输出相连，对放大的差分信号进行比较。
前置预放大器包括差分输入对101和有源负载102；差分输入对包括第一NMOS管(MN1)和第二NMOS管(MN2)，第一NMOS管(MN1)和第二NMOS管(MN2)的栅极分别接收差分输入信号vip和vin，源极接偏置电流。在本实施例中，前置预放大器的偏置电流源包括第三NMOS管(MN3)，其栅极接偏置电压vb，源极接地GND，漏极接第一NMOS管(MN1)和第二NMOS管(MN2)的源极，为差分输入对提供偏置电流。
有源负载102采用包括负载管对、负载电容对和负载电阻对的有源电感负载。负载管对包括第一PMOS管(MP1)和第二PMOS管(MP2)，其源极共同连接至电源(VDD)，漏极分别连接至第一NMOS管的漏极和第二NMOS管的漏极。负载电容对包括第一负载电容(C1)和第二负载电容(C2)；第一负载电容(C1)两极板分别连接第一PMOS管的栅极和源极，第二负载电容(C2)两极板分别第二PMOS管的栅极和源极。负载电阻对包括第一负载电阻(R1)和第二负载电阻(R2)；第一负载电阻(R1)两端分别接第一PMOS管的栅极和漏极，第二负载电阻(R2)两端分别接第二PMOS管的栅极和漏极。在本实施例中，放大后的差分信号从差分输入对的漏极输出，即图1的输出节点pon和pop。
MP1、MP2、C1、C2、R1、R2共同组成有源电感负载，这在小信号模型分析时则是引入了一个左半平面的零点，调整该零点位置与电路主极点位置接近时，对于高于主极点频率的信号输入，增益和相位均能得到补偿，从而有效地降低ADC中由于采样路径不同引起的动态失配。而且，前置预放大器中引入的有源电感负载需由POMS管和电阻电容组成，而不采用NMOS管，这样可以尽可能提高前置放大器的输出动态范围，减小输入大信号情况下的失真。
在本实施例中，锁存器包括第一输入电路、第二输入电路以及经由耦合电容(耦合电容包括第一耦合电容C3和第二耦合电容C4)进行交叉耦合的第一放大单元103和第二放大单元104。如图1所示，第一输入电路包括第四NMOS管(MN4)，第二输入电路包括第五NMOS管(MN5)，二者源极分别连接前置预放大器的差分输出信号，即MN4的源极接节点pon，MN5的源极接节点pop；栅极均接入时钟信号latchb，二者的漏极输出分别作为第一放大单元和第二放大单元的输入。
第一放大单元包括第三PMOS管(MP3)和第六NMOS管(MN6)，第二放大单元包括第四PMOS管(MP4)和第七NMOS管(MN7)。MP3与MN6的栅极之间耦合有第一耦合电容C3，MN6的栅极连接至MP4和MN7的漏极；MP4和MN7的栅极之间耦合有第二耦合电容C4，MN7的栅极连接至MP3和MN6的漏极。MP3和MP4的源极接电源VDD，MN6和MN7的源极接地。其中交叉耦合电容C3、C4的引入，不仅可以提高两对交叉耦合晶体管的栅源电压，从而提高锁存器的比较速度，还能起到存储记忆作用，大幅降低比较器的静态失调。
如图1所示，在本实施例中，以MP3和MP4的栅极作为锁存器的输入节点ponx和popx，第四NMOS管(MN4)的漏极接锁存器的输入节点ponx，第五NMOS管(MN5)的漏极接锁存器的输入节点popx。锁存器的输入点设为PMOS管MP3、MP4栅极以便与前置预放大器的有源电感负载进行静态工作点的匹配。
第一放大单元103和第二放大单元104之间连接有复位管。如图1所示，本实施例中，复位管采用第八NMOS管(MN8)，其源极接第三PMOS管(MP3)和第六NMOS管(MN6)的漏极，漏极接第四PMOS管(MP4)和第七NMOS管(MN7)的漏极，栅极接时钟信号latchb。这里NMOS管MN8可采用尺寸较小的NMOS管，在保证复位效果的同时，其等效电阻与引入的一对交叉耦合电容C3、C4构成正反馈，也可以起到部分相位超前的作用。
在图1的电路中，前置预放大器在典型的共源放大器基础上引入由PMOS管MP1、MP2，电容C1、C2以及电阻R1、R2构成的有源电感负载，经过计算两路等效阻抗可以表示为：
其中，R1、R2分别为电阻R1、R2的电阻值，C1、C2分别为电容C1、C2的电容值，gmp1、gmp2分别为PMOS管MP1、MP2的跨导。
取R1＝R2＝R,C1＝C2＝C,gmp1＝gmp2＝gm，则有：
在比较器小信号模型分析时上述有源电感负载可以引入一个左半平面的零点，当调整PMOS管MP1、MP2，电容C1、C2以及电阻R1、R2对应各参数值，使得该零点位置与电路主极点位置接近时，对于高于主极点频率的信号输入，增益和相位均能得到补偿。
在实际电路仿真设计前，先经过推导计算出比较器采样可以满足动态失配要求的最大相位偏差。假设输入信号为Vin＝Vrefsin(2πfint)，其中Vref为参考基准电压，fin为信号频率，则有采样信号最大偏差Verrmax为：
Verrmax＝2πfmaxVrefΔt
其中，fmax为满足指标要求的最大频率，Δt为Flash ADC比较器与MDAC两者采样对应的时间偏差。以首级2.5bit结构的无采样保持流水线式ADC为例，则需满足：
其中，α为该动态失配占整个电路失调的比重，整体失调除动态失配外还包含比较器本身静态失配，产生Flash ADC参考电压的电阻网络失配，时钟抖动以及版图失配等。实际设计时保留部分设计裕度，取
则有：
当fmax＝500MHz时，近似计算得到Δt＜13.3ps。同样的可以推导得到采样相位偏差需满足：
理论上对于足够高带宽的前置放大器也可以满足上述相位偏差要求，需满足：
其中fBWmax为前置放大器的最大带宽，当fmax＝500MHz时，同样取
则近似得到fBWmax≈12GHz，这在设计中实现起来难度较大，而且也会增加很多额外功耗。本发明中采用了前面所述的引入有源电感的方法使得增益和相位在高频时得到有效补偿。
在实际仿真实验时，在对比较器小信号模型采用稳定性(stb)仿真优化之后再对该比较器进行瞬态仿真，为了能够定量分析相位偏差，以500MHZ频率理想正弦信号作为输入，以经过开关NMOS管MN4、MN5之后的锁存器输入节点ponx、popx差分信号作为输出观察信号。图2、图3所分别为前置放大器引入有源电感负载前后的输入输出信号相位偏差关系瞬态波形图，可以看出相位偏差关系得到明显改善。
本发明的比较器引入的有源电感负载选用PMOS管，可以提高前置放大器的输出动态范围，如图4所示为不同输入信号幅度情况下的瞬态仿真波形图，可以看出在大信号情况下相位偏差也较小。如图5所示为不同温度情况下的瞬态仿真波形图，其中包含温度为-40度、65度以及125度三种情况下的输入输出相位偏差关系。上述各种情况下仿真得到的相位偏差均能满足前面计算的最大相位偏差要求。
以上采样相位偏差优化效果在整个ADC中的表现为传输特性曲线失调减小，等效阈值电压误差减小，失调偏差在数字校准范围之内，整个ADC级间瞬态输出建立在一定范围内不会溢出。
综上所述，本发明的比较器可以很好地解决高速高精度无采样保持电路的流水线式ADC中存在的采样动态失配问题，在不增加额外功耗的同时有效地降低采样动态失配误差，提高整个ADC的速度和带宽。
Claims (8)
1.一种低动态失配的高速预放大锁存比较器，其特征在于，包括：
前置预放大器，用于对输入的差分信号进行放大；
锁存器，与所述前置预放大器的输出相连，用于对放大的差分信号进行比较；
所述前置预放大器包括差分输入对和有源负载，所述有源负载采用包括负载管对、负载电容对和负载电阻对的有源电感负载，用于补偿高频输入信号的增益和相位；
所述锁存器包括经由耦合电容进行交叉耦合的第一放大单元和第二放大单元；所述第一放大单元和所述第二放大单元之间连接有复位管。
2.根据权利要求1所述的高速预放大锁存比较器，其特征在于，所述差分输入对包括第一NMOS管(MN1)和第二NMOS管(MN2)，所述第一NMOS管(MN1)和所述第二NMOS管(MN2)的栅极分别接收差分输入信号，源极接偏置电流。
3.根据权利要求2所述的高速预放大锁存比较器，其特征在于，所述前置预放大器还包括偏置电流源，包括第三NMOS管(MN3)，其栅极接偏置电压，源极接地，漏极接所述第一NMOS管(MN1)和所述第二NMOS管(MN2)的源极，用于为所述差分输入对提供偏置电流。
4.根据权利要求2所述的高速预放大锁存比较器，其特征在于，所述负载管对包括第一PMOS管(MP1)和第二PMOS管(MP2)，其源极共同连接至电源(VDD)，漏极分别连接至所述第一NMOS管的漏极和所述第二NMOS管的漏极；
所述负载电容对包括第一负载电容(C1)和第二负载电容(C2)；所述第一负载电容(C1)两极板分别连接第一PMOS管的栅极和源极，所述第二负载电容(C2)两极板分别第二PMOS管的栅极和源极；
所述负载电阻对包括第一负载电阻(R1)和第二负载电阻(R2)；所述第一负载电阻(R1)两端分别接所述第一PMOS管的栅极和漏极，所述第二负载电阻(R2)两端分别接所述第二PMOS管的栅极和漏极。
5.根据权利要求1所述的高速预放大锁存比较器，其特征在于，所述锁存器还包括第一输入电路和第二输入电路，分别包括第四NMOS管(MN4)和第五NMOS管(MN5)，二者源极分别连接所述前置预放大器的差分输出信号，栅极均接入时钟信号，二者的漏极输出分别作为所述第一放大单元和所述第二放大单元的输入。
6.根据权利要求5所述的高速预放大锁存比较器，其特征在于，所述耦合电容包括第一耦合电容(C3)和第二耦合电容(C4)；
所述第一放大单元包括第三PMOS管(MP3)和第六NMOS管(MN6)，所述第二放大单元包括第四PMOS管(MP4)和第七NMOS管(MN7)；
所述第三PMOS管(MP3)与所述第六NMOS管(MN6)的栅极之间耦合有第一耦合电容(C3)，所述第六NMOS管(MN6)的栅极连接至所述第四PMOS管(MP4)和所述第七NMOS管(MN7)的漏极；
所述第四PMOS管(MP4)和所述第七NMOS管(MN7)的栅极之间耦合有第二耦合电容(C4)，所述第七NMOS管(MN7)的栅极连接至所述第三PMOS管(MP3)和所述第六NMOS管(MN6)的漏极；
所述第三PMOS管(MP3)和所述第四PMOS管(MP4)的源极接电源(VDD)，所述第六NMOS管(MN6)和所述第七NMOS管(MN7)的源极接地。
7.根据权利要求6所述的高速预放大锁存比较器，其特征在于，所述第四NMOS管(MN4)的漏极接所述第三PMOS管(MP3)的栅极，所述第五NMOS管(MN5)的漏极接所述第四PMOS管(MP4)的栅极。
8.根据权利要求6所述的高速预放大锁存比较器，其特征在于，所述复位管采用第八NMOS管(MN8)，其源极接所述第三PMOS管(MP3)和所述第六NMOS管(MN6)的漏极，漏极接所述第四PMOS管(MP4)和所述第七NMOS管(MN7)的漏极，栅极接时钟信号。
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