JP7288645B2

JP7288645B2 - Ａｄ変換器

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Publication number: JP7288645B2
Application number: JP2018078254A
Authority: JP
Inventors: 裕治源代
Original assignee: THine Electronics Inc
Current assignee: THine Electronics Inc
Priority date: 2018-04-16
Filing date: 2018-04-16
Publication date: 2023-06-08
Anticipated expiration: 2038-04-16
Also published as: JP2019186841A

Description

本発明は、逐次比較型のＡＤ変換器に関するものである。

ＡＤ変換器（ＡＤＣ、analog-to-digital converter）は、アナログデータを入力して、その入力アナログデータに応じたデジタルデータを出力することができる。そのうちでも、逐次比較型（ＳＡＲ、successive approximation register）のＡＤ変換器は、主な構成要素として、ＤＡ変換部、比較部および制御部を備える。ＤＡ変換部は、複数の容量素子および複数のスイッチを含む。逐次比較型のＡＤ変換器は、他のタイプのＡＤ変換器と比較すると、アナログ回路が少なく、静的な電流が抑えられ、低消費電力でプロセス微細化に向く。それ故、逐次比較型のＡＤ変換器は、近年盛んに研究されている。

逐次比較型のＡＤ変換器は、非特許文献１に解説されているとおり、概ね次のように初期化ステップおよび逐次比較の各ステップの動作を行う。初期化ステップでは、ＤＡ変換部は各容量素子の電荷を初期化する。この初期化ステップの後、逐次比較の各ステップが行われる。逐次比較の各ステップにおいて、ＤＡ変換部は、制御部から与えられる制御信号に基づいて各スイッチが設定されて、その設定に応じたアナログデータを比較部へ出力する。比較部は、ＤＡ変換部から出力されたアナログデータの大きさを入力アナログデータに基づいて評価して、その評価結果を制御部へ出力する。制御部は、比較部から出力された評価結果に基づいて、ＤＡ変換部から出力されたアナログデータが入力アナログデータに応じた値に近づくように、逐次比較の次のステップにおいてＤＡ変換部の各スイッチの設定を制御する制御信号を出力する。

制御部は、出力すべきデジタルデータの最上位ビット（ＭＳＢ、most significant bit）の値を最初のステップで判定し、その後の各ステップで順次に下位のビットの値を判定していき、最後のステップで最下位ビット（ＬＳＢ、least significant bit）の値を判定する。例えば、出力すべきデジタルデータが４ビットデータ[d3,d2,d1,d0]であるとすると、制御部は、最初のステップ１においてＭＳＢのd3の値を判定し、次のステップ２においてビットd2の値を判定し、更に次のステップ３においてビットd1の値を判定し、最後のステップ４においてＬＳＢのd0の値を判定する。

このような逐次比較型のＡＤ変換器の動作において、初期化ステップから逐次比較の最初のステップ１に移行する際、および、逐次比較の各ステップから次のステップに移行する際に、ＤＡ変換部の複数のスイッチの設定が変化して、ＤＡ変換部の各容量素子の電荷の量が変化する。ＤＡ変換部の複数の容量素子の電荷量の変化は、キックバックと呼ばれる基準電圧端子経由の電荷移動を引き起こす。このキックバックにより、ＤＡ変換部に基準電位を供給する基準電位供給線の電位が変動する。特に、逐次比較の初期のステップでは、キックバックが大きいので、基準電位供給線の電位の変動量も大きい。

基準電位供給線からＤＡ変換部に供給される基準電位の変動が大きいタイミングでＤＡ変換部から出力されているアナログデータの大きさを比較部が評価すると、その評価結果を誤り、最終的に得られるデジタルデータが誤りとなる場合がある。したがって、基準電位供給線からＤＡ変換部に供給される基準電位の変動が整定して基準電位が安定した後のタイミングで、ＤＡ変換部から出力されているアナログデータの大きさを比較部が評価することが好ましい。この場合、逐次比較の各ステップの期間は、ステップ移行後に基準電位が安定するまでに要する時間より長く設定しなければならない。ＡＤ変換器は高速化が求められているが、ステップ移行後に基準電位が安定するまでに要する時間はＡＤ変換器の高速化の妨げとなる。

非特許文献２，３には、逐次比較の各ステップの期間の短縮化を図る技術が記載されている。非特許文献２に記載された技術は、基準電位供給線に基準電位を出力するバッファを高速化するとともに、比較部による評価の際のオフセットを調整することで、各ステップの期間の短縮化を図る。

非特許文献３に記載されたＡＤ変換器は、小さい容量値を有する複数の容量素子を含む第１ＤＡ変換部と、大きい容量値を有する複数の容量素子を含む第２ＤＡ変換部と、を備える。このＡＤ変換器は、各ステップにおいて第１ＤＡ変換部を用いて逐次比較を行っている間は第２ＤＡ変換部を切り離しておき、各ステップで決定された第１ＤＡ変換部のスイッチ設定を第２ＤＡ変換部のスイッチ設定に反映させる。第１ＤＡ変換部を用いて逐次比較を行うことで、キックバックを小さくして、逐次比較の各ステップの期間の短縮化を図る。第２ＤＡ変換部は、熱雑音による精度劣化を補償するために用いられる。このＡＤ変換器では、ＤＡ変換部の出力端と比較部の入力端との間にアナログスイッチを設けることが必要である。

Behzad Razavi, "A Tale of TwoADCs: Pipelined Versus SAR," IEEE Solid-State Circuits Magazine, Volume: 7,Issue: 3, pp. 38-46, 2015. Chi-Hang Chan, Yan Zhu, Cheng Li,Wai-Hong Zhang, Iok-Meng Ho, Lai Wei, Seng-Pan U, Rui Paulo Martins, "60-dBSNDR 100-MS/s SAR ADCs With Threshold Reconfigurable Reference ErrorCalibration," IEEE Journal of Solid-State Circuits, Volume 52, Number 10,pp.2576-2588, October 2017. Yong Lim and Michael P. Flynn, "A 1 mW 71.5 dB SNDR 50 MS/s 13 bit fully differential ring amplifierbased SAR-assisted pipeline ADC," IEEE Journal of Solid-State Circuits, Volume50, Number 12, pp.2901-2911, December 2015.

非特許文献２に記載された技術は、バッファの高速化により消費電力の増加を招くので好ましくない。非特許文献３に記載された技術は、２つのＤＡ変換部を設けることにより、ＤＡ変換部の出力端と比較部の入力端との間にアナログスイッチを設ける必要がある点で好ましくない。

本発明は、上記問題点を解消する為になされたものであり、逐次比較の各ステップの期間を短縮することができ高速動作が容易なＡＤ変換器を提供することを目的とする。

本発明の第１態様のＡＤ変換器は、入力アナログデータに応じたデジタルデータを出力する逐次比較型のＡＤ変換器であって、(1) 複数の容量素子と、制御信号に基づいて設定される複数のスイッチとを含み、複数のスイッチのうちの全て又は一部のスイッチの設定により、複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位、第２基準電位およびオープンの何れかとして、複数のスイッチそれぞれの設定に応じたデータを、複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力するＤＡ変換部と、(2) ＤＡ変換部から出力されるデータと入力アナログデータとを大小比較して、その比較結果を表す比較信号を出力する比較部と、(3) 比較信号に基づいて、逐次比較のステップ毎に、ＤＡ変換部から出力されるデータと入力アナログデータとの差が小さくなるように制御信号を生成して出力する制御部と、を備える。

本発明の第２態様のＡＤ変換器は、入力アナログデータに応じたデジタルデータを出力する逐次比較型のＡＤ変換器であって、(1) 複数の容量素子と、制御信号に基づいて設定される複数のスイッチとを含み、入力アナログデータを複数の容量素子によりホールドした後、複数のスイッチのうちの全て又は一部のスイッチの設定により、複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位、第２基準電位およびオープンの何れかとして、複数のスイッチそれぞれの設定に応じたデータを、複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力するＤＡ変換部と、(2) ＤＡ変換部から出力されるデータと基準レベルとを大小比較して、その比較結果を表す比較信号を出力する比較部と、(3) 比較信号に基づいて、逐次比較のステップ毎に、ＤＡ変換部から出力されるデータと基準レベルとの差が小さくなるように制御信号を生成して出力する制御部と、を備える。

本発明の第１態様または第２態様において、制御部は、ＤＡ変換部の複数のスイッチそれぞれの設定を制御する際に、逐次比較の何れかステップにおいて、ＤＡ変換部の複数の容量素子のうちの何れかの容量素子の第１端をオープンとするよう指示する制御信号を出力する。

本発明の第１態様または第２態様において、制御部は、ＤＡ変換部の複数のスイッチそれぞれの設定を制御する際に、逐次比較の少なくとも最初のステップにおいて、ＤＡ変換部の複数の容量素子のうちの何れかの容量素子の第１端をオープンとするよう指示する制御信号を出力するのが好適である。

また、本発明の第１態様または第２態様において、制御部は、ＤＡ変換部の複数のスイッチそれぞれの設定を制御する際に、逐次比較のステップが進むに従って、ＤＡ変換部の複数の容量素子のうち第１端を第１基準電位または第２基準電位とする容量素子の容量値の総和を次第に増加させるよう指示する制御信号を出力するのが好適である。

本発明の第３態様のＡＤ変換器は、第１入力アナログデータと第２入力アナログデータとの差に応じたデジタルデータを出力する逐次比較型のＡＤ変換器であって、(1) 複数の容量素子と、第１制御信号に基づいて設定される複数のスイッチとを含み、第１入力アナログデータを複数の容量素子によりホールドした後、複数のスイッチのうちの全て又は一部のスイッチの設定により、複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位、第２基準電位およびオープンの何れかとして、複数のスイッチそれぞれの設定に応じた第１データを、複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力する第１ＤＡ変換部と、(2) 複数の容量素子と、第２制御信号に基づいて設定される複数のスイッチとを含み、第２入力アナログデータを複数の容量素子によりホールドした後、複数のスイッチのうちの全て又は一部のスイッチの設定により、複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位、第２基準電位およびオープンの何れかとして、複数のスイッチそれぞれの設定に応じた第２データを、複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力する第２ＤＡ変換部と、(3) 第１データと第２データとを大小比較して、その比較結果を表す比較信号を出力する比較部と、(4) 比較信号に基づいて、逐次比較のステップ毎に、第１データと第２データとの差が小さくなるように第１制御信号および第２制御信号を生成して出力する制御部と、を備える。

本発明の第３態様において、制御部は、第１ＤＡ変換部および第２ＤＡ変換部それぞれの複数のスイッチそれぞれの設定を制御する際に、逐次比較の何れかステップにおいて、第１ＤＡ変換部および第２ＤＡ変換部それぞれの複数の容量素子のうちの何れかの容量素子の第１端をオープンとするよう指示する第１制御信号および第２制御信号を出力する。

本発明の第３態様において、制御部は、第１ＤＡ変換部および第２ＤＡ変換部それぞれの複数のスイッチそれぞれの設定を制御する際に、逐次比較の少なくとも最初のステップにおいて、第１ＤＡ変換部および第２ＤＡ変換部それぞれの複数の容量素子のうちの何れかの容量素子の第１端をオープンとするよう指示する第１制御信号および第２制御信号を出力するのが好適である。

また、制御部は、第１ＤＡ変換部および第２ＤＡ変換部それぞれの複数のスイッチそれぞれの設定を制御する際に、逐次比較のステップが進むに従って、第１ＤＡ変換部および第２ＤＡ変換部それぞれの複数の容量素子のうち第１端を第１基準電位または第２基準電位とする容量素子の容量値の総和を次第に増加させるよう指示する第１制御信号および第２制御信号を出力するのが好適である。

本発明のＡＤ変換器は、逐次比較の各ステップの期間を短縮することができ、高速動作が容易である。

図１は、ＡＤ変換器１Ａの構成を示す図である。図２は、ＡＤ変換器１Ａの第１動作例を説明する表である。図３は、ＡＤ変換器１Ａの第２動作例を説明する表である。図４は、ＡＤ変換器１Ａの第３動作例を説明する表である。図５は、ＡＤ変換器１Ａの第４動作例を説明する表である。図６は、ＡＤ変換器１Ａの第５動作例を説明する表である。図７は、ＡＤ変換器１Ａの第６動作例を説明する表である。図８は、ＡＤ変換器１Ａの第７動作例を説明する表である。図９は、ＡＤ変換器１Ｂの構成を示す図である。図１０は、ＡＤ変換器１Ｂの各スイッチＳＷ_ｎの回路例を示す図である。図１１は、ＡＤ変換器１Ｂの各スイッチＳＷ_ｎの動作を説明するタイミングチャートである。図１２は、ＡＤ変換器１Ｃの構成を示す図である。図１３は、ＡＤ変換器１Ｃの第１動作例を説明する表である。図１３（ａ）は、ＡＤ変換器１Ｃの第１ＤＡ変換部１１の動作を示す。図１３（ｂ）は、ＡＤ変換器１Ｃの第２ＤＡ変換部１２の動作を示す。図１４は、ＡＤ変換器１Ｃの第２動作例を説明する表である。図１４（ａ）は、ＡＤ変換器１Ｃの第１ＤＡ変換部１１の動作を示す。図１４（ｂ）は、ＡＤ変換器１Ｃの第２ＤＡ変換部１２の動作を示す。

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

（第１構成例）
図１は、ＡＤ変換器１Ａの構成を示す図である。この図に示される第１構成例のＡＤ変換器１Ａは、ＤＡ変換部１０Ａ、比較部２０および制御部３０Ａを備える。ＡＤ変換器１Ａは、入力アナログデータAinに応じたデジタルデータを制御部３０Ａから出力する。

ＤＡ変換部１０Ａは、Ｎ個の容量素子Ｃ_０～Ｃ_N-1、Ｎ個のスイッチＳＷ_０～ＳＷ_N-1およびスイッチＳＷ_RSTを含む。Ｎ個のスイッチＳＷ_０～ＳＷ_N-1は、制御部３０Ａから出力される制御信号に基づいて設定される。各容量素子Ｃ_ｎの第１端は、対応するスイッチＳＷ_ｎと接続されている。各容量素子Ｃ_ｎの第１端は、スイッチＳＷ_ｎの設定により、高電位の第１基準電位VREFH、低電位の第２基準電位VREFLおよびオープンの何れかとされる。各容量素子Ｃ_ｎの第２端は、共通に接続されて出力端を構成している。スイッチＳＷ_RSTは、この出力端と第２基準電位供給線との間に設けられている。ＤＡ変換部１０Ａは、この出力端から、Ｎ個のスイッチＳＷ_０～ＳＷ_N-1それぞれの設定に応じたデータCTOPを比較部２０へ出力する。

なお、Ｎは２以上の整数であり、ｎは０以上(Ｎ－１)以下の整数である。また、Ｎ個の容量素子Ｃ_０～Ｃ_N-1のうち何れかの容量素子の第１端は一定電位とされる場合があり、その場合には、その容量素子に対応するスイッチは不要である。

比較部２０は、２つの入力端それぞれに入力されるデータを大小比較して、その比較結果を表す比較信号を制御部３０Ａへ出力する。第１構成例では、比較部２０は、ＤＡ変換部１０Ａから出力されたデータCTOPを一方の入力端に入力し、入力アナログデータAinを他方の入力端に入力する。

制御部３０Ａは、比較部２０から出力された比較信号に基づいて、逐次比較のステップ毎に、ＤＡ変換部１０Ａから出力されるデータCTOPと入力アナログデータAinとの差が小さくなるように制御信号を生成して、その制御信号をＤＡ変換部１０Ａへ出力する。以下に、ＡＤ変換器１Ａの幾つかの動作例を示す。これらの動作例のうち、逐次比較の各ステップにおいて全ての容量素子が第１基準電位VREFHまたは第２基準電位VREFLに接続される動作例が比較例であり、逐次比較の何れかのステップにおいて何れかの容量素子がオープン状態とされる動作例が実施例である。

図２は、ＡＤ変換器１Ａの第１動作例を説明する表である。第１動作例では、Ｎ＝４とし、容量素子Ｃ_０の容量値をＣとし、容量素子Ｃ_１の容量値をＣとし、容量素子Ｃ_２の容量値を２Ｃとし、容量素子Ｃ_３の容量値を４Ｃとする。各容量素子の容量値は、単位容量値Ｃの倍数で示されている。この表には、逐次比較の各ステップにおける制御信号Ccodeおよび各容量素子Ｃ_ｎの第１端の電位が示されている。「Ｈ」は、容量素子の第１端が高電位の第１基準電位VREFHに接続されることを示し、「Ｌ」は、容量素子の第１端が低電位の第２基準電位VREFLに接続されることを示す。Ccodeは、ＤＡ変換部１０Ａの各スイッチの設定を制御するために制御部３０ＡからＤＡ変換部１０Ａに与えられる３ビットの制御信号である。スイッチＳＷ_３の設定は、Ccode[c2,c1,c0]のＭＳＢであるc2により制御される。スイッチＳＷ_２の設定は、Ccodeの第２ビットであるc1より制御される。スイッチＳＷ_１の設定は、CcodeのＬＳＢであるc0により制御される。容量素子Ｃ_０は常に低電位の第２基準電位VREFLに接続されるので、スイッチＳＷ_０は無くてもよい。

初期化ステップでは、４個のスイッチＳＷ_０～ＳＷ_３およびスイッチＳＷ_RSTにより、４個の容量素子Ｃ_０～Ｃ_３それぞれの両端は、第２基準電位VREFLとされる。これにより、４個の容量素子Ｃ_０～Ｃ_３それぞれの電荷は初期化され、ＤＡ変換部１０Ａから比較部２０へ出力されるデータCTOPが初期化される。初期化ステップが終了すると、スイッチＳＷ_RSTはオフ状態となる。

初期化ステップの後の逐次比較の最初のステップ１では、制御部３０ＡからＤＡ変換部１０ＡにCcode[1,0,0]が与えられることで、容量素子Ｃ_３は第１基準電位VREFHに接続され、容量素子Ｃ_２，Ｃ_１，Ｃ_０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は４Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は４Ｃとなる。このような各容量素子の接続状態のときにＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋VREFL）／２となる。

ステップ１においてＤＡ変換部１０Ａから出力されるデータCTOPと入力アナログデータAinとが比較部２０により大小比較され、その比較結果を表す比較信号が比較部２０から制御部３０Ａへ出力される。そして、制御部３０Ａにより、ステップ１の比較結果に応じて、逐次比較の次のステップ２でＤＡ変換部１０Ａに与えられるCcodeが決定される。ステップ２は、ステップ１の比較結果に応じてケース１とケース２とに分かれる。データCTOPが入力アナログデータAinより小さい場合にケース１に進み、データCTOPが入力アナログデータAinより大きい場合にケース２に進む。

逐次比較のステップ２のケース１では、制御部３０ＡからＤＡ変換部１０ＡにCcode[1,1,0]が与えられることで、容量素子Ｃ_３，Ｃ_２は第１基準電位VREFHに接続され、容量素子Ｃ_１，Ｃ_０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は６Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は２Ｃとなる。このような各容量素子の接続状態のときにＤＡ変換部１０Ａから出力されるデータCTOPは（３VREFH＋VREFL）／４となる。

ステップ２のケース１においてＤＡ変換部１０Ａから出力されるデータCTOPと入力アナログデータAinとが比較部２０により大小比較され、その比較結果を表す比較信号が比較部２０から制御部３０Ａへ出力される。そして、制御部３０Ａにより、ステップ２のケース１の比較結果に応じて、逐次比較の次のステップ３でＤＡ変換部１０Ａに与えられるCcodeが決定される。ステップ２のケース１の後のステップ３は、ステップ２のケース１の比較結果に応じてケース１-１とケース１-２とに分かれる。データCTOPが入力アナログデータAinより小さい場合にケース１-１に進み、データCTOPが入力アナログデータAinより大きい場合にケース１-２に進む。

逐次比較のステップ２のケース２では、制御部３０ＡからＤＡ変換部１０ＡにCcode[0,1,0]が与えられることで、容量素子Ｃ_２は第１基準電位VREFHに接続され、容量素子Ｃ_３，Ｃ_１，Ｃ_０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は２Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は６Ｃとなる。このような各容量素子の接続状態のときにＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋３VREFL）／４となる。

ステップ２のケース２においてＤＡ変換部１０Ａから出力されるデータCTOPと入力アナログデータAinとが比較部２０により大小比較され、その比較結果を表す比較信号が比較部２０から制御部３０Ａへ出力される。そして、制御部３０Ａにより、ステップ２のケース２の比較結果に応じて、逐次比較の次のステップ３でＤＡ変換部１０Ａに与えられるCcodeが決定される。ステップ２のケース２の後のステップ３は、ステップ２のケース２の比較結果に応じてケース２-１とケース２-２とに分かれる。データCTOPが入力アナログデータAinより小さい場合にケース２-１に進み、データCTOPが入力アナログデータAinより大きい場合にケース２-２に進む。

ステップ３のケース１-１では、制御部３０ＡからＤＡ変換部１０ＡにCcode[1,1,1]が与えられることで、容量素子Ｃ_３，Ｃ_２，Ｃ_１は第１基準電位VREFHに接続され、容量素子Ｃ_０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は７Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和はＣとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（７VREFH＋VREFL）／８となる。

ステップ３のケース１-２では、制御部３０ＡからＤＡ変換部１０ＡにCcode[1,0,1]が与えられることで、容量素子Ｃ_３，Ｃ_１は第１基準電位VREFHに接続され、容量素子Ｃ_２，Ｃ_０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は５Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は３Ｃとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（５VREFH＋３VREFL）／８となる。

ステップ３のケース２-１では、制御部３０ＡからＤＡ変換部１０ＡにCcode[0,1,1]が与えられることで、容量素子Ｃ_２，Ｃ_１は第１基準電位VREFHに接続され、容量素子Ｃ_３，Ｃ_０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は３Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は５Ｃとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（３VREFH＋５VREFL）／８となる。

ステップ３のケース２-２では、制御部３０ＡからＤＡ変換部１０ＡにCcode[0,0,1]が与えられることで、容量素子Ｃ_１は第１基準電位VREFHに接続され、容量素子Ｃ_３，Ｃ_２，Ｃ_０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和はＣとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は７Ｃとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋７VREFL）／８となる。

このように、逐次比較の最初のステップ１では、制御部３０ＡからＤＡ変換部１０Ａに与えられるCcodeが[1,0,0]に仮設定されて、ＤＡ変換部１０Ａから出力されるデータCTOPと入力アナログデータAinとが大小比較され、その比較結果に基づいて、CcodeのＭＳＢであるc2が決定される。次のステップ２では、制御部３０ＡからＤＡ変換部１０Ａに与えられるCcodeが[c2,1,0]に仮設定されて、ＤＡ変換部１０Ａから出力されるデータCTOPと入力アナログデータAinとが大小比較され、その比較結果に基づいて、Ccodeの第２ビットであるc1が決定される。

最後のステップ３では、制御部３０ＡからＤＡ変換部１０Ａに与えられるCcodeが[c2,c1,1]に仮設定されて、ＤＡ変換部１０Ａから出力されるデータCTOPと入力アナログデータAinとが大小比較され、その比較結果に基づいて、CcodeのＬＳＢであるc0が決定される。そして、ステップ３の後に最終的に得られたCcode（または、このCcodeに基づいて得られるデジタルデータ）が、入力アナログデータAinに応じたデジタルデータとして制御部３０Ａから出力される。

図３は、ＡＤ変換器１Ａの第２動作例を説明する表である。第２動作例では、Ｎ＝５とし、容量素子Ｃ_０の容量値をＣとし、容量素子Ｃ_１の容量値をＣとし、容量素子Ｃ_２の容量値を２Ｃとし、容量素子Ｃ_３の容量値を２Ｃとし、容量素子Ｃ_４の容量値を２Ｃとする。前の第１動作例では容量素子Ｃ_３の容量値が４Ｃであったのに対して、この第２動作例では容量素子Ｃ_３，Ｃ_４の容量値の和が４Ｃである。したがって、互いに並列に設けられている容量素子Ｃ_３，Ｃ_４がCcodeのc2に基づいて互いに同じ電位に設定されることで、第２動作例は第１動作例と等価なものとなる。

図３には、初期化ステップから逐次比較のステップ１に移行する際、ステップ１から次のステップ２のケース１に移行する際、および、ステップ１から次のステップ２のケース２に移行する際、それぞれにおける基準電位供給線経由の電荷移動量（キックバック電荷移動量）も示されている。Ｖ＝VREFH－VREFLとすると、初期化ステップから逐次比較のステップ１に移行する際の電荷移動量は２ＣＶである。ステップ１から次のステップ２のケース１に移行する際の電荷移動量はＣＶ／２である。ステップ１から次のステップ２のケース２に移行する際の電荷移動量は３ＣＶ／２である。

図４は、ＡＤ変換器１Ａの第３動作例を説明する表である。前述の第２動作例の場合と同様に、この第３動作例でも、Ｎ＝５とし、容量素子Ｃ_０の容量値をＣとし、容量素子Ｃ_１の容量値をＣとし、容量素子Ｃ_２の容量値を２Ｃとし、容量素子Ｃ_３の容量値を２Ｃとし、容量素子Ｃ_４の容量値を２Ｃとする。

図４には、逐次比較の最初のステップ１の２つのケースＡ，Ｂが示されている。この図において、「ｚ」は、容量素子の第１端が第１基準電位VREFHおよび第２基準電位VREFLの何れにも接続されておらずオープン状態（ハイインピーダンス状態）であることを示す。

ケースＡでは、容量素子Ｃ_４，Ｃ_３，Ｃ_２はオープン状態とされ、容量素子Ｃ_１は第１基準電位VREFHに接続され、容量素子Ｃ_０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和はＣとなり、第２基準電位VREFLに接続される容量素子の容量値の総和はＣとなる。

ケースＢでは、容量素子Ｃ_４は第１基準電位VREFHに接続され、容量素子Ｃ_３，Ｃ_２はオープン状態とされ、容量素子Ｃ_１，Ｃ_０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は２Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は２Ｃとなる。

第３動作例のステップ１のケースＡ，Ｂの何れにおいても、ＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋VREFL）／２となる。これは、第１動作例および第２動作例それぞれのステップ１においてＤＡ変換部１０Ａから出力されるデータCTOPと同じ値である。

しかし、第３動作例のステップ１のケースＡでは、初期化ステップから逐次比較のステップ１に移行する際の電荷移動量はＣＶ／２である。これは、第１動作例および第２動作例それぞれのステップ１に移行する際の電荷移動量の１／４である。また、第３動作例のステップ１のケースＢでは、初期化ステップから逐次比較のステップ１に移行する際の電荷移動量はＣＶである。これは、第１動作例および第２動作例それぞれのステップ１に移行する際の電荷移動量の１／２である。

このように、制御部３０Ａは、ＤＡ変換部１０Ａの各スイッチの設定を逐次比較のステップ毎に制御する際に、逐次比較の何れかステップにおいて、ＤＡ変換部１０Ａの何れかの容量素子の第１端をオープンとするよう指示する制御信号をＤＡ変換部１０Ａへ出力する。このようにすることで、逐次比較の際に用いられる容量素子の容量値の総和を小さくすることができるので、キックバックを小さくすることができる。そして、逐次比較の各ステップの期間を短縮することができて、ＡＤ変換器の高速化が可能となる。

キックバックは、逐次比較の最初のステップでは大きく、ステップが進むに従って小さくなっていく傾向がある。したがって、制御部３０Ａは、ＤＡ変換部１０Ａの各スイッチの設定を制御する際に、逐次比較の少なくとも最初のステップ１において、ＤＡ変換部１０Ａの何れかの容量素子の第１端をオープンとするよう指示する制御信号をＤＡ変換部１０Ａへ出力するのが好適である。制御部３０Ａは、ＤＡ変換部１０Ａの各スイッチの設定を制御する際に、逐次比較のステップが進むに従って、ＤＡ変換部１０Ａの複数の容量素子のうち第１端を第１基準電位VREFHまたは第２基準電位VREFLとする容量素子の容量値の総和を次第に増加させるよう指示する制御信号をＤＡ変換部１０Ａへ出力するのが好適である。また、制御部３０Ａは、逐次比較の最後のステップにおいて、または、最後のステップまでに、ＤＡ変換部１０Ａの全ての容量素子の第１端を第１基準電位VREFHまたは第２基準電位VREFLとするよう指示する制御信号をＤＡ変換部１０Ａへ出力するのが好適である。

図５は、ＡＤ変換器１Ａの第４動作例を説明する表である。第４動作例では、Ｎ＝８とし、８個の容量素子Ｃ_０～Ｃ_７それぞれの容量値をＣとする。容量素子Ｃ_７，Ｃ_６，Ｃ_５，Ｃ_４の容量値の総和は４Ｃであり、容量素子Ｃ_３，Ｃ_２の容量値の総和は２Ｃである。したがって、互いに並列に設けられている容量素子Ｃ_７，Ｃ_６，Ｃ_５，Ｃ_４がCcodeのc2に基づいて互いに同じ電位に設定されるとともに、互いに並列に設けられている容量素子Ｃ_３，Ｃ_２がCcodeのc1に基づいて互いに同じ電位に設定されることで、第４動作例は第１動作例と等価なものとなる。

図６は、ＡＤ変換器１Ａの第５動作例を説明する表である。前述の第４動作例の場合と同様に、この第５動作例でも、Ｎ＝８とし、８個の容量素子Ｃ_０～Ｃ_７それぞれの容量値をＣとする。

この第５動作例において、逐次比較の最初のステップ１では、制御部３０ＡからＤＡ変換部１０ＡにCcode[1,0,0]が与えられることで、容量素子Ｃ_４は第１基準電位VREFHに接続され、容量素子Ｃ_０は第２基準電位VREFLに接続され、他の容量素子はオープン状態とされる。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和はＣとなり、第２基準電位VREFLに接続される容量素子の容量値の総和はＣとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋VREFL）／２となる。

ステップ２のケース１では、制御部３０ＡからＤＡ変換部１０ＡにCcode[1,1,0]が与えられることで、３個の容量素子Ｃ_６，Ｃ_４，Ｃ_２は第１基準電位VREFHに接続され、１個の容量素子Ｃ_０は第２基準電位VREFLに接続され、他の容量素子はオープン状態とされる。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は３Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和はＣとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（３VREFH＋VREFL）／４となる。

ステップ２のケース２では、制御部３０ＡからＤＡ変換部１０ＡにCcode[0,1,0]が与えられることで、１個の容量素子Ｃ_２は第１基準電位VREFHに接続され、３個の容量素子Ｃ_６，Ｃ_４，Ｃ_０は第２基準電位VREFLに接続され、他の容量素子はオープン状態とされる。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和はＣとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は３Ｃとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋３VREFL）／４となる。

ステップ３のケース１-１では、制御部３０ＡからＤＡ変換部１０ＡにCcode[1,1,1]が与えられることで、７個の容量素子Ｃ_７，Ｃ_６，Ｃ_５，Ｃ_４，Ｃ_３，Ｃ_２，Ｃ_１は第１基準電位VREFHに接続され、１個の容量素子Ｃ_０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は７Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和はＣとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（７VREFH＋VREFL）／８となる。

ステップ３のケース１-２では、制御部３０ＡからＤＡ変換部１０ＡにCcode[1,0,1]が与えられることで、５個の容量素子Ｃ_７，Ｃ_６，Ｃ_５，Ｃ_４，Ｃ_１は第１基準電位VREFHに接続され、３個の容量素子Ｃ_３，Ｃ_２，Ｃ_０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は５Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は３Ｃとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（５VREFH＋３VREFL）／８となる。

ステップ３のケース２-１では、制御部３０ＡからＤＡ変換部１０ＡにCcode[0,1,1]が与えられることで、３個の容量素子Ｃ_３，Ｃ_２，Ｃ_１は第１基準電位VREFHに接続され、５個の容量素子Ｃ_７，Ｃ_６，Ｃ_５，Ｃ_４，Ｃ_０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は３Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は５Ｃとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（３VREFH＋５VREFL）／８となる。

ステップ３のケース２-２では、制御部３０ＡからＤＡ変換部１０ＡにCcode[0,0,1]が与えられることで、１個の容量素子Ｃ_１は第１基準電位VREFHに接続され、７個の容量素子Ｃ_７，Ｃ_６，Ｃ_５，Ｃ_４，Ｃ_３，Ｃ_２，Ｃ_０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和はＣとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は７Ｃとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋７VREFL）／８となる。

このように、各ステップ・各ケースにおいて第５動作例のＤＡ変換部１０Ａから出力されるデータCTOPは、前述した第１～第４の動作例の場合にＤＡ変換部１０Ａから出力されるデータCTOPと同じ値となる。この第５動作例では、逐次比較のステップ１およびステップ２において、ＤＡ変換部１０Ａの何れかの容量素子の第１端をオープンとするよう指示する制御信号をＤＡ変換部１０Ａへ出力する。このようにすることで、逐次比較の際に用いられる容量素子の容量値の総和を小さくすることができるので、キックバックを小さくすることができる。そして、逐次比較の各ステップの期間を短縮することができて、ＡＤ変換器の高速化が可能となる。

図７は、ＡＤ変換器１Ａの第６動作例を説明する表である。前述の第４および第５の各動作例の場合と同様に、この第６動作例でも、Ｎ＝８とし、８個の容量素子Ｃ_０～Ｃ_７それぞれの容量値をＣとする。ただし、前述の第４および第５の各動作例では、バイナリコードで表されたCcode[c2,c1,c0]に基づいて各容量素子の接続が決められていたが、この第６動作例では、Ccode[c2,c1,c0]をデコードして得られるサーモメータコードに基づいて各容量素子の接続が決められる。

この第６動作例において、逐次比較の最初のステップ１では、４個の容量素子Ｃ_０～Ｃ_３は第１基準電位VREFHに接続され、４個の容量素子Ｃ_４～Ｃ_７は第２基準電位VREFLに接続される。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋VREFL）／２となる。

ステップ２のケース１では、６個の容量素子Ｃ_０～Ｃ_５は第１基準電位VREFHに接続され、２個の容量素子Ｃ_６，Ｃ_７は第２基準電位VREFLに接続される。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（３VREFH＋VREFL）／４となる。

ステップ２のケース２では、２個の容量素子Ｃ_０，Ｃ_１は第１基準電位VREFHに接続され、６個の容量素子Ｃ_２～Ｃ_７は第２基準電位VREFLに接続される。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋３VREFL）／４となる。

ステップ３のケース１-１では、７個の容量素子Ｃ_０～Ｃ_６は第１基準電位VREFHに接続され、１個の容量素子Ｃ_７は第２基準電位VREFLに接続される。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（７VREFH＋VREFL）／８となる。

ステップ３のケース１-２では、５個の容量素子Ｃ_０～Ｃ_４は第１基準電位VREFHに接続され、３個の容量素子Ｃ_５～Ｃ_７は第２基準電位VREFLに接続される。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（５VREFH＋３VREFL）／８となる。

ステップ３のケース２-１では、３個の容量素子Ｃ_０～Ｃ_２は第１基準電位VREFHに接続され、５個の容量素子Ｃ_３～Ｃ_７は第２基準電位VREFLに接続される。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（３VREFH＋５VREFL）／８となる。

ステップ３のケース２-２では、１個の容量素子Ｃ_０は第１基準電位VREFHに接続され、７個の容量素子Ｃ_１～Ｃ_７は第２基準電位VREFLに接続される。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋７VREFL）／８となる。

このように、各ステップ・各ケースにおいて第６動作例のＤＡ変換部１０Ａから出力されるデータCTOPは、前述した第１～第５の動作例の場合にＤＡ変換部１０Ａから出力されるデータCTOPと同じ値となる。

図８は、ＡＤ変換器１Ａの第７動作例を説明する表である。前述の第４～第６の各動作例の場合と同様に、この第７動作例でも、Ｎ＝８とし、８個の容量素子Ｃ_０～Ｃ_７それぞれの容量値をＣとする。また、前述の第６動作例の場合と同様に、この第７動作例でも、Ccode[c2,c1,c0]をデコードして得られるサーモメータコードに基づいて各容量素子の接続が決められる。

この第７動作例において、逐次比較の最初のステップ１では、１個の容量素子Ｃ_３は第１基準電位VREFHに接続され、１個の容量素子Ｃ_７は第２基準電位VREFLに接続され、他の容量素子はオープン状態とされる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋VREFL）／２となる。

ステップ２のケース１では、３個の容量素子Ｃ_１，Ｃ_３，Ｃ_５は第１基準電位VREFHに接続され、１個の容量素子Ｃ_７は第２基準電位VREFLに接続され、他の容量素子はオープン状態とされる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（３VREFH＋VREFL）／４となる。

ステップ２のケース２では、１個の容量素子Ｃ_１は第１基準電位VREFHに接続され、３個の容量素子Ｃ_３，Ｃ_５，Ｃ_７は第２基準電位VREFLに接続され、他の容量素子はオープン状態とされる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋３VREFL）／４となる。

このように、各ステップ・各ケースにおいて第７動作例のＤＡ変換部１０Ａから出力されるデータCTOPは、前述した第１～第６の動作例の場合にＤＡ変換部１０Ａから出力されるデータCTOPと同じ値となる。この第７動作例では、逐次比較のステップ１およびステップ２において、ＤＡ変換部１０Ａの何れかの容量素子の第１端をオープンとするよう指示する制御信号をＤＡ変換部１０Ａへ出力する。このようにすることで、逐次比較の際に用いられる容量素子の容量値の総和を小さくすることができるので、キックバックを小さくすることができる。そして、逐次比較の各ステップの期間を短縮することができて、ＡＤ変換器の高速化が可能となる。

（第２構成例）
図９は、ＡＤ変換器１Ｂの構成を示す図である。この図に示される第２構成例のＡＤ変換器１Ｂは、ＤＡ変換部１０Ｂ、比較部２０、制御部３０Ｂおよびスイッチ４０を備える。ＡＤ変換器１Ｂは、入力アナログデータAinに応じたデジタルデータを制御部３０Ｂから出力する。

ＤＡ変換部１０Ｂは、Ｎ個の容量素子Ｃ_０～Ｃ_N-1およびＮ個のスイッチＳＷ_０～ＳＷ_N-1を含む。Ｎ個のスイッチＳＷ_０～ＳＷ_N-1は、制御部３０Ｂから出力される制御信号に基づいて設定される。各容量素子Ｃ_ｎの第１端は、対応するスイッチＳＷ_ｎと接続されている。各容量素子Ｃ_ｎの第１端は、スイッチＳＷ_ｎの設定により、高電位の第１基準電位VREFH、低電位の第２基準電位VREFLおよびオープンの何れかとされる。各容量素子Ｃ_ｎの第２端は、共通に接続されて出力端を構成している。ＤＡ変換部１０Ｂは、入力アナログデータAinをＮ個の容量素子Ｃ_０～Ｃ_N-1によりホールドした後、Ｎ個のスイッチＳＷ_０～ＳＷ_N-1それぞれの設定に応じたデータCTOPを比較部２０へ出力する。

比較部２０は、２つの入力端それぞれに入力されるデータを大小比較して、その比較結果を表す比較信号を制御部３０Ｂへ出力する。第２構成例では、比較部２０は、ＤＡ変換部１０Ｂから出力されたデータCTOPを一方の入力端に入力し、基準レベルVCMを他方の入力端に入力する。基準レベルVCMは、例えば、第１基準電位VREFHと第２基準電位VREFLとの平均値である。または、基準レベルVCMは、比較部２０が最も高性能（例えば、高感度、高ＳＮ比）に動作することができる値に設定される場合もある。スイッチ４０は、比較部２０の２つの入力端の間に設けられている。

制御部３０Ｂは、比較部２０から出力された比較信号に基づいて、逐次比較のステップ毎に、ＤＡ変換部１０Ｂから出力されるデータCTOPと入力アナログデータAinとの差が小さくなるように制御信号を生成して、その制御信号をＤＡ変換部１０Ｂへ出力する。

このＡＤ変換器１Ｂでは、初期化ステップにおいて、スイッチ４０がオン状態となってCTOPがVCMに初期化されるとともに、各スイッチＳＷ_ｎの設定によって各容量素子Ｃ_ｎに入力アナログデータAinがホールドされる。ＡＤ変換器１Ｂは、この初期化ステップの後の逐次比較の各ステップでは、前述したＡＤ変換器１Ａの場合と同じ動作が可能である。

制御部３０Ｂは、ＤＡ変換部１０Ｂの各スイッチの設定を逐次比較のステップ毎に制御する際に、逐次比較の何れかステップにおいて、ＤＡ変換部１０Ｂの何れかの容量素子の第１端をオープンとするよう指示する制御信号をＤＡ変換部１０Ｂへ出力する。このようにすることで、逐次比較の際に用いられる容量素子の容量値の総和を小さくすることができるので、キックバックを小さくすることができる。そして、逐次比較の各ステップの期間を短縮することができて、ＡＤ変換器の高速化が可能となる。

制御部３０Ｂは、ＤＡ変換部１０Ｂの各スイッチの設定を制御する際に、逐次比較の少なくとも最初のステップ１において、ＤＡ変換部１０Ｂの何れかの容量素子の第１端をオープンとするよう指示する制御信号をＤＡ変換部１０Ｂへ出力するのが好適である。制御部３０Ｂは、ＤＡ変換部１０Ｂの各スイッチの設定を制御する際に、逐次比較のステップが進むに従って、ＤＡ変換部１０Ｂの複数の容量素子のうち第１端を第１基準電位VREFHまたは第２基準電位VREFLとする容量素子の容量値の総和を次第に増加させるよう指示する制御信号をＤＡ変換部１０Ｂへ出力するのが好適である。また、制御部３０Ｂは、逐次比較の最後のステップにおいて、ＤＡ変換部１０Ｂの全ての容量素子の第１端を第１基準電位VREFHまたは第２基準電位VREFLとするよう指示する制御信号をＤＡ変換部１０Ｂへ出力するのが好適である。

図１０は、ＡＤ変換器１Ｂの各スイッチＳＷ_ｎの回路例を示す図である。各スイッチＳＷ_ｎは、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４を含む。これらのＭＯＳトランジスタは、ゲート電圧の大きさに応じてソースとドレインとの間の導通／非導通が設定されるスイッチとして動作する。

ＰＭＯＳトランジスタＭ１は、第１基準電位VREFHを供給する線と容量素子Ｃ_ｎとの間に設けられている。ＰＭＯＳトランジスタＭ１は、ゲート回路Ｇ１から出力される信号をゲートに入力して、そのゲート電圧に基づいてオン／オフの設定が制御される。

ＮＭＯＳトランジスタＭ２は、第２基準電位VREFLを供給する線と容量素子Ｃ_ｎとの間に設けられている。ＮＭＯＳトランジスタＭ２は、ゲート回路Ｇ２から出力される信号に基づいてオン／オフの設定が制御される。

ＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４は、入力アナログデータAinが入力される線と容量素子Ｃ_ｎとの間に互いに並列的に設けられている。ＰＭＯＳトランジスタＭ３は、信号ASWnに基づいてオン／オフの設定が制御される。ＮＭＯＳトランジスタＭ４は、信号ASWpに基づいてオン／オフの設定が制御される。

ゲート回路Ｇ１は、信号Cntlおよび信号ACTpを入力して、これら２つの信号の値の否定論理積の値を有する信号をＰＭＯＳトランジスタＭ１のゲートに与える。ゲート回路Ｇ２は、信号Cntlおよび信号ACTnを入力して、これら２つの信号の値の否定論理和の値を有する信号をＮＭＯＳトランジスタＭ２のゲートに与える。ゲート回路Ｇ１，Ｇ２は、ＤＡ変換部１０Ｂに設けられるのが好適である。

Cntlは、バイナリコードであるCcodeの何れかのビット、または、Ccodeをデコードして得られるサーモメータコードの何れかのビットである。ACTp，ACTnは互いに相補的な信号であり、一方がハイレベルであるとき他方はローレベルである。ASWp，ASWnは互いに相補的な信号であり、一方がハイレベルであるとき他方はローレベルである。

ASWpがハイレベルであるとき、スイッチ４０を閉じることに依り、各容量素子Ｃ_ｎに入力アナログデータAinがホールドされる。ASWp およびACTpの双方がローレベルであるとき、容量素子Ｃ_ｎはオープン状態となる。ASWp がローレベルであって、ACTpがハイレベルであるとき、容量素子Ｃ_ｎは、Cntlの値に応じて第１基準電位VREFHまたは第２基準電位VREFLに接続される。ACT信号を複数に分けることで、図１０に示す回路には修正を加えずに、一部の容量素子のみ第１基準電位VREFHまたは第２基準電位VREFLにつなぎ、残りをオープン状態にする制御を実現できる。

図１１は、ＡＤ変換器１Ｂの各スイッチＳＷ_ｎの動作を説明するタイミングチャートである。この図において、RSTは、スイッチ４０のオン／オフを設定する為の信号である。

ACTpがハイレベルからローレベルに転じた後に、ASWpはローレベルからハイレベルに転じ、RSTもローレベルからハイレベルに転じる。RSTがハイレベルからローレベルに転じた後に、ASWpはハイレベルからローレベルに転じる。初期化ステップにおいて、RSTおよびASWpがハイレベルである期間に、スイッチ４０がオン状態となって、CTOPがVCMに初期化され、各容量素子Ｃ_ｎに入力アナログデータAinがホールドされる。

逐次比較の各ステップは、ASWpがハイレベルからローレベルに転じた後に始まる。スイッチＳＷ_ｎに対応する容量素子Ｃ_ｎが第１基準電位VREFHまたは第２基準電位VREFLに接続されるステップでは、そのスイッチＳＷ_ｎに与えられるACTpはハイレベルとなる。スイッチＳＷ_ｎに対応する容量素子Ｃ_ｎがオープン状態とされるステップでは、そのスイッチＳＷ_ｎに与えられるACTpはローレベルのままとなる。

なお、このようなスイッチ動作により、入力アナログデータAinが入力される線と基準電位供給線との間に貫通電流が流れることを回避することができ、また、各容量素子Ｃ_ｎにホールドされた入力アナログデータAinがリークすることを回避することができる。

（第３構成例）
図１２は、ＡＤ変換器１Ｃの構成を示す図である。この図に示される第３構成例のＡＤ変換器１Ｃは、第１ＤＡ変換部１１、第２ＤＡ変換部１２、比較部２０、制御部３０Ｃ、スイッチ４１およびスイッチ４２を備える。ＡＤ変換器１Ｃは、差動のアナログデータ（Ain1，Ain2）を入力し、第１入力アナログデータAin1と第２入力アナログデータAin2との差に応じたデジタルデータを制御部３０Ｃから出力する。

この第３構成例における第１ＤＡ変換部１１および第２ＤＡ変換部１２は、前述した第２構成例におけるＤＡ変換部１０Ｂと同じ構成を有する。第１ＤＡ変換部１１は、第１入力アナログデータAin1を入力する。第２ＤＡ変換部１２は、第２入力アナログデータAin2を入力する。

第１ＤＡ変換部１１のＮ個のスイッチＳＷ_０～ＳＷ_N-1は、制御部３０Ｃから出力される第１制御信号に基づいて設定される。第１ＤＡ変換部１１は、第１入力アナログデータAin1をＮ個の容量素子Ｃ_０～Ｃ_N-1によりホールドした後、Ｎ個のスイッチＳＷ_０～ＳＷ_N-1それぞれの設定に応じた第１データCTOP1を比較部２０へ出力する。

第２ＤＡ変換部１２のＮ個のスイッチＳＷ_０～ＳＷ_N-1は、制御部３０Ｃから出力される第２制御信号に基づいて設定される。第２ＤＡ変換部１２は、第２入力アナログデータAin2をＮ個の容量素子Ｃ_０～Ｃ_N-1によりホールドした後、Ｎ個のスイッチＳＷ_０～ＳＷ_N-1それぞれの設定に応じた第２データCTOP2を比較部２０へ出力する。

なお、Ｎは２以上の整数であり、ｎは０以上(Ｎ－１)以下の整数である。また、第１ＤＡ変換部１１および第２ＤＡ変換部１２それぞれにおいて、Ｎ個の容量素子Ｃ_０～Ｃ_N-1のうち何れかの容量素子の第１端は一定電位とされる場合があり、その場合には、その容量素子に対応するスイッチは不要である。

比較部２０は、２つの入力端それぞれに入力されるデータを大小比較して、その比較結果を表す比較信号を制御部３０Ｃへ出力する。第３構成例では、比較部２０は、第１ＤＡ変換部１１から出力された第１データCTOP1を一方の入力端に入力し、第２ＤＡ変換部１２から出力された第２データCTOP2を他方の入力端に入力する。スイッチ４１は、比較部２０の一方の入力端と基準レベルVCM供給線との間に設けられている。スイッチ４２は、比較部２０の他方の入力端と基準レベルVCM供給線との間に設けられている。基準レベルVCMは、例えば、第１基準電位VREFHと第２基準電位VREFLとの平均値である。または、基準レベルVCMは、比較部２０が最も高性能（例えば、高感度、高ＳＮ比）に動作することができる値に設定される場合もある。

制御部３０Ｃは、比較部２０から出力された比較信号に基づいて、逐次比較のステップ毎に、第１データCTOP1と第２データCTOP2との差が小さくなるように第１制御信号および第２制御信号を生成して、第１制御信号を第１ＤＡ変換部１１へ出力し、第２制御信号を第２ＤＡ変換部１２へ出力する。

このＡＤ変換器１Ｃでは、初期化ステップにおいて、スイッチ４１，４２の双方がオン状態となってCTOP1，CTOP2の双方がVCMに初期化されるとともに、第１ＤＡ変換部１１において各スイッチＳＷ_ｎの設定によって各容量素子Ｃ_ｎに第１入力アナログデータAin1がホールドされ、第２ＤＡ変換部１２において各スイッチＳＷ_ｎの設定によって各容量素子Ｃ_ｎに第２入力アナログデータAin2がホールドされる。ＡＤ変換器１Ｃは、この初期化ステップの後の逐次比較の各ステップでは、例えば次のような動作をする。

図１３は、ＡＤ変換器１Ｃの第１動作例を説明する表である。図１３（ａ）は、ＡＤ変換器１Ｃの第１ＤＡ変換部１１の動作を示す。図１３（ｂ）は、ＡＤ変換器１Ｃの第２ＤＡ変換部１２の動作を示す。この第１動作例では、Ｎ＝８とし、８個の容量素子Ｃ_０～Ｃ_７それぞれの容量値をＣとする。また、この第１動作例では、Ccode[c2,c1,c0]をデコードして得られるサーモメータコードに基づいて各容量素子の接続が決められる。制御部３０Ｃから第２ＤＡ変換部１２に与えられるCcode2は、制御部３０Ｃから第１ＤＡ変換部１１に与えられるCcode1の各ビットの極性を反転したものである。

この第１動作例では、逐次比較の各ステップにおいて、８個の容量素子Ｃ_０～Ｃ_７の何れも、第１基準電位VREFHまたは第２基準電位VREFLに接続される。第１ＤＡ変換部１１の動作は、前述の図７で説明したＡＤ変換器１Ａの第６動作例と同様である。第２ＤＡ変換部１２から出力される第２データCTOP2は、第１ＤＡ変換部１１から出力される第２データCTOP1に対し２の補数となる。

図１４は、ＡＤ変換器１Ｃの第２動作例を説明する表である。図１４（ａ）は、ＡＤ変換器１Ｃの第１ＤＡ変換部１１の動作を示す。図１４（ｂ）は、ＡＤ変換器１Ｃの第２ＤＡ変換部１２の動作を示す。前述の第１動作例の場合と同様に、この第２動作例でも、Ｎ＝８とし、８個の容量素子Ｃ_０～Ｃ_７それぞれの容量値をＣとする。また、前述の第１動作例の場合と同様に、この第２動作例でも、Ccode[c2,c1,c0]をデコードして得られるサーモメータコードに基づいて各容量素子の接続が決められる。制御部３０Ｃから第２ＤＡ変換部１２に与えられるCcode2は、制御部３０Ｃから第１ＤＡ変換部１１に与えられるCcode1の各ビットの極性を反転したものである。

この第２動作例では、逐次比較の各ステップにおいて、８個の容量素子Ｃ_０～Ｃ_７は、第１基準電位VREFH、第２基準電位VREFLおよびオープン状態の何れかとされる。第１ＤＡ変換部１１の動作は、前述の図８で説明したＡＤ変換器１Ａの第７動作例と同様である。第２ＤＡ変換部１２から出力される第２データCTOP2は、第１ＤＡ変換部１１から出力される第２データCTOP1に対し２の補数となる。

このように、制御部３０Ｃは、第１ＤＡ変換部１１および第２ＤＡ変換部１２それぞれの各スイッチの設定を逐次比較のステップ毎に制御する際に、逐次比較の何れかステップにおいて、第１ＤＡ変換部１１および第２ＤＡ変換部１２それぞれの何れかの容量素子の第１端をオープンとするよう指示する第１制御信号および第２制御信号を出力する。このようにすることで、逐次比較の際に用いられる容量素子の容量値の総和を小さくすることができるので、キックバックを小さくすることができる。そして、逐次比較の各ステップの期間を短縮することができて、ＡＤ変換器の高速化が可能となる。

キックバックは、逐次比較の最初のステップでは大きく、ステップが進むに従って小さくなっていく。したがって、制御部３０Ｃは、第１ＤＡ変換部１１および第２ＤＡ変換部１２それぞれの各スイッチの設定を制御する際に、逐次比較の少なくとも最初のステップ１において、第１ＤＡ変換部１１および第２ＤＡ変換部１２それぞれの何れかの容量素子の第１端をオープンとするよう指示する第１制御信号および第２制御信号を出力するのが好適である。制御部３０Ｃは、第１ＤＡ変換部１１および第２ＤＡ変換部１２それぞれの各スイッチの設定を制御する際に、逐次比較のステップが進むに従って、第１ＤＡ変換部１１および第２ＤＡ変換部１２それぞれの複数の容量素子のうち第１端を第１基準電位VREFHまたは第２基準電位VREFLとする容量素子の容量値の総和を次第に増加させるよう指示する第１制御信号および第２制御信号を出力するのが好適である。また、制御部３０Ｃは、逐次比較の最後のステップにおいて、または、最後のステップまでに、第１ＤＡ変換部１１および第２ＤＡ変換部１２それぞれの全ての容量素子の第１端を第１基準電位VREFHまたは第２基準電位VREFLとするよう指示する第１制御信号および第２制御信号を出力するのが好適である。

（変形例）
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。本発明の考え方は逐次比較型ＡＤ変換器全般に適用できる。例えば、逐次比較のステップの途中または最後に冗長ステップを挿入してもよい。

上述した第２および第３の構成例のＡＤ変換器は、ＤＡ変換部の各容量素子の第２端が比較部の入力端に接続されて、ＤＡ変換部の各容量素子の第１端に入力アナログデータAinが入力されるボトムプレートサンプリングの構成であった。ＡＤ変換器は、比較部の入力端に接続されるＤＡ変換部の各容量素子の第２端に入力アナログデータが入力されるトッププレートサンプリングの構成であってもよい。

１Ａ～１Ｃ…ＡＤ変換器、１０Ａ，１０Ｂ…ＤＡ変換部、１１…第１ＤＡ変換部、１２…第２ＤＡ変換部、２０…比較部、３０Ａ～３０Ｃ…制御部、４０～４２…スイッチ、Ｃ_０～Ｃ_N-1…容量素子、ＳＷ_０～ＳＷ_N-1…スイッチ。

Claims

入力アナログデータに応じたデジタルデータを出力する逐次比較型のＡＤ変換器であって、
各々の容量値が互いに等しい複数の容量素子と、制御信号に基づいて設定される複数のスイッチとを含み、前記複数のスイッチのうちの全て又は一部のスイッチの設定により、前記複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位、第２基準電位およびオープンの何れかとして、前記複数のスイッチそれぞれの設定に応じたデータを、前記複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力するＤＡ変換部と、
前記ＤＡ変換部から出力されるデータと前記入力アナログデータとを大小比較して、その比較結果を表す比較信号を出力する比較部と、
前記比較信号に基づいて、逐次比較のステップ毎に、前記ＤＡ変換部から出力されるデータと前記入力アナログデータとの差が小さくなるように前記制御信号を生成して出力する制御部と、
を備え、
前記制御部は、前記ＤＡ変換部の前記複数のスイッチそれぞれの設定を制御する際に、逐次比較の何れかステップにおいて、前記ＤＡ変換部の前記複数の容量素子のうち前記比較部による大小比較に必要な個数の容量素子の第１端を第１基準電位または第２基準電位とし他の容量素子の第１端をオープンとするよう指示する制御信号を出力する、
ＡＤ変換器。
入力アナログデータに応じたデジタルデータを出力する逐次比較型のＡＤ変換器であって、
各々の容量値が互いに等しい複数の容量素子と、制御信号に基づいて設定される複数のスイッチとを含み、前記入力アナログデータを前記複数の容量素子によりホールドした後、前記複数のスイッチのうちの全て又は一部のスイッチの設定により、前記複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位、第２基準電位およびオープンの何れかとして、前記複数のスイッチそれぞれの設定に応じたデータを、前記複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力するＤＡ変換部と、
前記ＤＡ変換部から出力されるデータと基準レベルとを大小比較して、その比較結果を表す比較信号を出力する比較部と、
前記比較信号に基づいて、逐次比較のステップ毎に、前記ＤＡ変換部から出力されるデータと前記基準レベルとの差が小さくなるように前記制御信号を生成して出力する制御部と、
を備え、
前記制御部は、前記ＤＡ変換部の前記複数のスイッチそれぞれの設定を制御する際に、逐次比較の何れかステップにおいて、前記ＤＡ変換部の前記複数の容量素子のうち前記比較部による大小比較に必要な個数の容量素子の第１端を第１基準電位または第２基準電位とし他の容量素子の第１端をオープンとするよう指示する制御信号を出力する、
ＡＤ変換器。
前記制御部は、前記ＤＡ変換部の前記複数のスイッチそれぞれの設定を制御する際に、逐次比較の少なくとも最初のステップにおいて、前記ＤＡ変換部の前記複数の容量素子のうちの何れかの容量素子の第１端をオープンとするよう指示する制御信号を出力する、
請求項１または２に記載のＡＤ変換器。
前記制御部は、前記ＤＡ変換部の前記複数のスイッチそれぞれの設定を制御する際に、逐次比較のステップが進むに従って、前記ＤＡ変換部の前記複数の容量素子のうち第１端を第１基準電位または第２基準電位とする容量素子の個数を次第に増加させるよう指示する制御信号を出力する、
請求項１～３の何れか１項に記載のＡＤ変換器。
第１入力アナログデータと第２入力アナログデータとの差に応じたデジタルデータを出力する逐次比較型のＡＤ変換器であって、
各々の容量値が互いに等しい複数の容量素子と、第１制御信号に基づいて設定される複数のスイッチとを含み、前記第１入力アナログデータを前記複数の容量素子によりホールドした後、前記複数のスイッチのうちの全て又は一部のスイッチの設定により、前記複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位、第２基準電位およびオープンの何れかとして、前記複数のスイッチそれぞれの設定に応じた第１データを、前記複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力する第１ＤＡ変換部と、
複数の容量素子と、第２制御信号に基づいて設定される複数のスイッチとを含み、前記第２入力アナログデータを前記複数の容量素子によりホールドした後、前記複数のスイッチのうちの全て又は一部のスイッチの設定により、前記複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位、第２基準電位およびオープンの何れかとして、前記複数のスイッチそれぞれの設定に応じた第２データを、前記複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力する第２ＤＡ変換部と、
前記第１データと前記第２データとを大小比較して、その比較結果を表す比較信号を出力する比較部と、
前記比較信号に基づいて、逐次比較のステップ毎に、前記第１データと前記第２データとの差が小さくなるように前記第１制御信号および前記第２制御信号を生成して出力する制御部と、
を備え、
前記制御部は、前記第１ＤＡ変換部および前記第２ＤＡ変換部それぞれの前記複数のスイッチそれぞれの設定を制御する際に、逐次比較の何れかステップにおいて、前記第１ＤＡ変換部および前記第２ＤＡ変換部それぞれの前記複数の容量素子のうち前記比較部による大小比較に必要な個数の容量素子の第１端を第１基準電位または第２基準電位とし他の容量素子の第１端をオープンとするよう指示する第１制御信号および第２制御信号を出力する、
ＡＤ変換器。
前記制御部は、前記第１ＤＡ変換部および前記第２ＤＡ変換部それぞれの前記複数のスイッチそれぞれの設定を制御する際に、逐次比較の少なくとも最初のステップにおいて、前記第１ＤＡ変換部および前記第２ＤＡ変換部それぞれの前記複数の容量素子のうちの何れかの容量素子の第１端をオープンとするよう指示する第１制御信号および第２制御信号を出力する、
請求項５に記載のＡＤ変換器。
前記制御部は、前記第１ＤＡ変換部および前記第２ＤＡ変換部それぞれの前記複数のスイッチそれぞれの設定を制御する際に、逐次比較のステップが進むに従って、前記第１ＤＡ変換部および前記第２ＤＡ変換部それぞれの前記複数の容量素子のうち第１端を第１基準電位または第２基準電位とする容量素子の個数を次第に増加させるよう指示する第１制御信号および第２制御信号を出力する、
請求項５または６に記載のＡＤ変換器。