JP2013172296A - 逐次比較型adc及び逐次比較型adcのテスト方法 - Google Patents
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Abstract
【課題】短時間でリニアリティテストを行うことができる逐次比較型ADC及び逐次比較型ADCのテスト方法を提供すること。
【解決手段】コンパレータ4の反転入力端子はDAC11の出力と接続される。逐次比較レジスタ2はデジタルコード値D[0:M−1]を出力する。DAC11は容量C1〜C2M−1、切替スイッチSW1〜SW2M−1を有し、上位ビットD[M:N−1]をDA変換する容量型DAC111を有する。制御回路1によりスイッチ5がコンパレータ4の2つの入力と固定電圧電源Vconとを接続し、通常のDA変換では第1の電源REF+と接続されない容量を含むように第1のデジタルコード値の上位ビットが示す数の容量が第1の電源REF+、他の容量が第2の電源REF−と接続される。コンパレータ4の反転入力と固定電圧電源Vconとの間が開放され、容量型DAC111は通常のDA変換を行い第2のデジタルコード値を出力する。
【選択図】図1
【解決手段】コンパレータ4の反転入力端子はDAC11の出力と接続される。逐次比較レジスタ2はデジタルコード値D[0:M−1]を出力する。DAC11は容量C1〜C2M−1、切替スイッチSW1〜SW2M−1を有し、上位ビットD[M:N−1]をDA変換する容量型DAC111を有する。制御回路1によりスイッチ5がコンパレータ4の2つの入力と固定電圧電源Vconとを接続し、通常のDA変換では第1の電源REF+と接続されない容量を含むように第1のデジタルコード値の上位ビットが示す数の容量が第1の電源REF+、他の容量が第2の電源REF−と接続される。コンパレータ4の反転入力と固定電圧電源Vconとの間が開放され、容量型DAC111は通常のDA変換を行い第2のデジタルコード値を出力する。
【選択図】図1
Description
本発明は逐次比較型ADC及び逐次比較型ADCのテスト方法に関し、特に効率的なリニアリティテストを実現する逐次比較型ADC及び逐次比較型ADCのテスト方法に関する。
現在、各種の電子回路においてアナログ−デジタル変換器(Analog to Digital Converter:以下ADCと表記)が多用されている。このADCの重要な特性の1つにリニアリティ(直線性)がある。例えば、NビットADCのリニアリティをテストするには、2N回程度の膨大な数の測定を行う必要がある。また、リニアリティテストの精度を確保するために、ADCに供給されるアナログ信号には、高精度が要求される。このような高精度のアナログ信号は、一般に、テスタなどにより生成され、ADCに供給される。
ここで、一般的なADCのリニアリティテストについて説明する。非特許文献1には、ADCのリニアリティテストの一例として、リニアランプ入力によるヒストグラム(コード密度)テストが記載されている。ADCのヒストグラムテストでは、既知の確率密度関数を持つ明確に定義された入力信号に対して、一定の期間にわたってデジタル化された多数のサンプル収集を行う。例えば、入力信号であるリニアランプとして、三角波が用いられる。三角波入力に対して多数のサンプルを収集し、各コードの出現数が集計する。ADCに微分非直線性(Differential Non Linearity:以下、DNLと称する)誤差又は積分非直線性(Integral Non Linearity:以下、INLと称する)誤差がない場合には、各コードは等しい出現確率を有する。
図9は、一般的なADCのヒストグラムテスト時の構成を示すブロック図である。図9に示すように、テスタ301でリニア三角波を生成し、ADC302のアナログ入力端子に入力する。ADC302は、サンプルクロック生成器303からのクロックCLKに同期して、アナログ入力端子に入力する信号をサンプリングし、AD変換を行う。変換結果は、メモリ304に蓄積される。計算機305は、メモリ304に蓄積された変換結果に応じて、各コード値の出現回数のヒストグラムを作成する。図10は、ヒストグラムテストで作成されるヒストグラム例である。このヒストグラムを参照することにより、ナローコードやワイドコード401、ミッシングコード402の確認を行うことができる。
図11A及び11Bは、それぞれADCでの変換結果から作成したDNL誤差及びINL誤差を示すグラフである。図11A及び11Bに示すグラフを参照することにより、DNL誤差及びINL誤差を評価することが可能である。
また、特許文献1には、ADCの一種である逐次比較型ADCの動作クロックの周期を調整する手法が開示されている。逐次比較型ADCは、バイナリサーチとも称される逐次比較を行うことにより、デジタル信号を生成する。
Walt Kester, "The Data Conversion Handbook", Analog Devices, Newnes, 2004, pp.312-313.
ところが、発明者らは、上述の様な一般的なリニアリティテストには、以下の問題点が有ることを見いだした。近年、ローエンド系マイコンでは、チップの低コスト化が要求されている。そのため、チップの低コスト化を実現するため、搭載される回路のテスト時間短縮が急務となっている。特に、ADCのリニアリティテストは全コストの数%を占めている。よって、ADCのリニアリティテスト時間の削減が喫緊の課題となっている。
ところが、逐次比較型のADCについて、一般的なリニアリティテストを行うには、テストの所要時間が長くなってしまう。上述のヒストグラムテストを行うには、多数のサンプル収集を行う必要がある。Nビットの逐次比較型のADCでは、2N通りのコード値が生成され、さらに測定分解能を高めるために、各値でL回ずつのテストを行うので、少なくとも2N×L回のテストを行う必要がある。すなわち、膨大な回数のテストを行わなければならないため、結果としてテスト時間が長くなってしまう。
本発明の一態様である逐次比較型ADCは、デジタルコード値に基づいて内部アナログ信号を出力するDACと、第1の入力が前記DACの出力と接続されるコンパレータと、前記デジタルコード値を出力する逐次比較レジスタと、前記コンパレータに印可される電圧を切り替えるスイッチと、前記DAC、前記逐次比較レジスタ及び前記スイッチを制御する制御回路と、を備え、前記DACは、Nビット(Nは、2以上の整数)の前記デジタルコード値を分割した上位ビット及び下位ビットの一方であるM(Nは、1≦M<Nを満たす整数)ビットをDA変換する第1のDACを備え、前記第1のDACは、一端が前記コンパレータの前記第1の入力に接続される(2M−1)個の容量と、前記(2M−1)個の容量の他端を、それぞれ第1の参照電圧を出力する第1の電源又は第2の参照電圧を出力する第2の電源と接続する(2M−1)個の切替スイッチと、を備え、前記制御回路が前記(2M−1)個の切替スイッチを制御して、前記Mビットが示す値の個数の前記容量が前記第1の電源と接続し、他の前記容量が前記第2の電源と接続することにより、前記Mビットが示す値に対応する電圧を生成し、前記制御回路は、テスト時のサンプリング動作では、前記スイッチに、前記コンパレータの前記第1及び第2の入力と前記固定電圧電源とを接続させ、前記逐次比較レジスタに、第1のデジタルコード値を出力させ、前記(2M−1)個の切替スイッチに、前記第1のデジタルコード値のMビットをDA変換する場合には前記第1の電源とは本来接続されない容量を含むように、前記第1のデジタルコード値の前記Mビットが示す値の個数の前記容量を、前記第1の電源と接続させ、前記サンプリング動作に続く比較動作では、前記スイッチに、前記コンパレータの前記第1の入力と前記固定電圧電源との間を開放させ、前記逐次比較レジスタに、出力するデジタルコード値を逐次変化させて前記コンパレータの出力をモニタする逐次比較を行わせることにより、第2のデジタルコード値を取得させ、取得した前記第2のデジタルコード値を出力させるものである。この逐次比較型ADCは、サンプリング動作時と比較動作時で、第1の電源に接続される容量を変えることで、2つの容量の容量比のばらつきを、コンパレータで電圧変動として検出することができる。よって、リニアリティに影響する容量のばらつきを検出することにより、リニアリティの異常検出が可能である。また、(2M−1)個の容量についての(2M−1)回の検査を行えば済むので、リニアリティテストの逐次比較の回数を抑制することが可能となる。
本発明の一態様である逐次比較型ADCのテスト方法は、逐次比較型ADCのテスト方法であって、前記逐次比較型ADCは、デジタルコード値に基づいて内部アナログ信号を出力するDACと、第1の入力が前記DACの出力と接続されるコンパレータと、前記デジタルコード値を出力する逐次比較レジスタと、を有し、前記DACは、Nビット(Nは、2以上の整数)の前記デジタルコード値を分割した上位ビット及び下位ビットの一方であるM(Nは、1≦M<Nを満たす整数)ビットをDA変換する第1のDACを有し、前記第1のDACは、一端が前記コンパレータの前記第1の入力に接続される(2M−1)個の容量を有し、前記Mビットが示す値の個数の前記容量が前記第1の電源と接続し、他の前記容量が前記第2の電源と接続することにより、前記Mビットが示す値に対応する電圧を生成し、テスト時のサンプリング動作時に、前記コンパレータの前記第1及び第2の入力と前記固定電圧電源とを接続し、前記逐次比較レジスタから第1のデジタルコード値を出力し、前記第1のデジタルコード値のMビットをDA変換する場合には前記第1の電源とは本来接続されない容量を含むように、前記第1のデジタルコード値の前記Mビットが示す値の個数の前記容量を、前記第1の電源と接続し、前記サンプリング動作に続く比較動作時に、前記コンパレータの前記第1の入力と前記固定電圧電源との間を開放し、前記逐次比較レジスタから出力するデジタルコード値を逐次変化させて前記コンパレータの出力をモニタする逐次比較を行うことにより、第2のデジタルコード値を取得し、取得した前記第2のデジタルコード値を出力するものである。この逐次比較型ADCのテスト方法は、サンプリング動作時と比較動作時で、第1の電源に接続される容量を変えることで、2つの容量の容量比のばらつきをコンパレータで電圧変動として検出することができる。よって、リニアリティに影響する容量のばらつきを検出することにより、リニアリティの異常検出が可能である。また、(2M−1)個の容量についての(2M−1)回の検査を行えば済むので、リニアリティテストの逐次比較の回数を抑制することが可能となる。
本発明によれば、短時間でリニアリティテストを行うことができる逐次比較型ADC及び逐次比較型ADCのテスト方法を提供することができる。
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
実施の形態1
まず、本発明の実施の形態1にかかるADC100について説明する。図1は、実施の形態1にかかるADC100の構成を模式的に示すブロック図である。ADC100は、制御回路1、逐次比較レジスタ2、サンプルホールド(以下、S/Hと表記)回路3、コンパレータ4、スイッチ5及びDAC(Digital to Analog Converter:以下DACと表記)11を有する。ADC100は、N(Nは、2以上の整数)ビットのADCとして構成される。ADC100には、外部アナログ信号INが入力する。そして、ADC100は、外部アナログ信号INに対して逐次比較(バイナリサーチ)を行うことにより、外部アナログ信号INをAD変換し、デジタルコード値D[0:N−1]を出力する。
まず、本発明の実施の形態1にかかるADC100について説明する。図1は、実施の形態1にかかるADC100の構成を模式的に示すブロック図である。ADC100は、制御回路1、逐次比較レジスタ2、サンプルホールド(以下、S/Hと表記)回路3、コンパレータ4、スイッチ5及びDAC(Digital to Analog Converter:以下DACと表記)11を有する。ADC100は、N(Nは、2以上の整数)ビットのADCとして構成される。ADC100には、外部アナログ信号INが入力する。そして、ADC100は、外部アナログ信号INに対して逐次比較(バイナリサーチ)を行うことにより、外部アナログ信号INをAD変換し、デジタルコード値D[0:N−1]を出力する。
逐次比較レジスタ2は、外部アナログ信号INに対して逐次比較(バイナリサーチ)を行うためのデジタルコード値D[0:N−1]を、DAC11へ出力する。後述するように、DAC11は、上位M(Mは、1≦M<Nを満たす整数)ビットと下位(N−M)ビットとに分けてDA変換を行う。よって、逐次比較レジスタ2は、デジタルコード値D[0:N−1]を、上位ビットD[M:N−1]と下位ビットD[0:M−1]とに分けて、DAC11に出力する。また、逐次比較レジスタ2は、逐次比較(バイナリサーチ)を行った結果確定したデジタルコード値D[0:N−1]を、ADC100の外部へ出力OUTとして出力する。
DAC11は、逐次比較レジスタ2からのデジタルコード値D[0:N−1]を、アナログ信号にDA変換し、変換した信号をコンパレータ4へ出力する。DAC11は、容量型DAC111及び抵抗型DAC112を有する。容量型DAC111は、Nビットのデータのうち、上位ビットD[M:N−1]を、サーモメータコード制御によりアナログ信号に変換する。抵抗型DAC112は、Nビットのデータのうち、下位ビットD[0:M−1]をDA変換する。
抵抗型DAC112は、第1の電源(参照電圧REF+を出力する電源であり、以下では第1の電源REF+と称する)及び第2の電源(参照電圧REF−を出力する電源であり、以下では第2の電源REF−と称する)と接続される。抵抗型DAC112は、下位ビットD[0:M−1]に応じて、第1の電源圧REF+及び第2の電源REF−の間の電圧を分圧することによりDA変換を行う。抵抗型DAC112の出力は、コンパレータ4の反転入力端子と接続される。
容量型DAC111は、(2M−1)個の容量C1〜C2M−1及び切替スイッチSW1〜SW2M−1を有する。容量C1〜C2M−1の一端は、コンパレータ4の反転入力端子と接続される。容量C1〜C2M−1の他端と第1の電源REF+及び第2の電源REF−との間には、それぞれ切替スイッチSW1〜SW2M−1が挿入される。切替スイッチSW1〜SW2M−1は、上位ビットD[M:N−1]の値に応じて、容量C1〜C2M−1のそれぞれを、第1の電源REF+又は第2の電源REF−と接続する。
S/H回路3は、入力した外部アナログ信号INをサンプリングし、サンプリングした信号をコンパレータ4に出力する。コンパレータ4は、DAC11及びS/H回路3の出力を比較し、比較結果を逐次比較レジスタ2に出力する。
スイッチ5は、コンパレータ4の反転入力端子及び非反転入力端子へ印可される電圧を切り替える。具体的には、スイッチ5は、制御回路1による制御に応じて、コンパレータ4の反転入力端子を、固定電圧電源(固定電圧Vconを出力する電源であり、以下では固定電圧電源Vconと称する)又は第2の電源REF−と接続する。また、スイッチ5は、制御回路1による制御に応じて、コンパレータ4の非反転入力端子を、固定電圧電源Vcon又はS/H回路3−と接続する。
制御回路1は、逐次比較レジスタ2、スイッチ5及びDAC11の動作を制御する。つまり、逐次比較レジスタ2のデジタルコード値D[0:N−1]の出力動作、DAC11のDA変換、S/H回路3のサンプル/ホールド動作、スイッチ5の開閉は、制御回路1により制御される。
続いて、ADC100のリニアリティテストにおける動作について説明する。図2Aは、実施の形態1にかかるADC100のリニアリティテストの手順を示すフローチャートである。ADC100のリニアリティテストでは、デジタルコード値D[0:N−1]のうち、上位ビットD[M:N−1]と下位ビットD[0:M−1]とを分けてテストを行う。
図2Aに示すように、まず、下位ビットD[0:M−1]についてのリニアリティテストを行う(ステップS11)。次いで、上位ビットD[M:N−1]を用いて、容量型DAC111の容量C1〜C2M−1の容量比確認処理を行うことにより、上位ビットD[M:N−1]についてのリニアリティテストを行う(ステップS12)。以下では、下位ビットD[0:M−1]についてのリニアリティテスト(ステップS11)と容量型DAC111の容量C1〜C2M−1の容量比確認処理(ステップS12)の手順について詳述する。
下位ビットD[0:M−1]についてのリニアリティテスト(ステップS11)について説明する。図2Bは、下位ビットD[0:M−1]についてのリニアリティテスト(ステップS11)の手順を示すフローチャートである。まず、初めに、Nビットのデジタルコード値D[0:N−1]の全ビットが「0」である場合に対応する外部アナログ信号INを生成する。この外部アナログ信号INは、ADC100の外部において、例えばテスタなどの検査装置20により生成することが可能である。この外部アナログ信号INは、ADC100に供給される。この際、検査装置20は、外部アナログ信号INの供給を開始する(ステップS111)。
その後、検査装置20は、外部アナログ信号INを安定させるため、あらかじめ定められた時間の安定待ちを行い、テスト開始を通知する(ステップS112)。
その後、制御回路1は、スイッチ5を切り替える。これにより、コンパレータ4の反転入力端子を第2の電源REF−と接続し、コンパレータ4の反転入力端子と固定電圧電源Vconとの間を開放する。また、コンパレータ4の非反転入力端子をS/H回路3の出力と接続し、コンパレータ4の非反転入力端子と固定電圧電源Vconとの間を開放する。よって、コンパレータ4の反転入力端子は、参照電圧REF−にプリチャージされる(ステップS113)。プリチャージ完了後、制御回路1は、スイッチ5を切り替え、コンパレータ4の反転入力端子と第2の電源REF−との間を開放する。
次いで、外部アナログ信号INに対する逐次比較(バイナリサーチ)を開始する。ここでは、下位の(N−M)ビット、すなわち下位ビットD[0:M−1]の逐次比較を行う。S/H回路3に外部アナログ信号INのサンプリングを開始する。S/H回路3は、外部アナログ信号INをサンプリングし、スイッチ5を介して、サンプリングした信号をコンパレータ4の非反転入力端子に出力する(ステップS114)。
逐次比較レジスタ2は、外部アナログ信号INに対して逐次比較(バイナリサーチ)を行うためのデジタルコード値D[0:N−1]を、DAC11へ出力する。ここでは、下位ビットD[0:M−1]の逐次比較を行うため、上位ビットD[M:N−1]は任意の値でよい。例えば、上位ビットD[M:N−1]の各ビットを「0」とすることができる。この状態で、抵抗型DAC112が下位ビットD[0:M−1]のDA変換を行う。そして、DAC11は、DA変換した信号をコンパレータ4へ出力する。コンパレータ4は、DAC11の出力とS/H回路3の出力とを比較し、比較結果を逐次比較レジスタ2へ返す。コンパレータ4は、DAC11の出力のレベルがS/H回路3の出力のレベル以上であれば「ロー」を出力し、DAC11の出力のレベルがS/H回路3の出力のレベルよりも小さければ「ハイ」を出力する。逐次比較レジスタ2は、コンパレータ4の出力のレベルを参照し、現在出力しているデジタルコード値D[0:N−1]に対応するDAC11の出力と、比較対象であるS/H回路3の出力の大小関係を認識する。この比較動作を下位ビットD[0:M−1]のMSB(Most Significant Bit)からLSB(Least Significant Bit)へ順に行うことにより、下位ビットD[0:M−1]が示す値を確定することができる(ステップS115)。逐次比較レジスタ2は、下位ビットD[0:M−1]が示す値を確定したことにより得られるデジタルコード値D[0:N−1]を、検査装置20へ出力する。
下位ビットのリニアリティテストでは、(N−M)ビットで表現される各値についてAD変換処理を行う必要がある。つまり、下位ビットD[0:M−1]が示す値を1ずつ変化させ、さらに測定分解能を高めるため各値でL回ずつのAD変換処理を行う。すなわち、ステップS115のAD変換処理を{2(N−M)−1}×L回行う必要がある。なお、(N−M)ビットで表現される値は2(N−M)通り有る。しかし、例えば初期状態として各コード値に0を設定した場合には、それを1つの値として取り扱うことができるので、初期状態に対応する1回分を差し引いている。よって、ステップS115でのAD変換処理回数nRが{2(N−M)−1}×Lに到達したかを判定する(ステップS116)。
AD変換処理回数nRが{2(N−M)−1}×Lに到達していない場合、すなわちnR<{2(N−M)−1}であれば、制御回路1は、AD変換処理回数nRの値を1増加させる。また、制御回路1は、外部の検査装置20に対し、{2(N−M)−1}×L回のAD変換処理が未完了であることを通知し、ステップS111に戻る(ステップS117)。検査装置20は、制御回路1からの通知を受けて、外部アナログ信号INの値を1だけ増加させる。よって、ステップS111〜S116を繰り返すことにより、{2(N−M)−1}×L回のAD変換処理が行われることとなる。
ステップS115でのAD変換処理回数nRが{2(N−M)−1}×Lに到達した場合、すなわちnR={2(N−M)−1}×Lであれば、検査装置20は、ステップS11で得られたデジタルコード値D[0:N−1]について、ヒストグラムを作成する(ステップS118)。そして、ヒストグラムを用いて、DNL及びINLを確認する(ステップS119)。
続いて、容量型DAC111の容量C1〜C2M−1の容量比確認処理(ステップS12)について説明する。図2Cは、容量型DAC111の容量C1〜C2M−1の容量比確認処理(ステップS12)の手順を示すフローチャートである。はじめに、制御回路1は、スイッチ5を切り替え、コンパレータ4の反転入力端子を固定電圧電源Vconと接続し、コンパレータ4の反転入力端子と第2の電源REF−との間を開放する。また、コンパレータ4の非反転入力端子を固定電圧電源Vconと接続し、コンパレータ4の非反転入力端子とS/H回路3の出力との間を開放する。これにより、コンパレータ4の反転入力端子及び非反転入力端子は、固定電圧Vconにプリチャージされる(ステップS121)。コンパレータ4の反転入力端子及び非反転入力端子と固定電圧電源Vconとの接続は、そのまま継続する。
次いで、制御回路1は、サンプル用の内部アナログ信号を作成するためのデジタルコード値D[0:N−1]を、逐次比較レジスタ2からDAC11へ出力させる。ここでは、上位ビットD[M:N−1]の比較を行うため、下位ビットD[0:M−1]は任意の値でよい。しかし、下位ビットD[0:M−1]の各ビットを「0」とすると、容量比が大きく誤差がある場合に、比較結果の上位コードがサンプル時の上位コードと異なる結果となる場合があるので、下位ビットD[0:M−1]の各ビットを全て「0」とすることはしない。同様に全て「1」とすることもしない。この状態で、容量型DAC111が上位ビットD[M:N−1]のDA変換を行う。以下では、サンプル用の内部アナログ信号を作成するためのDA変換動作を、サンプリング動作と称する。なお、サンプリング動作時に逐次比較レジスタ2から出力されるデジタルコード値D[0:N−1]を、第1のデジタルコード値CODE1と称する。第1のデジタルコード値CODE1は、検査装置20に出力され、検査装置20内の記憶装置に記憶される。なお、デジタルコード値D[0:N−1]は、制御回路1が逐次比較レジスタ2に指令を与えることにより、決定することが可能である。
サンプリング動作(ステップS122)時の容量型DAC111のDA変換動作について説明する。制御回路1は、第1のデジタルコード値CODE1の上位ビットD[M:N−1]の値に応じてスイッチS1〜S2M−1を制御して、容量C1〜C2M−1を第1の電源REF+又は第2の電源REF−と接続する。容量型DAC111では、第1のデジタルコード値CODE1の上位ビットD[M:N−1]が示す値の個数分の容量を、第1の電源REF+と接続する。図3は、サンプリング動作時の容量型DAC111の容量C1〜C2M−1への電圧供給を示す図である。図3では、容量が第1の電源REF+と接続される場合を「1」、第2の電源REF−と接続される場合を「0」で表している。
例えば、第1のデジタルコード値CODE1の上位ビットD[M:N−1]が示す値が「0」であれば、容量C1〜C2M−1は、第2の電源REF−と接続される。第1のデジタルコード値CODE1の上位ビットD[M:N−1]が示す値が「1」であれば、容量C2M−1が第1の電源REF+と接続され、容量C1〜C2M−2は、第2の電源REF−と接続される。第1のデジタルコード値CODE1の上位ビットD[M:N−1]が示す値が「2M」であれば、容量C1〜C2M−1は第1の電源REF+と接続される。また、第1のデジタルコード値CODE1の上位ビットD[M:N−1]が示す値が「k」(kは、2≦k≦2M−2を満たす整数)」であれば、容量C2M−1及び容量C1〜C(k−1)は第1の電源REF+と接続され、容量Ck〜C2M−2は第2の電源REF−と接続される。これにより、第1のデジタルコード値CODE1の上位ビットD[M:N−1]が示す値の個数分の容量が第1の電源REF+と接続される。
換言すれば、サンプリング動作では、容量型DAC111により第1のデジタルコード値CODE1に対して通常のDA変換を行う場合には、本来第1の電源REF+とは接続されない容量を、第1の電源REF+と接続される。
図4は、第1のデジタルコード値CODE1の上位ビットD[M:N−1]が示す値が1である場合のサンプリング動作時のADC100の接続を示す回路図である。図4に示すように、容量C2M−1は第1の電源REF+と接続され、その他の容量C1〜C2M−2は第2の電源REF−と接続される。また、容量C1〜C2M−1は、スイッチ5を介して、固定電圧電源Vconと接続される。よって、ΔV=|Vcon−REF+|、容量C2M−1の容量をCとすると、容量C2M−1にはQ=CΔVの電荷が充電される。
次いで、サンプリング動作から比較動作に移行する(ステップS123)。比較動作では、まず、スイッチ5で、コンパレータ4の反転入力端子と固定電圧電源Vconとの間、及び、コンパレータ4の反転入力端子と第2の電源REF−との間を開放する。そして、サンプリング動作で蓄えられた電荷量を逐次比較動作により検出する。即ち、反転入力端子の電位が非反転入力端子の電位と同じになるよう比較(A/D変換)動作を行う。すなわち、DAC11で生成される電圧がサンプリング中にDAC11で生成された電圧に最も近くなるデジタルコード値を決定するための、通常のA/D変換動作を行う。
具体的には、例えばバイナリサーチを用いる。まず、逐次比較レジスタ2は、デジタルコードD[N−1]として「1」を、デジタルコードD[0:N−2]として「0」を出力させ、DAC11に(REF+)−(REF−)の1/2となる電圧を生成させる。生成した電圧が非反転入力端子の電圧より高ければ、コンパレータ4は逐次比較レジスタ2へ「ロー」を返す。一方、生成した電圧が非反転入力端子の電圧より低ければ、コンパレータ4は逐次比較レジスタ2へ「ハイ」を返す。逐次比較レジスタ2は、この結果をMSBに格納する。格納する値は、コンパレータ4の出力が「ロー」の場合は「0」、「ハイ」の場合は「1」となる。
次に、逐次比較レジスタ2に格納された値が「0」の場合は、逐次比較レジスタ2は、DAC11に(REF+)−(REF−)の1/4となる電圧を生成させる。一方、逐次比較レジスタ2に格納された値が「1」の場合は、逐次比較レジスタ2は、DAC11に(REF+)−(REF−)の3/4となる電圧を生成させる。そして、コンパレータ4は反転入力端子と非反転入力端子との間で電圧比較を行い、比較結果を逐次比較レジスタ2の(MSB−1)に格納する。
この動作を逐次比較レジスタ2のLSBまで繰り返し実施することにより、逐次比較レジスタ2に比較結果が、デジタルコード値として格納される。比較動作のA/D変換の結果得られるデジタルコード値D[0:N−1]を、第2のデジタルコード値CODE2と称する。第2のデジタルコード値CODE2は、検査装置20に出力され、検査装置20内の記憶装置に記憶される。
図5は、比較動作時の容量型DAC111の容量C1〜C2M−1への電圧供給を示す図である。図5では、容量が第1の電源REF+と接続される場合を「1」、第2の電源REF+と接続される場合を「0」で表している。
例えば、上位ビットD[M:N−1]が示す値が「1」であれば、容量C2〜C2M−1を第2の電源REF−と接続し、容量C1を第1の電源REF+と接続する。上位ビットD[M:N−1]が示す値が「k」(kは、2≦k≦2M−2を満たす整数)」であれば、容量Ck+1〜C2M−1を第2の電源REF−と接続し、容量Ckを第1の電源REF+と接続する。これにより、新たに選択された容量には、容量C1〜C2M−1に充電された電荷と同じ量の電荷が充電される。
図6は、上位ビットD[M:N−1]が示す値が1である場合の比較動作時のADC100の接続を示す回路図である。図6に示すように、容量C1を第1の電源REF+と接続し、その他の容量C2〜C2M−1を第2の電源REF−と接続する。よって、容量C1には、Q=CΔVの電荷が充電される。
よって、新たに選択された容量及び容量C2M−1の容量値が同じであれば、コンパレータ4の反転入力端子に印加される電圧は等しくなる。そのため、新たに選択された容量及び容量C2M−1の容量値が同じであれば、サンプリング動作時の第1のデジタルコード値CODE1と比較動作時の第2のデジタルコード値CODE2とが一致する。
一方、新たに選択された容量及び容量C2M−1の容量値が異なる場合には、同じ個数の容量を第1の電源REF+に接続したとしても、コンパレータ4の反転入力端子に印加される電圧は等しくならない。そのため、バイナリサーチによるA/D変換の結果、下位ビットD[0:M−1]の比較結果と第1のデジタルコード値CODE1の下位ビットD[0:M−1]とは等しくならない。つまり、サンプリング動作時の第1のデジタルコード値CODE1と比較動作時の第2のデジタルコード値CODE2とが、一致しなくなってしまう。
ADC100のリニアリティテストでは、上位ビットのAD変換処理を、Mビットで表現される各値について行う必要がある。つまり、上位ビットの値を1ずつ変化させ、比較動作(ステップS123)を(2M−1)回行う必要がある。なお、Mビットで表現される値は2M通り有る。しかし、例えば初期状態として各コード値に0を設定した場合には、それを1つの値として取り扱うことができるので、初期状態に対応する1回分を差し引いている。よって、ステップS123での比較動作回数nCが(2M−1)に到達したかを判定する(ステップS124)。
ステップS123での比較動作回数nCが(2M−1)に到達していない場合、すなわちnC<(2M−1)であれば、制御回路1は、比較動作回数nCの値を1増加させる。また、逐次比較レジスタ2は、上位ビットD[M:N−1]の値を1増やす(ステップS125)。よって、ステップS121〜ステップS123を繰り返すことにより、(2M−1)回の比較動作が行われることとなる。
ステップS123での比較動作回数nCが(2M−1)に到達した場合、すなわちnC=(2M−1)であれば、制御回路1は、容量比確認動作の完了を外部の検査装置20に通知する。検査装置20は、サンプリング動作時の第1のデジタルコード値CODE1と比較動作時の第2のデジタルコード値CODE2に差異が有ったかを確認する(ステップS126)。
ADC100の容量型DAC111では、容量C1〜C2M−1は、全て同じ容量であり、その容量値も同一であるものとして製作される。よって、上述のテスト方法で容量比確認動作を行い、各容量の容量値が同じであることが確認できれば、容量型DAC111の出力についてもリニアリティが保たれていることが確認できる。すなわち、検査装置は、検査装置20は、サンプリング動作時の第1のデジタルコード値CODE1と比較動作時の第2のデジタルコード値CODE2に差異が有った場合には、リニアリティに異常があることを検出することができる。
なお、各容量の容量にばらつきが有る場合でも、検査装置20は、サンプリング動作時の第1のデジタルコード値CODE1と比較動作時の第2のデジタルコード値CODE2に差異が生じない程度のばらつきであれば、そのばらつきはテスト結果に影響しない誤差として取り扱うことができる。よって、各容量の容量にばらつきが、上記の誤差の範囲内であれば、本実施の形態では、各容量の容量は同じであるとして取り扱うことができる。
以上より、ADC100では、上位Mビット、下位(N−M)ビットのNビットのデータにかかる逐次比較の回数を、[{2(N−M)−1}+(2M−1)]に抑制することが可能である。これにより、ADCのリニアリティテストに要する時間を削減することが可能となる。
さらに、ADC100では、容量型DAC111を用いた容量比確認動作の際に、検査装置20から高精度のアナログ入力信号を供給する必要が無い。よって、アナログ入力信号の安定待ちを省略することができ、実効的なリニアリティテストに要する時間を更に削減することができる。
実施の形態2
次に、本発明の実施の形態2にかかるADC200について説明する。図7は、実施の形態2にかかるADC200の構成を模式的に示すブロック図である。ADC200は、制御回路1、逐次比較レジスタ2、コンパレータ4、スイッチ6及びDAC21を有する。ADC200は、N(Nは、2以上の整数)ビットのADCとして構成される。ADC200には、外部アナログ信号INが入力する。そして、ADC200は、ADC100と同様に、外部アナログ信号INに対して逐次比較(バイナリサーチ)を行うことにより、外部アナログ信号INをAD変換し、デジタルコード値D[0:N−1]を出力する。制御回路1、逐次比較レジスタ2及びコンパレータ4については、ADC100と同様であるので、説明を省略する。
次に、本発明の実施の形態2にかかるADC200について説明する。図7は、実施の形態2にかかるADC200の構成を模式的に示すブロック図である。ADC200は、制御回路1、逐次比較レジスタ2、コンパレータ4、スイッチ6及びDAC21を有する。ADC200は、N(Nは、2以上の整数)ビットのADCとして構成される。ADC200には、外部アナログ信号INが入力する。そして、ADC200は、ADC100と同様に、外部アナログ信号INに対して逐次比較(バイナリサーチ)を行うことにより、外部アナログ信号INをAD変換し、デジタルコード値D[0:N−1]を出力する。制御回路1、逐次比較レジスタ2及びコンパレータ4については、ADC100と同様であるので、説明を省略する。
DAC21は、逐次比較レジスタ2からのデジタルコード値D[0:N−1]を、アナログ信号にDA変換し、変換した信号をコンパレータ4へ出力する。DAC21は、容量型DAC211及び抵抗型DAC212を有する。
容量型DAC211は、Nビットのデータのうち、上位ビットD[M:N−1]を、サーモメータコード制御によりアナログ信号に変換し、さらに入力した外部アナログ信号INの電圧をサンプリングする機能も有する。
容量型DAC211は、2M−1個の容量C1〜C2M−1及び切替スイッチSW1〜SW2M−1を有する。容量C1〜C2M−1の一端は、コンパレータ4の反転入力端子と接続される。容量C1〜C2M−1の他端と第1の電源REF+及び第2の電源REF−、外部アナログ信号INとの間には、それぞれ切替スイッチSWb1〜SWb2M−1が挿入される。切替スイッチSWb1〜SWb2M−1は、容量C1〜C2M−1の全てを、外部アナログ信号INに接続するか、または上位ビットD[M:N−1]の値に応じて、容量C1〜C2M−1のそれぞれを、第1の電源REF+又は第2の電源REF−と接続する。抵抗型DAC212は、ADC100の抵抗型DAC112と同様であるので、説明を省略する。
スイッチ6は、コンパレータ4の反転入力と固定電圧電源Vconとの間に接続される。スイッチ6は、制御回路1による制御に応じて、コンパレータ4の反転入力端子を、固定電圧電源Vconと接続する。
制御回路1は、逐次比較レジスタ2、スイッチ6及びDAC11の動作を制御する。つまり、逐次比較レジスタ2のデジタルコード値D[0:N−1]の出力動作、DAC21のDA変換およびサンプル/ホールド動作、スイッチ6の開閉は、制御回路1により制御される。
続いて、ADC200のリニアリティテストにおける動作において、ADC100とプリチャージ動作及びサンプリング動作が異なる点について説明する。図8は、実施の形態2にかかる下位ビットD[0:M−1]についてのリニアリティテスト(ステップS21)の手順を示すフローチャートである。ADC200では、ステップS21が、ADC100におけるリニアリティテスト(ステップS11)に相当する。ステップS21では、ステップS11と比べて、サンプリング動作(ステップS213)とプリチャージ動作(ステップS214)との順序が入れ替わっている。
ADC200のサンプリング動作(ステップS213)では、制御回路1は、切替スイッチSWb1〜SWb2M−1を制御し、容量C1〜C2M−1の全てに外部アナログ信号INを供給してサンプリング動作を行う。
ADC200のプリチャージ動作(ステップS214)では、スイッチ6を閉じる(ステップS113に相当)。これにより、コンパレータ4の反転入力端子は、固定電圧Vconにプリチャージされる。プリチャージ完了後、制御回路1は、スイッチ6を開放し、コンパレータ4の反転入力端子と固定電圧電源Vconとの間を開放する。
ステップS21は、ステップS213及びS214以外のステップについては、ステップS11と同様であるので、説明を省略する。
すなわち、ADC200も、ADC100と同様に、ADCのリニアリティテストに要する時間を削減することが可能となる。
さらに、ADC200では、容量型DAC211を用いた容量比確認動作の際に、検査装置20から高精度のアナログ入力信号を供給する必要が無い。よって、ADC100と同様に、アナログ入力信号の安定待ちを省略することができ、実効的なリニアリティテストに要する時間を更に削減することができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、サンプリング動作時に第1の電源REF+と接続される容量は、容量C2M−1であるとしたが、これは例示に過ぎない。すなわち、サンプリング動作時に第1の電源REF+と接続される容量の1つが比較動作時に第2の電源REF−と接続され、サンプリング動作時に第2の電源REF−と接続される容量の1つが比較動作時に第1の電源REF+と接続されるのであれば、サンプリング動作時に第1の電源REF+と接続される容量は、容量C2M−1に限られない。
1 制御回路
2 逐次比較レジスタ
3 S/H回路
4 コンパレータ
5、6 スイッチ
20 検査装置
100、200、302 ADC
111、211 容量型DAC
112、212 抵抗型DAC
301 テスタ
303 サンプルクロック生成器
304 メモリ
305 計算機
401 ワイドコード
402 ミッシングコード
C1〜C2M−1 容量
CLK クロック
IN 外部アナログ信号
REF+ 第1の電源
REF− 第2の電源
SCOM デジタル信号
SIGs テスト開始信号
SW1〜SW2M−1、SWb1〜SWb2M−1 切替スイッチ
Vcon 固定電圧電源
2 逐次比較レジスタ
3 S/H回路
4 コンパレータ
5、6 スイッチ
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100、200、302 ADC
111、211 容量型DAC
112、212 抵抗型DAC
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402 ミッシングコード
C1〜C2M−1 容量
CLK クロック
IN 外部アナログ信号
REF+ 第1の電源
REF− 第2の電源
SCOM デジタル信号
SIGs テスト開始信号
SW1〜SW2M−1、SWb1〜SWb2M−1 切替スイッチ
Vcon 固定電圧電源
Claims (5)
- デジタルコード値に基づいて内部アナログ信号を出力するDACと、
第1の入力が前記DACの出力と接続されるコンパレータと、
前記デジタルコード値を出力する逐次比較レジスタと、
前記コンパレータに印可される電圧を切り替えるスイッチと、
前記DAC、前記逐次比較レジスタ及び前記スイッチを制御する制御回路と、を備え、
前記DACは、
Nビット(Nは、2以上の整数)の前記デジタルコード値を分割した上位ビット及び下位ビットの一方であるM(Nは、1≦M<Nを満たす整数)ビットをDA変換する第1のDACを備え、
前記第1のDACは、
一端が前記コンパレータの前記第1の入力に接続される(2M−1)個の容量と、
前記(2M−1)個の容量の他端を、それぞれ第1の参照電圧を出力する第1の電源又は第2の参照電圧を出力する第2の電源と接続する(2M−1)個の切替スイッチと、を備え、
前記制御回路が前記(2M−1)個の切替スイッチを制御して、前記Mビットが示す値の個数の前記容量が前記第1の電源と接続し、他の前記容量が前記第2の電源と接続することにより、前記Mビットが示す値に対応する電圧を生成し、
前記制御回路は、
テスト時のサンプリング動作では、
前記スイッチに、前記コンパレータの前記第1及び第2の入力と前記固定電圧電源とを接続させ、
前記逐次比較レジスタに、第1のデジタルコード値を出力させ、
前記(2M−1)個の切替スイッチに、前記第1のデジタルコード値のMビットをDA変換する場合には前記第1の電源とは本来接続されない容量を含むように、前記第1のデジタルコード値の前記Mビットが示す値の個数の前記容量を、前記第1の電源と接続させ、
前記サンプリング動作に続く比較動作では、
前記スイッチに、前記コンパレータの前記第1の入力と前記固定電圧電源との間を開放させ、
前記逐次比較レジスタに、出力するデジタルコード値を逐次変化させて前記コンパレータの出力をモニタする逐次比較を行わせることにより、第2のデジタルコード値を取得させ、取得した前記第2のデジタルコード値を出力させる、
逐次比較型ADC。 - 前記第1のデジタルコード値と前記第2のデジタルコード値とが異なる場合に、テスト結果が不良であると判定されることを特徴とする、
請求項1に記載の逐次比較型ADC。 - 前記Mビットが示す値のうち0以外の2M−1通りの値について、それぞれ前記サンプリング動作及び前記比較動作を行うことを特徴とする、
請求項1又は2に記載の逐次比較型ADC。 - 前記上位ビット及び下位ビットの他方をDA変換する第2のDA変換器を更に備えることを特徴とする、
請求項1乃至3のいずれか一項に記載の逐次比較型ADC。 - 逐次比較型ADCのテスト方法であって、
前記逐次比較型ADCは、
デジタルコード値に基づいて内部アナログ信号を出力するDACと、
第1の入力が前記DACの出力と接続されるコンパレータと、
前記デジタルコード値を出力する逐次比較レジスタと、を有し、
前記DACは、
Nビット(Nは、2以上の整数)の前記デジタルコード値を分割した上位ビット及び下位ビットの一方であるM(Nは、1≦M<Nを満たす整数)ビットをDA変換する第1のDACを有し、
前記第1のDACは、
一端が前記コンパレータの前記第1の入力に接続される(2M−1)個の容量を有し、 前記Mビットが示す値の個数の前記容量が前記第1の電源と接続し、他の前記容量が前記第2の電源と接続することにより、前記Mビットが示す値に対応する電圧を生成し、
テスト時のサンプリング動作時に、
前記コンパレータの前記第1及び第2の入力と前記固定電圧電源とを接続し、
前記逐次比較レジスタから第1のデジタルコード値を出力し、
前記第1のデジタルコード値のMビットをDA変換する場合には前記第1の電源とは本来接続されない容量を含むように、前記第1のデジタルコード値の前記Mビットが示す値の個数の前記容量を、前記第1の電源と接続し、
前記サンプリング動作に続く比較動作時に、
前記コンパレータの前記第1の入力と前記固定電圧電源との間を開放し、
前記逐次比較レジスタから出力するデジタルコード値を逐次変化させて前記コンパレータの出力をモニタする逐次比較を行うことにより、第2のデジタルコード値を取得し、
取得した前記第2のデジタルコード値を出力する、
逐次比較型ADCのテスト方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2012034994A JP2013172296A (ja) | 2012-02-21 | 2012-02-21 | 逐次比較型adc及び逐次比較型adcのテスト方法 |
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KR20160099251A (ko) * | 2015-02-12 | 2016-08-22 | 콘티넨탈 오토모티브 시스템 주식회사 | 채널별 오토스캔을 수행하기 위한 장치 및 방법 |
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JP2019186841A (ja) * | 2018-04-16 | 2019-10-24 | ザインエレクトロニクス株式会社 | Ad変換器 |
JP2022510177A (ja) * | 2018-11-30 | 2022-01-26 | イベオ オートモーティブ システムズ ゲーエムベーハー | アナログ-デジタルコンバータ |
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2012
- 2012-02-21 JP JP2012034994A patent/JP2013172296A/ja active Pending
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US11984908B2 (en) | 2018-11-30 | 2024-05-14 | Microvision, Inc. | Analogue-to-digital converter |
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