JP2015128203A

JP2015128203A - 半導体装置

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Publication number: JP2015128203A
Application number: JP2013272504A
Authority: JP
Inventors: 貴裕梅崎; Takahiro Umezaki; 康敬堀越; Yasutaka Horikoshi; 雄大三上; Takehiro Mikami
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2013-12-27
Filing date: 2013-12-27
Publication date: 2015-07-09
Anticipated expiration: 2033-12-27
Also published as: US20150188557A1; JP6407528B2; US9124288B2; US20150326238A1

Abstract

【課題】従来よりも簡便にＡＤコンバータの精度判定を行う。
【解決手段】半導体装置は、逐次比較型のＡＤコンバータ１４０を備える。ＡＤコンバータ１４０は、通常モード時にＡＤ変換に使用されるＣ−ＤＡＣ２０とは別に、検査モード時に使用される１または複数の検査用キャパシタＣｈ，Ｃｌを含む。検査モード時には、Ｃ−ＤＡＣ２０を構成する複数のキャパシタＣ１，Ｃ２，…のうち検査対象のキャパシタに生じる電位と、検査用キャパシタＣｈ，Ｃｌに生じる電位とを比較することによって、検査対象のキャパシタの精度が判定される。
【選択図】図２

Description

この発明は、半導体装置に関し、たとえば、逐次比較型アナログ・デジタル（ＡＤ：Analog to Digital）コンバータを内蔵した半導体装置に好適に用いられるものである。

近年、より精度の高い制御を実現するために、マイクロコントローラ等に内蔵される逐次比較型ＡＤコンバータ（以下、「ＡＤＣ」（ＡＤ Converter）とも記載する）の解像度が上がってきている。高精度のＡＤ変換を実現するためには、ＡＤコンバータが出荷時の精度を保っているかを確認することが重要である。

従来、実使用上でＡＤコンバータの精度を確認するためには、専用の評価プログラムおよび環境を準備する必要があった。具体的には、高精度の外部入力電圧または内部基準電圧をアナログ入力としてＡＤコンバータに与え、このアナログ入力電圧をＡＤ変換したときの変換結果（コード）を期待値と比較することによってＡＤ変換精度が確認される（たとえば、特開２０１１−４１２３１号公報（特許文献１）および特開２００１−２４５０９号公報（特許文献２参照））。

特開２０１１−４１２３１号公報特開２００１−２４５０９号公報

ところで、近年の逐次比較型ＡＤコンバータは、主ＤＡＣ（Digital to Analog Converter）と副ＤＡＣとを含む構成が一般的である。通常、主ＤＡＣは複数のキャパシタが並列接続されたＣ−ＤＡＣとして構成され、副ＤＡＣは抵抗アレーまたは抵抗ラダーを含むＲ−ＤＡＣとして構成される。たとえば、１２ビット（ｂｉｔ）のＡＤコンバータの場合には、Ｃ−ＤＡＣが上位８ビットのＡＤ変換に用いられ、Ｒ−ＤＡＣが下位４ビットのＡＤ変換に用いられる。

上記のＣ−ＤＡＣを構成するキャパシタとして、一般にＭＯＳ（Metal Oxide Semiconductor）キャパシタが用いられる。ところが、ＭＯＳキャパシタは、ＮＢＴＩ（Negative Bias Temperature Instability）およびＴＤＤＢ（Time Dependent Dielectric Breakdown）などによって容量値が時間ともに変化することが知られている。ここで、ＮＢＴＩとは、オーバーシュートおよびアンダーシュートなどに起因して、入力信号の瞬間的な電位変動によってＭＯＳトランジスタに負バイアスがかかったときに閾値電圧が変化する現象をいう。この場合ＭＯＳキャパシタの容量値は、閾値電圧の変化に応じて変化する。ＴＤＤＢとは、実使用状態のような低電界において時間の経過とともに酸化膜に絶縁破壊が生じる現象をいう。

したがって、ＡＤコンバータの精度保証のためには個々のキャパシタの容量値の経時変化に特に注意する必要がある。ここで重要な点は、たとえば、Ｃ−ＤＡＣ（上位８ビット）とＲ−ＤＡＣ（下位４ビット）とで構成される１２ビットのＡＤコンバータの精度を保証するためには、Ｃ−ＤＡＣを構成している各キャパシタの容量値は１２ビット相当の精度を必要とする点である。

上記の理由から、アナログ入力信号のＡＤ変換値と期待値とを比較するという従来方法で、Ｃ−ＤＡＣを構成する各キャパシタの精度を診断しようとすると、アナログ入力信号は１２ビット相当の分解能が必要になる。このため、従来方法によるＡＤコンバータの精度判定には時間と手間を要していた。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置は、逐次比較型のＡＤコンバータを備える。ＡＤコンバータは、通常モード時にＡＤ変換に使用されるＣ−ＤＡＣとは別に、検査モード時に使用される１または複数の検査用キャパシタを含む。検査モード時には、Ｃ−ＤＡＣを構成する複数のキャパシタのうち検査対象のキャパシタに生じる電位と、検査用キャパシタに生じる電位とを比較することによって、検査対象のキャパシタの精度が判定される。

上記の一実施の形態によれば、従来よりも簡便にＡＤコンバータの精度判定を行うことができる。

各実施の形態による半導体装置の構成の一例を示す図である。実施の形態１による半導体装置に設けられる逐次比較型ＡＤコンバータ１４０の構成を示すブロック図である。Ｃ−ＤＡＣの詳細な構成を示す回路図である。Ｒ−ＤＡＣの詳細な構成を示す回路図である。図２のＡＤコンバータ１４０の通常モード時の動作を説明するためのタイミング図である。図２のＡＤコンバータ１４０の検査モード時（第１段階）の動作を説明するためのタイミング図である。図２のＡＤコンバータ１４０の検査モード時（第２段階）の動作を説明するための図である。実施の形態２による半導体装置に設けられる逐次比較型ＡＤコンバータ１４１の構成を示すブロック図である。図８のＡＤコンバータ１４１の検査モード時（第１段階）の動作を説明するためのタイミング図である。図８のＡＤコンバータ１４１の検査モード時（第２段階）の動作を説明するためのタイミング図である。実施の形態３による半導体装置に設けられる逐次比較型ＡＤコンバータ１４２の構成を示すブロック図である。図１１のＡＤコンバータ１４２の検査モード時（第１段階）の動作を説明するためのタイミング図である。図１１のＡＤコンバータ１４２の検査モード時（第２段階）の動作を説明するためのタイミング図である。実施の形態４による半導体装置に設けられる逐次比較型ＡＤコンバータ１４３の構成を示すブロック図である。図１４のＡＤコンバータ１４３の検査モード時（第１段階）の動作を説明するためのタイミング図である。図１４のＡＤコンバータ１４３の検査モード時（第２段階）の動作を説明するためのタイミング図である。実施の形態５による半導体装置に設けられる逐次比較型ＡＤコンバータ１４４の構成を示すブロック図である。図１７のＡＤコンバータ１４４の検査モード時（第１段階）の動作を説明するためのタイミング図である。図１７のＡＤコンバータ１４４の検査モード時（第２段階）の動作を説明するためのタイミング図である。実施の形態６による半導体装置に設けられる逐次比較型ＡＤコンバータ１４５の構成を示すブロック図である。図２０のＡＤコンバータ１４５の検査モード時（第１段階）の動作を説明するためのタイミング図である。図２０のＡＤコンバータ１４５の検査モード時（第２段階）の動作を説明するためのタイミング図である。

以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［半導体装置の構成例］
図１は、各実施の形態による半導体装置または半導体集積回路装置の構成の一例を示す図である。図１には、半導体装置の一例としてマイクロコンピュータの構成が示されている。

図１を参照して、マイクロコンピュータ１００は、単結晶シリコン等の半導体基板（半導体チップ）上に、公知のＣＭＯＳ製造方法を利用することによって形成されている。マイクロコンピュータ１００は、ＣＰＵ（Central Processing Unit）１１０、ＲＡＭ（Random Access Memory）１２０、ＲＯＭ（Read Only Memory）１３０、およびＡＤコンバータ１４０等の機能ブロックや、入出力インターフェースなどのその他の機能ブロック１５０を複数含む。これらの各機能ブロックは、バス１７０を介して相互に接続される。

ＣＰＵ１１０は、マイクロコンピュータ１００全体を制御するとともにプログラムを実行することによって演算処理などを行う。ＲＡＭ１２０およびＲＯＭ１３０は、ＣＰＵ１１０の主記憶として用いられる。

ＡＤＣ１４０は、動作モードとして、入力端子１７３から入力されたアナログ信号ＡＩＮ０をデジタル値に変換する通常モードと、内蔵のＣ−ＤＡＣを構成する各キャパシタの精度判定を行う検査モードとを有する。なお、入力端子１７３から入力されたアナログ信号ＡＩＮは一旦サンプルホールド（Ｓ／Ｈ：Sample and Hold）回路（図２の参照符号５０）に保持される。

マイクロコンピュータ１００は、さらに、電源端子１７１から入力された外部電源電圧ＶＣＣに基づいて、各機能ブロック（１１０、１２０、１３０、１５０）に供給されるデジタル回路用の電源電位ＶＤＤを生成する電源回路１６０を含む。マイクロコンピュータ１００は、さらに、ＡＤコンバータ１４０に供給されるアナログ回路用の外部電源電位ＡＶＣＣを受ける電源端子１８０、およびアナログ回路用の接地電位ＡＧＮＤを受ける接地端子１８１などを有する。なお、本実施の形態の場合、ＡＤコンバータ１４０に供給される参照電位ＶＲＥＦは、アナログ回路用の外部電源電位ＡＶＣＣから生成され、参照電位ＶＲＥＦは外部電源電位ＡＶＣＣと同じ電位（ＡＶＣＣ＝ＶＲＥＦ）とされる。参照電位ＶＲＥＦは、専用の外部端子を設け、その外部端子へ供給されても良い。マイクロコンピュータ１００の接地端子１７２には、さらに、各機能ブロック（１１０、１２０、１３０、１５０）に供給されるデジタル回路用の接地電位ＧＮＤが与えられる。アナログ回路用の外部電源電位ＡＶＣＣと接地電位ＡＧＮＤとを、デジタル回路用の電源電位ＶＤＤと接地電位ＧＮＤとから分離して供給することは、デジタル回路の動作によって発生する電源ノイズのアナログ回路の動作への影響を低減させる。後述される図２、図８、図１１、図１４、図１７、図２０の回路には、外部電源電位ＡＶＣＣと接地電位ＡＧＮＤが供給される。マイクロコンピュータ１００には、さらに、入出力インターフェースなどの機能ブロック１５０に結合されるデータ入出力端子（Ｄ１、Ｄ２）が設けられる。

［逐次比較型ＡＤコンバータの構成］
図２は、実施の形態１による半導体装置に設けられる逐次比較型ＡＤコンバータ１４０の構成を示すブロック図である。図２を参照して、ＡＤコンバータ１４０は、入力信号切替え部４０と、比較部１０と、Ｃ−ＤＡＣ２０と、Ｒ−ＤＡＣと、サンプルホールド回路５０と、劣化検出用キャパシタ部６０と、制御部７０とを含む。

入力信号切替え部４０は、２入力１出力（信号は双方向に伝送可能なので、１入力２出力と言ってもよい）のスイッチＳＷ＿Ａｉｎを含む。スイッチＳＷ＿Ａｉｎの一方の入力ノードには、サンプルホールド回路５０を介してアナログ入力信号Ａｉｎが入力される。スイッチＳＷ＿Ａｉｎの他方の入力ノードには、参照電位ＶＲＥＦが入力される。

比較部１０は、通常モード時に用いられる増幅器（ＡＭＰ：Amplifier）１２と、検査モード時に用いられる比較器１１と、増幅器１２の入出力ノード間に接続されるスイッチＳＷ＿ａｍｐと、比較器１１の２つの入力ノード間に接続されるスイッチＳＷ＿ｃｏｍとを含む。

Ｃ−ＤＡＣ２０は、上位側ｍビットのＡＤ変換に用いられる。図３は、Ｃ−ＤＡＣの詳細な構成を示す回路図である。図３には、ｍ＝８の場合の構成が示されている。図２および図３を参照して、Ｃ−ＤＡＣ２０は、信号出力線２１と、電圧線２２と、接地線２３と、互いに並列接続される複数のキャパシタと、複数のスイッチとを含む。

信号出力線２１は、比較器１１の一方の入力ノードおよび増幅器１２の入力ノードに接続される。電圧線２２は、入力信号切替え部４０のスイッチＳＷ＿Ａｉｎの出力ノードに接続される。接地線２３には接地電位ＡＧＮＤが与えられる。

８ビット用のＣ−ＤＡＣの場合には、Ｃ−ＤＡＣ２０は、２５６個のＭＯＳキャパシタと、５１２個のスイッチとを含む。各キャパシタには２個のスイッチが対応する。各キャパシタは同一のゲートサイズを有し、同一の容量を有するように設計され製造されている。２５６個のキャパシタは９個のグループに分類することができる。

具体的に、第１のグループ（Ｃ０グループとも称する）は、１個のＭＯＳキャパシタＣ０によって構成される。キャパシタＣ０の一端は信号出力線２１に接続され、他端は対応のスイッチＳＷ＿Ｇ０およびＳＷ＿Ｖ０を介して、接地線２３およびＲ−ＤＡＣ３０の出力ノード３３にそれぞれ接続される。

第２のグループ（Ｃ１グループとも称する）は、１個のＭＯＳキャパシタＣ１によって構成される。ＭＯＳキャパシタＣ１の一端は信号出力線２１に接続され、他端は対応のスイッチＳＷ＿Ｖ１およびＳＷ＿Ｇ１を介して電圧線２２および接地線２３にそれぞれ接続される。

第３のグループ（Ｃ２グループとも称する）は、２個のＭＯＳキャパシタＣ２＿１およびＣ２＿２によって構成される。ＭＯＳキャパシタＣ２＿１の一端は信号出力線２１に接続され、他端は対応のスイッチＳＷ＿Ｖ２＿１およびＳＷ＿Ｇ２＿１を介して電圧線２２および接地線２３にそれぞれ接続される。ＭＯＳキャパシタＣ２＿２の一端は信号出力線２１に接続され、他端は対応のスイッチＳＷ＿Ｖ２＿２およびＳＷ＿Ｇ２＿２を介して電圧線２２および接地線２３にそれぞれ接続される。

第４のグループ（Ｃ４グループとも称する）は、４個のＭＯＳキャパシタＣ４＿１〜Ｃ４＿４によって構成される。各ＭＯＳキャパシタＣ４＿ｉ（ｉ＝１〜４）の一端は信号出力線２１に接続され、他端は対応のスイッチＳＷ＿Ｖ４＿ｉおよびＳＷ＿Ｇ４＿ｉを介して電圧線２２および接地線２３にそれぞれ接続される。

図３では図示を省略しているが、以下同様に、第５のグループ（Ｃ８グループとも称する）は、８個のＭＯＳキャパシタＣ８＿１〜Ｃ８＿８によって構成される。各ＭＯＳキャパシタＣ８＿ｉ（ｉ＝１〜８）の一端は信号出力線２１に接続され、他端は対応のスイッチＳＷ＿Ｖ８＿ｉおよびＳＷ＿Ｇ８＿ｉを介して電圧線２２および接地線２３にそれぞれ接続される。

第６のグループ（Ｃ１６グループとも称する）は、１６個のＭＯＳキャパシタＣ１６＿１〜Ｃ１６＿１６によって構成される。各ＭＯＳキャパシタＣ１６＿ｉ（ｉ＝１〜１６）の一端は信号出力線２１に接続され、他端は対応のスイッチＳＷ＿Ｖ１６＿ｉおよびＳＷ＿Ｇ１６＿ｉを介して電圧線２２および接地線２３にそれぞれ接続される。

第７のグループ（Ｃ３２グループとも称する）は、３２個のＭＯＳキャパシタＣ３２＿１〜Ｃ３２＿３２によって構成される。各ＭＯＳキャパシタＣ３２＿ｉ（ｉ＝１〜３２）の一端は信号出力線２１に接続され、他端は対応のスイッチＳＷ＿Ｖ３２＿ｉおよびＳＷ＿Ｇ３２＿ｉを介して電圧線２２および接地線２３にそれぞれ接続される。

第８のグループ（Ｃ６４グループとも称する）は、６４個のＭＯＳキャパシタＣ６４＿１〜Ｃ６４＿６４によって構成される。各ＭＯＳキャパシタＣ６４＿ｉ（ｉ＝１〜６４）の一端は信号出力線２１に接続され、他端は対応のスイッチＳＷ＿Ｖ６４＿ｉおよびＳＷ＿Ｇ６４＿ｉを介して電圧線２２および接地線２３にそれぞれ接続される。

第９のグループ（Ｃ１２８グループとも称する）は、１２８個のＭＯＳキャパシタＣ１２８＿１〜Ｃ１２８＿１２８によって構成される。各ＭＯＳキャパシタＣ１２８＿ｉ（ｉ＝１〜１２８）の一端は信号出力線２１に接続され、他端は対応のスイッチＳＷ＿Ｖ１２８＿ｉおよびＳＷ＿Ｇ１２８＿ｉを介して電圧線２２および接地線２３にそれぞれ接続される。

上記の各グループのキャパシタの個数は、上位の各ビットの重み付けに対応している。したがって、通常モード時には各グループ単位で対応するスイッチが開閉される。一方、Ｃ−ＤＡＣ２０を構成する各キャパシタの精度判定を行う検査モード時には、各キャパシタ単位で対応するスイッチが開閉される。

再び図２を参照して、Ｒ−ＤＡＣ３０は下位側ｎビットのＡＤ変換に用いられる。図４は、Ｒ−ＤＡＣの詳細な構成を示す回路図である。図４には、５ビットの電圧加算型のＲ−２Ｒラダー回路の構成が示されている。５ビットのうち４ビットが下位４ビット（ｎ＝４）のＡＤ変換に用いられ、残りの１ビットがキャパシタの容量値が変化した場合の電圧調整のため（自己修復機能）に用いられる。

図２および図４を参照して、Ｒ−ＤＡＣ３０は、参照電位ＶＲＥＦが与えられる電圧線３１と、接地電位ＡＧＮＤが与えられる接地線３２と、ノードＮＤ１〜ＮＤ５と、２入力１出力（信号は双方向に伝送可能なので、１入力２出力と言ってもよい）のスイッチＳＷ＿Ｒ１〜ＳＷ＿Ｒ５と、１６個の抵抗素子（抵抗値Ｒ）とを含む。

ノードＮＤ１とＮＤ２との間、ノードＮＤ２とＮＤ３との間、ノードＮＤ３とＮＤ４との間、およびノードＮＤ４とＮＤ５との間にはそれぞれ１個の抵抗素子（抵抗値Ｒ）が接続される。ノードＮＤ５は、Ｒ−ＤＡＣ３０の出力ノード３３に接続される。ノードＮＤ１は、２個の抵抗素子（抵抗値：２×Ｒ）を介して接地線３２に接続される。

スイッチＳＷ＿Ｒ１〜ＳＷ＿Ｒ５の一方の入力ノードは電圧線３１に接続され、他方の入力ノードは接地線３２に接続される。スイッチＳＷ＿Ｒ１〜ＳＷ＿Ｒ５の出力ノードは、２個の抵抗素子（抵抗値：２×Ｒ）を介してノードＮＤ１〜ＮＤ５にそれぞれ接続される。

上記の構成によれば、スイッチＳＷ＿Ｒ５のみを電圧線３１に接続し、他のスイッチを接地線３２に接続した場合には、（１６／３２）×ＶＲＥＦの電位が出力ノード３３から出力される。スイッチＳＷ＿Ｒ４のみを電圧線３１に接続し、他のスイッチを接地線３２に接続した場合には、（８／３２）×ＶＲＥＦの電位が出力ノード３３から出力される。スイッチＳＷ＿Ｒ３のみを電圧線３１に接続し、他のスイッチを接地線３２に接続した場合には、（４／３２）×ＶＲＥＦの電位が出力ノード３３から出力される。スイッチＳＷ＿Ｒ２のみを電圧線３１に接続し、他のスイッチを接地線３２に接続した場合には、（２／３２）×ＶＲＥＦの電位が出力ノード３３から出力される。スイッチＳＷ＿Ｒ１のみを電圧線３１に接続し、他のスイッチを接地線３２に接続した場合には、（１／３２）×ＶＲＥＦの電位が出力ノード３３から出力される。さらに、上記の組合せによって、Ｒ−ＤＡＣ３０は、０から（３１／３２）×ＶＲＥＦまでの３１通りの電位を出力可能である。

劣化検出用キャパシタ部６０は、ＭＯＳキャパシタＣｌおよびＣｈと、スイッチＳＷｌ，ＳＷｌ＿Ｇ，ＳＷｌ＿Ｖ，ＳＷｈ，ＳＷｈ＿Ｇ，ＳＷｈ＿Ｖとを含む。ＭＯＳキャパシタＣｌの一端はスイッチＳＷｌを介して電圧線６１と接続され、この電圧線６１を介して比較器１１の他方の入力ノード（信号出力線２１と異なる側）に接続される。ＭＯＳキャパシタＣｌの他端はスイッチＳＷｌ＿ＧおよびＳＷｌ＿Ｖを介して接地線２３およびＲ−ＤＡＣ３０の出力ノードとそれぞれ接続される。ＭＯＳキャパシタＣｈの一端はスイッチＳＷｈを介して電圧線６１と接続される。ＭＯＳキャパシタＣｈの他端は、スイッチＳＷｈ＿ＧおよびスイッチＳＷｈ＿Ｖを介して接地線２３および電圧線２２とそれぞれ接続される。

ＭＯＳキャパシタＣｌおよびＣｈは、Ｃ−ＤＡＣ２０を構成する各キャパシタと同じゲートサイズおよび容量を有するように設計され製造されている。これらのＭＯＳキャパシタＣｌおよびＣｈは、Ｃ−ＤＡＣ２０を構成する各キャパシタの検査モード時にのみ使用されるので、ＮＢＴＩおよびＴＤＤＢなどによる劣化が生じ難い。このため、検査モード時には、Ｃ−ＤＡＣ２０を構成する各キャパシタに生じる電圧を、ＭＯＳキャパシタＣｌおよびＣｈに生じる電圧と比較することによって、Ｃ−ＤＡＣ２０を構成する各キャパシタの容量が適正か否かを正確かつ簡便に判定することができる。

制御部７０は、Ｃ−ＤＡＣ用スイッチ駆動回路７１と、逐次比較シーケンサ７２と、自己診断回路７３とを含む。

逐次比較シーケンサ７２は、Ｒ−ＤＡＣ３０に含まれる各スイッチの切替えを制御するための制御信号８１、入力信号切替え部４０のスイッチＳＷ＿Ａｉｎの切替えを制御するための制御信号８２、および劣化検出用キャパシタ部６０に含まれる各スイッチの開閉を制御するための制御信号８３を出力する。逐次比較シーケンサ７２は、さらに、スイッチ駆動回路７１を介して、Ｃ−ＤＡＣ２０に含まれる各スイッチの開閉を制御するための制御信号８４を出力する。

通常モード時には、逐次比較シーケンサ７２は、上記のＲ−ＤＡＣ３０、入力信号切替え部４０、およびＣ−ＤＡＣ２０に含まれるスイッチの切替えを制御することによって、バイナリーサーチを用いて入力アナログ信号Ａｉｎに対応するデジタル値（コード）を決定する。

自己診断回路７３は、図１のＣＰＵ１１０から供給された動作モード（通常モード、検査モード）を表す信号８０に基づいて、逐次比較シーケンサ７２を制御する。検査モード時には、逐次比較シーケンサ７２は、Ｃ−ＤＡＣ２０、Ｒ−ＤＡＣ３０、および劣化検出用キャパシタ部６０に含まれるスイッチの切替えを制御することによって、Ｃ−ＤＡＣ２０を構成する各ＭＯＳキャパシタの精度判定を行う。なお、検査モード時には、入力信号切替え部４０のスイッチＳＷ＿Ａｉｎは、常時、参照電位ＶＲＥＦ側に切替えられている。

［通常モード時の動作］
以下、通常モード時のＡＤコンバータ１４０の動作について簡単に説明する。なお、通常モード時には、劣化検出用キャパシタ部６０に含まれるスイッチは全てオフ状態である。これによって、ＭＯＳキャパシタＣｌおよびＣｈは回路から切り離されている。比較器１１は非動作状態であり、比較器１１の入力側のスイッチＳＷ＿ｃｍｐはオフ状態である。

ＭＯＳキャパシタＣ０に接続されるスイッチＳＷ＿Ｇ０は常時オフ状態であり、スイッチＳＷ＿Ｖ０は常時オン状態である。したがって通常モード時には、キャパシタＣ０の一端にはＲ−ＤＡＣ３０の出力電圧が印加されている。

図５は、図２のＡＤコンバータ１４０の通常モード時の動作を説明するためのタイミング図である。図２、図３および図５を参照して、通常モードでは、最上位ビット（ＭＳＢ：Most Significant Bit）から順番に、各ビットの値がバイナリーサーチによって決定される。図５の例では、最上位ビットは第１１ビットである。第１１ビット（ＭＳＢ）から第４ビットまでの値は、Ｃ−ＤＡＣ２０の出力を切替えることによって決定される。この間、Ｒ−ＤＡＣ３０の出力電圧は０である。

具体的に、図５の時刻ｔ１からｔ２の間で、スイッチＳＷ＿Ａｉｎの入力側がアナログ信号Ａｉｎに切替えられる。Ｃ−ＤＡＣ２０のグループＣ１〜Ｃ１２８を構成する各ＭＯＳキャパシタの一端にはアナログ信号Ａｉｎが入力される。さらに、増幅器１２の入出力ノードを接続するスイッチＳＷ＿ａｍｐはオン状態である。これによって、信号出力線２１の電位は、増幅器ＡＭＰの出力ノードに等しい電位、すなわち、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。なお、信号出力線２１に所定の電位を与えるようにしてもよい。

次に時刻ｔ１からｔ２の間で、スイッチＳＷ＿Ａｉｎの入力側が参照電位ＶＲＥＦに切替えられる。Ｃ−ＤＡＣ２０のグループＣ１２８を構成する各ＭＯＳキャパシタの一端には接地電位ＡＧＮＤが入力されるように対応のスイッチが切替えられる。さらに、増幅器１２の入出力ノードを接続するスイッチＳＷ＿ａｍｐがオフ状態になる。これよって、信号出力線２１には、アナログ信号Ａｉｎの電位とＶＲＥＦ／２との電位差に応じた電位が生じる。増幅器１２の出力は、信号出力線２１の電位に応じてハイレベル（Ｈレベル）またはローレベル（Ｌレベル）に切り替わる。逐次比較シーケンサ７２は、増幅器１２の出力に基づいて入力信号Ａｉｎの第１１ビットの値を決定する。ここでは、入力信号Ａｉｎの第１１ビットの値を“１”とする。

次の時刻ｔ３からｔ５の間で、入力信号Ａｉｎの第１０ビットの値が決定される。具体的に、時刻ｔ３からｔ４の間では、時刻ｔ１からｔ２の間と同様に、信号出力線２１の電位は、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。次の時刻ｔ４からｔ５の間で、Ｃ−ＤＡＣ２０のグループＣ６４およびＣ１２８を構成する各キャパシタの一端に参照電位ＶＲＥＦが入力され、グループＣ１〜Ｃ３２を構成する各キャパシタの一端に接地電位ＡＧＮＤが入力される。これによって、アナログ信号Ａｉｎの電位とコード“１１００００００”の対応する電位とが比較される。この結果、アナログ信号Ａｉｎの第１０ビットの値が決定される。

以下同様にＣ−ＤＡＣ２０を構成するグループＣ１〜Ｃ１２８の各キャパシタの一端に入力される電位を切替えることによって、第１１ビットから第４ビットまでのコードが“１００００００１”に決定される。第３ビットから第０ビットまでの値は、図３に示すＲ−ＤＡＣの各スイッチを切替えることによって、バイナリーサーチを用いて決定される。以上により、入力信号Ａｉｎの電圧値に対応する１２ビット分（最上位の第１１ビットから最下位の第０ビット）のコードが決定される。

［検査モード時の動作］
検査モード時には、Ｃ−ＤＡＣ２０のグループＣ１〜Ｃ１２８を構成する各ＭＯＳキャパシタの精度が個別に検証される。

具体的に、第１段階では、劣化検出用キャパシタ部６０を構成するキャパシタＣｌの一端にＶＲＥＦ×（１／１６）、すなわち１ＬＳＢ（least Significant Bit）に相当する電位が入力され、キャパシタＣｈの一端に参照電位ＶＲＥＦが入力される。Ｃ−ＤＡＣ２０のグループＣ１〜Ｃ１２８を構成する各ＭＯＳキャパシタの一端に参照電位ＶＲＲＦが個別に入力される。このとき、比較器１１によって信号出力線２１の電位と電圧線６１の電位とが比較される。これによって、１ＬＳＢに相当する容量増加が各ＭＯＳキャパシタに生じているか否かが判定される。なお、検査モード時には、増幅器１２は非動作状態であり、スイッチＳＷ＿ａｍｐはオフ状態である。

次に第２段階において、劣化検出用キャパシタ部６０を構成するキャパシタＣｈの一端に参照電位ＶＲＥＦが入力される。キャパシタＣｌは対応するスイッチによって回路から切り離される。一方、ＭＯＳキャパシタＣ０の一端にＶＲＥＦ×（１／１６）が入力され、グループＣ１〜Ｃ１２８を構成する各ＭＯＳキャパシタの一端に参照電位ＶＲＲＦが個別に入力される。このとき、比較器１１によって信号出力線２１の電位と電圧線６１の電位とが比較される。これによって、１ＬＳＢに相当する容量減少が各ＭＯＳキャパシタに生じているか否かが検証される。以下、図面を参照して具体的に説明する。

図６は、図２のＡＤコンバータ１４０の検査モード時（第１段階）の動作を説明するためのタイミング図である。図２、図３および図６を参照して、検査モード時（第１段階）では、ＭＯＳキャパシタＣ１２８＿１２８からＭＯＳキャパシタＣ１まで、順に個別に各キャパシタの容量値の精度が判定される。第１段階では、スイッチＳＷｌ＿ＧおよびＳＷｈ＿Ｇはオフ状態で固定される。スイッチＳＷｈ＿ＧおよびＳＷｈ＿Ｖはオン状態に固定される。キャパシタＣ０に接続されるスイッチＳＷ＿Ｇ０はオン状態に固定され、スイッチＳＷ＿Ｖ０はオフ状態に固定される。Ｒ−ＤＡＣの出力はＶＲＥＦ×（１／１６）、すなわち１ＬＳＢに相当する電圧に固定される。入力信号切替え部４０のスイッチＳＷ＿Ａｉｎの入力側は参照電位ＶＲＥＦに固定される。

まず、時刻ｔ２１から時刻ｔ２３の間に、キャパシタＣ１２８＿１２８の容量値の精度が判定される。具体的に、時刻ｔ２１からｔ２２の間に、劣化検出用キャパシタ部６０のスイッチＳＷｈおよびＳＷｌがオフ状態になることによって、キャパシタＣｌおよびＣｈは比較器１１の入力ノードから切り離される。Ｃ−ＤＡＣ２０のグループＣ１〜Ｃ１２８を構成する各キャパシタの一端には接地電位ＡＧＮＤが入力される。比較器１１の入力ノード側のスイッチＳＷ＿ｃｍｐがオン状態になることによって、信号出力線２１および６１は等電位に設定される。比較器１１の出力には、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の電位が生じる。なお、信号出力線２１および６１に所定の電位を与えるようにしてもよい。

次に時刻ｔ２２からｔ２３の間で、スイッチＳＷ＿ｃｍｐがオフ状態に切替えられる。これとともに、劣化検出用キャパシタ部６０のスイッチＳＷｈおよびＳＷｌがオン状態になることによって、キャパシタＣｌおよびＣｈは比較器１１の入力ノードに接続される。さらに、判定対象のキャパシタＣ１２８＿１２８の一端に参照電位ＶＲＥＦが入力されるように、対応のスイッチが切替えられる。このとき、比較器１１によって信号出力線２１の電位と電圧線６１の電位とが比較されることによって、１ＬＳＢに相当する容量増加がキャパシタＣ１２８＿１２８に生じているか否かが判定される。

次の時刻ｔ２３からｔ２５の間でＭＯＳキャパシタＣ１２８＿１２７の容量値の精度が判定される。具体的に、時刻ｔ２３からｔ２４の間では、時刻ｔ２１からｔ２２の間と同様に、信号出力線２１および６１は等電位に設定され、比較器１１の出力が参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の電位に設定される。次の時刻ｔ２４からｔ２５の間で、スイッチＳＷ＿ｃｍｐがオフ状態に切替えられ、スイッチＳＷｈおよびＳＷｌがオン状態に切替えられ、判定対象のキャパシタＣ１２８＿１２７の一端に参照電位ＶＲＥＦが入力される。このときの比較器１１の出力に基づいて、１ＬＳＢに相当する容量増加がキャパシタＣ１２８＿１２７に生じているか否かが判定される。

ＭＯＳキャパシタＣ１２８＿１２６からＣ１までの各容量値についても、上記と同様に１ＬＳＢに相当する容量増加が生じているか否かが判定される。

図７は、図２のＡＤコンバータ１４０の検査モード時（第２段階）の動作を説明するための図である。図２、図３および図７を参照して、第２段階も第１段階と同様に、ＭＯＳキャパシタＣ１２８＿１２８からＭＯＳキャパシタＣ１まで、順に個別に各キャパシタの容量値の精度が判定される。検査モード時（第２段階）では、劣化検出用キャパシタ部６０のＭＯＳキャパシタＣｌは使用されないので、スイッチＳＷｌはオフ状態に固定される。劣化検出用キャパシタ部６０の他のスイッチの開閉状態は第１段階と同じである。第１段階と同様に、Ｒ−ＤＡＣの出力はＶＲＥＦ×（１／１６）、すなわち１ＬＳＢに相当する電圧に固定される。入力信号切替え部４０のスイッチＳＷ＿Ａｉｎの入力側は参照電位ＶＲＥＦに固定される。

まず、時刻ｔ２１から時刻ｔ２３の間に、キャパシタＣ１２８＿１２８の容量値の精度が判定される。具体的に、時刻ｔ２１からｔ２２の間に、比較器１１の入力ノード側のスイッチＳＷ＿ｃｍｐがオン状態になる。劣化検出用キャパシタ部６０のスイッチＳＷｈがオフ状態になることによって、キャパシタＣｌは比較器１１の入力ノードから切り離される。Ｃ−ＤＡＣ２０のグループＣ０〜Ｃ１２８を構成する各キャパシタの一端には接地電位ＡＧＮＤが入力される。これによって、信号出力線２１および６１は等電位に設定され、比較器１１の出力は参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の電位が生じる。なお、信号出力線２１に所定の電位を与えるようにしてもよい。

次に時刻ｔ２２からｔ２３の間で、スイッチＳＷ＿ｃｍｐがオフ状態に切替えられる。劣化検出用キャパシタ部６０のスイッチＳＷｈがオン状態になることによって、キャパシタＣｈは比較器１１の入力ノードに接続される。さらに、判定対象のキャパシタＣ１２８＿１２８の一端に参照電位ＶＲＥＦが入力されるように対応のスイッチＳＷ＿Ｇ１２８＿１２８，ＳＷ＿Ｖ１２８＿１２８が切替えられるとともに、キャパシタＣ０の一端にＶＲＥＦ×１／１６が入力されるように対応のスイッチＳＷ＿Ｇ０，ＳＷ＿Ｖ０が切替えられる。このとき、比較器１１によって信号出力線２１の電位と電圧線６１の電位とが比較されることによって、１ＬＳＢに相当する容量減少がキャパシタＣ１２８＿１２８に生じているか否かが判定される。

次の時刻ｔ２３からｔ２５の間でＭＯＳキャパシタＣ１２８＿１２７の容量値の精度が判定される。具体的に、時刻ｔ２３からｔ２４の間では、時刻ｔ２１からｔ２２の間と同様に、信号出力線２１および６１は等電位に設定され、比較器１１の出力が参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の電位に設定される。次の時刻ｔ２４からｔ２５の間で、スイッチＳＷ＿ｃｍｐがオフ状態に切替えられ、スイッチＳＷｈおよびＳＷｌがオン状態に切替えられ、判定対象のキャパシタＣ１２８＿１２７の一端に参照電位ＶＲＥＦが入力され、キャパシタＣ０の一端にＶＲＥＦ×１／１６が入力される。このときの比較器１１の出力に基づいて、１ＬＳＢに相当する容量減少がキャパシタＣ１２８＿１２７に生じているか否かが判定される。

ＭＯＳキャパシタＣ１２８＿１２６からＣ１までの各容量値についても、上記と同様に１ＬＳＢに相当する容量減少が生じているか否かが判定される。上記のように第１段階および第２段階の精度判定を各ＭＯＳキャパシタに対して行うことによって、各ＭＯＳキャパシタの容量値の精度が±１ＬＳＢの範囲内に収まっているか否かを確認することができる。

［実施の形態１の効果］
以上のとおり、実施の形態１による半導体装置に含まれるＡＤコンバータ１４０によれば、Ｃ−ＤＡＣ２０を構成する各キャパシタが±１ＬＳＢ内の精度に収まっているか否かを、自己診断することができ、ユーザの利便性を高めることができる。なお、Ｒ−ＤＡＣ３０の出力を調整することによって、精度劣化しているキャパシタの出力を補正する自己修復機能を実現することも可能である。

＜実施の形態２＞
図８は、実施の形態２による半導体装置に設けられる逐次比較型ＡＤコンバータ１４１の構成を示すブロック図である。図８のＡＤコンバータ１４１は、比較部１０Ａに増幅器１２およびスイッチＳＷ＿ａｍｐのみが設けられ、比較器１１およびスイッチＳＷ＿ｃｍｐが設けられていない点で図２のＡＤコンバータ１４１と異なる。さらに、図８のＡＤコンバータ１４１は、劣化検出用キャパシタ部６０を構成するＭＯＳキャパシタＣｈおよびＣｌの一端がそれぞれ対応するスイッチＳＷｈおよびＳＷｌを介して信号出力線２１に接続されている点で、図２のＡＤコンバータ１４０と異なる。

図８のその他の点は図２と同じなので同一または相当する部分には同一の参照符号を付して説明を繰り返さない。さらに、ＡＤコンバータ１４１の通常モード時の動作は、実施の形態１のＡＤコンバータ１４０の場合と同じであるので説明を繰り返さない。

検査モード時の動作は第１段階と第２段階に分かれる。第１段階では、最初に、劣化検出用キャパシタ部６０を構成するキャパシタＣｌの一端にＶＲＥＦ×（１／１６）、すなわち１ＬＳＢに相当する電位が入力され、キャパシタＣｈの一端に参照電位ＶＲＥＦが入力される。その他のＭＯＳキャパシタの各一端には接地電位ＡＧＮＤが入力される。このとき、増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐが接続されることによって、信号出力線２１の電位が、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。次に、増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐをオフ状態に切替えるとともに、検査対象のＭＯＳキャパシタの一端に参照電位ＶＲＥＦが入力され、その他のＭＯＳキャパシタ（ＣｌおよびＣｈを含む）の一端が接地電位ＡＧＮＤに切替えられる。このときの増幅器１２の出力に基づいて、１ＬＳＢに相当する容量増加が検査対象のＭＯＳキャパシタに生じているか否かが判定される。

検査モード時の第２段階では、最初に、劣化検出用キャパシタ部６０を構成するキャパシタＣｈの一端に参照電位ＶＲＥＦが入力され、その他のＭＯＳキャパシタ（Ｃｌを含む）の各一端には接地電位ＡＧＮＤが入力される。このとき、増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐが接続されることによって、信号出力線２１の電位が、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。次に、増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐをオフ状態に切替えるとともに、検査対象のＭＯＳキャパシタの一端に参照電位ＶＲＥＦが入力され、劣化検出用キャパシタ部６０を構成するキャパシタＣｌの一端に参照電位ＶＲＥＦ×（１／１６）が入力され、その他のＭＯＳキャパシタ（Ｃｈを含む）の各一端には接地電位ＡＧＮＤが入力される。このときの増幅器１２の出力に基づいて、１ＬＳＢに相当する容量減少が検査対象のＭＯＳキャパシタに生じているか否かが判定される。以下、図面を参照して具体的に説明する。

図９は、図８のＡＤコンバータ１４１の検査モード時（第１段階）の動作を説明するためのタイミング図である。図３、図８および図９を参照して、検査モード時（第１段階）では、ＭＯＳキャパシタＣ１２８＿１２８からＭＯＳキャパシタＣ１まで、順に個別に各キャパシタの容量値の精度が判定される。第１段階では、スイッチＳＷｌおよびＳＷｈはオン状態で固定される。キャパシタＣ０に接続されるスイッチＳＷ＿Ｇ０はオン状態に固定され、スイッチＳＷ＿Ｖ０はオフ状態に固定される。Ｒ−ＤＡＣの出力はＶＲＥＦ×（１／１６）、すなわち１ＬＳＢに相当する電圧に固定される。入力信号切替え部４０のスイッチＳＷ＿Ａｉｎの入力側は参照電位ＶＲＥＦに固定される。

まず、時刻ｔ２１から時刻ｔ２３の間に、キャパシタＣ１２８＿１２８の容量値の精度が判定される。具体的に、時刻ｔ２１からｔ２２の間に、劣化検出用キャパシタ部６０のキャパシタＣｌの一端には、対応するスイッチＳＷｌ＿ＶおよびＳＷｌ＿Ｇが切替えられることによってＶＲＥＦ×（１／１６）が入力される。キャパシタＣｈの一端には、対応するスイッチＳＷｈ＿ＶおよびＳＷｈ＿Ｇが切替えられることによって参照電位ＶＲＥＦが入力される。Ｃ−ＤＡＣ２０を構成する各ＭＯＳキャパシタの各一端にはそれぞれ対応するスイッチが切替えられることによって接地電位ＡＧＮＤが入力される。増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐがオン状態になることによって、信号出力線２１の電位は、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。なお、信号出力線２１に所定の電位を与えるようにしてもよい。

次に時刻ｔ２２からｔ２３の間で、スイッチＳＷ＿ａｍｐがオフ状態に切替えられる。これとともに、劣化検出用キャパシタ部６０のキャパシタＣｌおよびＣｈの一端には対応するスイッチが切替えられることによって接地電位ＡＧＮＤが入力される。さらに、判定対象のキャパシタＣ１２８＿１２８の一端に参照電位ＶＲＥＦが入力されるように、対応のスイッチが切替えられる。このときの増幅器１２の出力に基づいて、１ＬＳＢに相当する容量増加がキャパシタＣ１２８＿１２８に生じているか否かが判定される。

次の時刻ｔ２３からｔ２５の間でＭＯＳキャパシタＣ１２８＿１２７の容量値の精度が判定される。具体的に、時刻ｔ２３からｔ２４の間では、時刻ｔ２１からｔ２２の間と同様に、劣化検出用キャパシタ部６０のキャパシタＣｌの一端にはＶＲＥＦ×（１／１６）が入力され、キャパシタＣｈの一端にはＶＲＥＦが入力され、その他のＭＯＳキャパシタの一端には接地電位ＡＧＮＤが入力される。スイッチＳＷ＿ａｍｐがオン状態になることによって、信号出力線２１の電位が参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。次の時刻ｔ２４からｔ２５の間で、スイッチＳＷ＿ａｍｐがオフ状態に切替えられるとともに、判定対象のキャパシタＣ１２８＿１２７の一端に参照電位ＶＲＥＦが入力され、その他のＭＯＳキャパシタの一端（ＣｌおよびＣｈを含む）の一端に接地電位ＡＧＮＤが入力される。このときの比較器１１の出力に基づいて、１ＬＳＢに相当する容量増加がキャパシタＣ１２８＿１２７に生じているか否かが判定される。

図１０は、図８のＡＤコンバータ１４１の検査モード時（第２段階）の動作を説明するためのタイミング図である。図３、図８および図１０を参照して、第２段階においても同様に、ＭＯＳキャパシタＣ１２８＿１２８からＭＯＳキャパシタＣ１まで、順に個別に各キャパシタの容量値の精度が判定される。スイッチＳＷｌおよびＳＷｈはオン状態で固定される。キャパシタＣ０に接続されるスイッチＳＷ＿Ｇ０はオン状態に固定され、スイッチＳＷ＿Ｖ０はオフ状態に固定される。Ｒ−ＤＡＣの出力はＶＲＥＦ×（１／１６）、すなわち１ＬＳＢに相当する電圧に固定される。入力信号切替え部４０のスイッチＳＷ＿Ａｉｎの入力側は参照電位ＶＲＥＦに固定される。

まず、時刻ｔ２１から時刻ｔ２３の間に、キャパシタＣ１２８＿１２８の容量値の精度が判定される。具体的に、時刻ｔ２１からｔ２２の間に、劣化検出用キャパシタ部６０のキャパシタＣｌの一端には、対応するスイッチＳＷｌ＿ＶおよびＳＷｌ＿Ｇが切替えられることによって接地電位ＡＧＮＤが入力される。キャパシタＣｈの一端には、対応するスイッチＳＷｈ＿ＶおよびＳＷｈ＿Ｇが切替えられることによって参照電位ＶＲＥＦが入力される。Ｃ−ＤＡＣ２０を構成する各ＭＯＳキャパシタの各一端にはそれぞれ対応するスイッチが切替えられることによって接地電位ＡＧＮＤが入力される。増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐがオン状態になることによって、信号出力線２１の電位は、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。なお、信号出力線２１に所定の電位を与えるようにしてもよい。

次に時刻ｔ２２からｔ２３の間で、スイッチＳＷ＿ａｍｐがオフ状態に切替えられる。これとともに、劣化検出用キャパシタ部６０のキャパシタＣｌの一端には、対応するスイッチＳＷｌ＿ＶおよびＳＷｌ＿Ｇが切替えられることによってＶＲＥＦ×（１／１６）が入力される。キャパシタＣｈの一端には、対応するスイッチＳＷｈ＿ＶおよびＳＷｈ＿Ｇが切替えられることによって接地電位ＡＧＮＤが入力される。さらに、判定対象のキャパシタＣ１２８＿１２８の一端に参照電位ＶＲＥＦが入力されるように、対応のスイッチが切替えられる。このときの増幅器１２の出力に基づいて、１ＬＳＢに相当する容量減少がキャパシタＣ１２８＿１２８に生じているか否かが判定される。

次の時刻ｔ２３からｔ２５の間でＭＯＳキャパシタＣ１２８＿１２７の容量値の精度が判定される。具体的に、時刻ｔ２３からｔ２４の間では、時刻ｔ２１からｔ２２の間と同様に、キャパシタＣｌの一端には接地電位ＡＧＮＤが入力され、キャパシタＣｈの一端にはＶＲＥＦが入力され、その他のＭＯＳキャパシタの一端には接地電位ＡＧＮＤが入力される。さらに、スイッチＳＷ＿ａｍｐがオン状態になることによって、信号出力線２１の電位が参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。次の時刻ｔ２４からｔ２５の間で、スイッチＳＷ＿ａｍｐがオフ状態に切替えられるとともに、判定対象のキャパシタＣ１２８＿１２７の一端に参照電位ＶＲＥＦが入力され、キャパシタＣｌの一端にＶＲＥＦ×（１／１６）の電位が入力され、その他のＭＯＳキャパシタの一端（Ｃｈを含む）の一端に接地電位ＡＧＮＤが入力される。このときの比較器１１の出力に基づいて、１ＬＳＢに相当する容量減少がキャパシタＣ１２８＿１２７に生じているか否かが判定される。

以上のとおり、実施の形態２による半導体装置に含まれるＡＤコンバータ１４１によれば、Ｃ−ＤＡＣ２０を構成する各キャパシタが±１ＬＳＢ内の精度に収まっているか否かを、自己診断することができ、ユーザの利便性を高めることができる。なお、Ｒ−ＤＡＣ３０の出力を調整することによって、精度劣化しているキャパシタの出力を補正する自己修復機能を実現することも可能である。

＜実施の形態３＞
図１１は、実施の形態３による半導体装置に設けられる逐次比較型ＡＤコンバータ１４２の構成を示すブロック図である。図１１のＡＤコンバータ１４２は、劣化検出用キャパシタ部６０ＡにＭＯＳキャパシタＣｈおよびＣｌに代えてＣ＋およびＣ−が設けられる点で図２のＡＤコンバータ１４０と異なる。キャパシタＣ＋の容量値は、Ｃ−ＤＡＣ２０に設けられている各キャパシタの容量値よりもΔＣだけ大きい。キャパシタＣ−の容量値は、Ｃ−ＤＡＣ２０に設けられている各キャパシタの容量値よりもΔＣだけ小さい。容量値の差ΔＣは、１ＬＳＢまたはそれよりも小さい精度に設定される。

図１１に示すように、劣化検出用キャパシタ部６０Ａは、ＭＯＳキャパシタＣ−およびＣ＋と、スイッチＳＷ−，ＳＷ−＿Ｇ，ＳＷ−＿Ｖ，ＳＷ＋，ＳＷ＋＿Ｇ，ＳＷ＋＿Ｖとを含む。ＭＯＳキャパシタＣ−の一端はスイッチＳＷ−を介して電圧線６１と接続され、この電圧線６１を介して比較器１１の他方の入力ノード（信号出力線２１と異なる側）に接続される。ＭＯＳキャパシタＣ−の他端はスイッチＳＷ−＿ＧおよびＳＷ−＿Ｖを介して接地線２３および電圧線２２とそれぞれ接続される。ＭＯＳキャパシタＣ＋の一端はスイッチＳＷ＋を介して電圧線６１と接続される。ＭＯＳキャパシタＣ＋の他端は、スイッチＳＷ＋＿ＧおよびスイッチＳＷ＋＿Ｖを介して接地線２３および電圧線２２とそれぞれ接続される。

図１１のその他の点は図２と同じなので同一または相当する部分には同一の参照符号を付して説明を繰り返さない。さらに、ＡＤコンバータ１４２の通常モード時の動作は、実施の形態１のＡＤコンバータ１４０の場合と同じであるので説明を繰り返さない。

検査モード時の動作は第１段階と第２段階とに分かれる。具体的に、第１段階では、劣化検出用キャパシタ部６０Ａを構成するキャパシタＣ＋の一端に参照電位ＶＲＥＦが入力される。キャパシタＣ−は対応するスイッチによって回路から切り離される。Ｃ−ＤＡＣ２０のグループＣ１〜Ｃ１２８を構成する各ＭＯＳキャパシタの一端に参照電位ＶＲＲＦが個別に入力される。このとき、比較器１１によって信号出力線２１の電位と電圧線６１の電位とが比較される。これによって、ΔＣを超える容量増加が各ＭＯＳキャパシタに生じているか否かが判定される。なお、検査モード時には、増幅器１２は非動作状態であり、スイッチＳＷ＿ａｍｐはオフ状態である。

第２段階では、劣化検出用キャパシタ部６０Ａを構成するキャパシタＣ−の一端に参照電位ＶＲＥＦが入力される。キャパシタＣ＋は対応するスイッチによって回路から切り離される。Ｃ−ＤＡＣ２０のグループＣ１〜Ｃ１２８を構成する各ＭＯＳキャパシタの一端に参照電位ＶＲＲＦが個別に入力される。このとき、比較器１１によって信号出力線２１の電位と電圧線６１の電位とが比較される。これによって、ΔＣを超える容量減少が各ＭＯＳキャパシタに生じているか否かが判定される。以下、図面を参照して具体的に説明する。

図１２は、図１１のＡＤコンバータ１４２の検査モード時（第１段階）の動作を説明するためのタイミング図である。図３、図１１および図１２を参照して、検査モード時（第１段階）では、ＭＯＳキャパシタＣ１２８＿１２８からＭＯＳキャパシタＣ１まで、順に個別に各キャパシタの容量値の精度が判定される。第１段階では、スイッチＳＷ−＿Ｇ、ＳＷ−＿Ｖ、ＳＷ−はオフ状態で固定される。すなわち、ＭＯＳキャパシタＣ−は回路から切り離される。スイッチＳＷ＋＿Ｇはオフ状態に固定され、スイッチＳＷ＋＿Ｖはオン状態に固定される。キャパシタＣ０に接続されるスイッチＳＷ＿Ｇ０はオン状態に固定され、スイッチＳＷ＿Ｖ０はオフ状態に固定される。Ｒ−ＤＡＣ３０は不使用である。入力信号切替え部４０のスイッチＳＷ＿Ａｉｎの入力側は参照電位ＶＲＥＦに固定される。

まず、時刻ｔ２１から時刻ｔ２３の間に、キャパシタＣ１２８＿１２８の容量値の精度が判定される。具体的に、時刻ｔ２１からｔ２２の間に、劣化検出用キャパシタ部６０ＡのスイッチＳＷ＋がオフ状態になることによって、キャパシタＣ＋は比較器１１の入力ノードから切り離される。Ｃ−ＤＡＣ２０のグループＣ１〜Ｃ１２８を構成する各キャパシタの一端には接地電位ＡＧＮＤが入力される。比較器１１の入力ノード側のスイッチＳＷ＿ｃｍｐがオン状態になることによって、信号出力線２１および６１は等電位に設定される。比較器１１の出力には、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の電位が生じる。なお、信号出力線２１および６１に所定の電位を与えるようにしてもよい。

次に時刻ｔ２２からｔ２３の間で、スイッチＳＷ＿ｃｍｐがオフ状態に切替えられる。これとともに、劣化検出用キャパシタ部６０ＡのスイッチＳＷ＋がオン状態になることによって、キャパシタＣ＋は比較器１１の入力ノードに接続される。さらに、判定対象のキャパシタＣ１２８＿１２８の一端に参照電位ＶＲＥＦが入力されるように、対応のスイッチが切替えられる。このとき、比較器１１によって信号出力線２１の電位と電圧線６１の電位とが比較されることによって、ΔＣを超える容量増加がキャパシタＣ１２８＿１２８に生じているか否かが判定される。

次の時刻ｔ２３からｔ２５の間でＭＯＳキャパシタＣ１２８＿１２７の容量値の精度が判定される。具体的に、時刻ｔ２３からｔ２４の間では、時刻ｔ２１からｔ２２の間と同様に、信号出力線２１および６１は等電位に設定され、比較器１１の出力が参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の電位に設定される。次の時刻ｔ２４からｔ２５の間で、スイッチＳＷ＿ｃｍｐがオフ状態に切替えられ、スイッチＳＷ＋がオン状態に切替えられ、判定対象のキャパシタＣ１２８＿１２７の一端に参照電位ＶＲＥＦが入力される。このときの比較器１１の出力に基づいて、ΔＣを超える容量増加がキャパシタＣ１２８＿１２７に生じているか否かが判定される。

ＭＯＳキャパシタＣ１２８＿１２６からＣ１までの各容量値についても、上記と同様にΔＣを超える容量増加が生じているか否かが判定される。

図１３は、図１１のＡＤコンバータ１４２の検査モード時（第２段階）の動作を説明するためのタイミング図である。図３、図１１および図１３を参照して、検査モード時（第２段階）では、ＭＯＳキャパシタＣ１２８＿１２８からＭＯＳキャパシタＣ１まで、順に個別に各キャパシタの容量値の精度が判定される。第２段階では、スイッチＳＷ＋＿Ｇ、ＳＷ＋＿Ｖ、ＳＷ＋はオフ状態で固定される。すなわち、ＭＯＳキャパシタＣ＋は回路から切り離される。スイッチＳＷ−＿Ｇはオフ状態に固定され、スイッチＳＷ−＿Ｖはオン状態に固定される。キャパシタＣ０に接続されるスイッチＳＷ＿Ｇ０はオン状態に固定され、スイッチＳＷ＿Ｖ０はオフ状態に固定される。Ｒ−ＤＡＣ３０は不使用である。入力信号切替え部４０のスイッチＳＷ＿Ａｉｎの入力側は参照電位ＶＲＥＦに固定される。

まず、時刻ｔ２１から時刻ｔ２３の間に、キャパシタＣ１２８＿１２８の容量値の精度が判定される。具体的に、時刻ｔ２１からｔ２２の間に、劣化検出用キャパシタ部６０ＡのスイッチＳＷ−がオフ状態になることによって、キャパシタＣ−は比較器１１の入力ノードから切り離される。Ｃ−ＤＡＣ２０のグループＣ１〜Ｃ１２８を構成する各キャパシタの一端には接地電位ＡＧＮＤが入力される。比較器１１の入力ノード側のスイッチＳＷ＿ｃｍｐがオン状態になることによって、信号出力線２１および６１は等電位に設定される。比較器１１の出力には、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の電位が生じる。なお、信号出力線２１および６１に所定の電位を与えるようにしてもよい。

次に時刻ｔ２２からｔ２３の間で、スイッチＳＷ＿ｃｍｐがオフ状態に切替えられる。これとともに、劣化検出用キャパシタ部６０ＡのスイッチＳＷ−がオン状態になることによって、キャパシタＣ−は比較器１１の入力ノードに接続される。さらに、判定対象のキャパシタＣ１２８＿１２８の一端に参照電位ＶＲＥＦが入力されるように、対応のスイッチが切替えられる。このとき、比較器１１によって信号出力線２１の電位と電圧線６１の電位とが比較されることによって、ΔＣを超える容量減少がキャパシタＣ１２８＿１２８に生じているか否かが判定される。

次の時刻ｔ２３からｔ２５の間でＭＯＳキャパシタＣ１２８＿１２７の容量値の精度が判定される。具体的に、時刻ｔ２３からｔ２４の間では、時刻ｔ２１からｔ２２の間と同様に、信号出力線２１および６１は等電位に設定され、比較器１１の出力が参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の電位に設定される。次の時刻ｔ２４からｔ２５の間で、スイッチＳＷ＿ｃｍｐがオフ状態に切替えられ、スイッチＳＷ−がオン状態に切替えられ、判定対象のキャパシタＣ１２８＿１２７の一端に参照電位ＶＲＥＦが入力される。このときの比較器１１の出力に基づいて、ΔＣを超える容量減少がキャパシタＣ１２８＿１２７に生じているか否かが判定される。

ＭＯＳキャパシタＣ１２８＿１２６からＣ１までの各容量値についても、上記と同様にΔＣを超える容量減少が生じているか否かが判定される。

以上のとおり、実施の形態３による半導体装置に含まれるＡＤコンバータ１４２によれば、Ｃ−ＤＡＣ２０を構成する各キャパシタが±ΔＣの誤差範囲内（すなわち、±１ＬＳＢ以内の精度）に収まっているか否かを、自己診断することができ、ユーザの利便性を高めることができる。なお、Ｒ−ＤＡＣ３０の出力を調整することによって、精度劣化しているキャパシタの出力を補正する自己修復機能を実現することも可能である。

＜実施の形態４＞
図１４は、実施の形態４による半導体装置に設けられる逐次比較型ＡＤコンバータ１４３の構成を示すブロック図である。図１４のＡＤコンバータ１４３は、劣化検出用キャパシタ部６０ＡにＭＯＳキャパシタＣｈおよびＣｌに代えてＣ＋およびＣ−が設けられる点で、図８に示す実施の形態２によるＡＤコンバータ１４１と異なる。キャパシタＣ＋の容量値は、Ｃ−ＤＡＣ２０に設けられている各キャパシタの容量値よりもΔＣだけ大きい。キャパシタＣ−の容量値は、Ｃ−ＤＡＣ２０に設けられている各キャパシタの容量値よりもΔＣだけ小さい。容量値の差ΔＣは、１ＬＳＢまたはそれよりも小さい精度に設定される。

図１４に示す劣化検出用キャパシタ部６０Ａの構成は、図１１の場合と同じであるので説明を繰り返さない。図１４のその他の点は図８と同じなので同一または相当する部分には同一の参照符号を付して説明を繰り返さない。さらに、ＡＤコンバータ１４３の通常モード時の動作は、実施の形態１のＡＤコンバータ１４１の場合と同じであるので説明を繰り返さない。

検査モード時の動作は第１段階と第２段階とに分かれる。具体的に、第１段階では、最初に、劣化検出用キャパシタ部６０Ａを構成するキャパシタＣ＋の一端に参照電位ＶＲＥＦが入力される。キャパシタＣ−は対応するスイッチによって回路から切り離されている。Ｃ−ＤＡＣ２０を構成する各ＭＯＳキャパシタの一端に接地電位ＡＧＮＤ入力される。このとき、増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐが接続されることによって、信号出力線２１の電位が、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。次に、増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐをオフ状態に切替えるとともに、検査対象のＭＯＳキャパシタの一端に参照電位ＶＲＥＦが入力され、その他のＭＯＳキャパシタ（Ｃ＋を含む）の一端が接地電位ＡＧＮＤに切替えられる。このときの増幅器１２の出力に基づいて、ΔＣを超える容量増加が検査対象のＭＯＳキャパシタに生じているか否かが判定される。

第２段階では、最初に、劣化検出用キャパシタ部６０Ａを構成するキャパシタＣ−の一端に参照電位ＶＲＥＦが入力される。キャパシタＣ＋は対応するスイッチによって回路から切り離されている。Ｃ−ＤＡＣ２０を構成する各ＭＯＳキャパシタの一端に接地電位ＡＧＮＤが入力される。増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐが接続されることによって、信号出力線２１の電位が、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。次に、増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐをオフ状態に切替えるとともに、検査対象のＭＯＳキャパシタの一端に参照電位ＶＲＥＦが入力され、その他のＭＯＳキャパシタ（Ｃ−を含む）の一端が接地電位ＡＧＮＤに切替えられる。このときの増幅器１２の出力に基づいて、ΔＣを超える容量減少が検査対象のＭＯＳキャパシタに生じているか否かが判定される。以下、図面を参照して具体的に説明する。

図１５は、図１４のＡＤコンバータ１４３の検査モード時（第１段階）の動作を説明するためのタイミング図である。図３、図１４および図１５を参照して、検査モード時（第１段階）では、ＭＯＳキャパシタＣ１２８＿１２８からＭＯＳキャパシタＣ１まで、順に個別に各キャパシタの容量値の精度が判定される。第１段階では、スイッチＳＷ−＿Ｇ、ＳＷ−＿Ｖ、ＳＷ−はオフ状態で固定される。すなわち、ＭＯＳキャパシタＣ−は回路から切り離される。スイッチＳＷ＋はオン状態に固定される。キャパシタＣ０に接続されるスイッチＳＷ＿Ｇ０はオン状態に固定され、スイッチＳＷ＿Ｖ０はオフ状態に固定される。Ｒ−ＤＡＣ３０は不使用である。入力信号切替え部４０のスイッチＳＷ＿Ａｉｎの入力側は参照電位ＶＲＥＦに固定される。

まず、時刻ｔ２１から時刻ｔ２３の間に、キャパシタＣ１２８＿１２８の容量値の精度が判定される。具体的に、時刻ｔ２１からｔ２２の間に、劣化検出用キャパシタ部６０のキャパシタＣ＋の一端には、対応するスイッチＳＷ＋＿ＶおよびＳＷ＋＿Ｇが切替えられることによって参照電位ＶＲＥＦが入力される。Ｃ−ＤＡＣ２０を構成する各ＭＯＳキャパシタの各一端にはそれぞれ対応するスイッチが切替えられることによって接地電位ＡＧＮＤが入力される。増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐがオン状態になることによって、信号出力線２１の電位は、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。なお、信号出力線２１に所定の電位を与えるようにしてもよい。

次に時刻ｔ２２からｔ２３の間で、スイッチＳＷ＿ａｍｐがオフ状態に切替えられる。これとともに、劣化検出用キャパシタ部６０のキャパシタＣ＋の一端には対応するスイッチが切替えられることによって接地電位ＡＧＮＤが入力される。さらに、判定対象のキャパシタＣ１２８＿１２８の一端に参照電位ＶＲＥＦが入力されるように、対応のスイッチが切替えられる。このときの増幅器１２の出力に基づいて、ΔＣを超える容量増加がキャパシタＣ１２８＿１２８に生じているか否かが判定される。

次の時刻ｔ２３からｔ２５の間でＭＯＳキャパシタＣ１２８＿１２７の容量値の精度が判定される。具体的に、時刻ｔ２３からｔ２４の間では、時刻ｔ２１からｔ２２の間と同様に、劣化検出用キャパシタ部６０のキャパシタＣ＋の一端にはＶＲＥＦが入力され、その他のＭＯＳキャパシタの一端には接地電位ＡＧＮＤが入力される。スイッチＳＷ＿ａｍｐがオン状態になることによって、信号出力線２１の電位が参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。次の時刻ｔ２４からｔ２５の間で、スイッチＳＷ＿ａｍｐがオフ状態に切替えられるとともに、判定対象のキャパシタＣ１２８＿１２７の一端に参照電位ＶＲＥＦが入力され、その他のＭＯＳキャパシタの一端（Ｃ＋を含む）の一端に接地電位ＡＧＮＤが入力される。このときの比較器１１の出力に基づいて、ΔＣを超える容量増加がキャパシタＣ１２８＿１２７に生じているか否かが判定される。

図１６は、図１４のＡＤコンバータ１４３の検査モード時（第２段階）の動作を説明するためのタイミング図である。図３、図１４および図１６を参照して、検査モード時（第２段階）では、ＭＯＳキャパシタＣ１２８＿１２８からＭＯＳキャパシタＣ１まで、順に個別に各キャパシタの容量値の精度が判定される。第２段階では、スイッチＳＷ＋＿Ｇ、ＳＷ＋＿Ｖ、ＳＷ＋はオフ状態で固定される。すなわち、ＭＯＳキャパシタＣ＋は回路から切り離される。スイッチＳＷ−はオン状態に固定される。キャパシタＣ０に接続されるスイッチＳＷ＿Ｇ０はオン状態に固定され、スイッチＳＷ＿Ｖ０はオフ状態に固定される。Ｒ＋ＤＡＣ３０は不使用である。入力信号切替え部４０のスイッチＳＷ＿Ａｉｎの入力側は参照電位ＶＲＥＦに固定される。

まず、時刻ｔ２１から時刻ｔ２３の間に、キャパシタＣ１２８＿１２８の容量値の精度が判定される。具体的に、時刻ｔ２１からｔ２２の間に、劣化検出用キャパシタ部６０のキャパシタＣ−の一端には、対応するスイッチＳＷ−＿ＶおよびＳＷ−＿Ｇが切替えられることによって参照電位ＶＲＥＦが入力される。Ｃ＋ＤＡＣ２０を構成する各ＭＯＳキャパシタの各一端にはそれぞれ対応するスイッチが切替えられることによって接地電位ＡＧＮＤが入力される。増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐがオン状態になることによって、信号出力線２１の電位は、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。なお、信号出力線２１に所定の電位を与えるようにしてもよい。

次に時刻ｔ２２からｔ２３の間で、スイッチＳＷ＿ａｍｐがオフ状態に切替えられる。これとともに、劣化検出用キャパシタ部６０のキャパシタＣ−の一端には対応するスイッチが切替えられることによって接地電位ＡＧＮＤが入力される。さらに、判定対象のキャパシタＣ１２８＿１２８の一端に参照電位ＶＲＥＦが入力されるように、対応のスイッチが切替えられる。このときの増幅器１２の出力に基づいて、ΔＣを超える容量減少がキャパシタＣ１２８＿１２８に生じているか否かが判定される。

次の時刻ｔ２３からｔ２５の間でＭＯＳキャパシタＣ１２８＿１２７の容量値の精度が判定される。具体的に、時刻ｔ２３からｔ２４の間では、時刻ｔ２１からｔ２２の間と同様に、劣化検出用キャパシタ部６０のキャパシタＣ−の一端にはＶＲＥＦが入力され、その他のＭＯＳキャパシタの一端には接地電位ＡＧＮＤが入力される。スイッチＳＷ＿ａｍｐがオン状態になることによって、信号出力線２１の電位が参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。次の時刻ｔ２４からｔ２５の間で、スイッチＳＷ＿ａｍｐがオフ状態に切替えられるとともに、判定対象のキャパシタＣ１２８＿１２７の一端に参照電位ＶＲＥＦが入力され、その他のＭＯＳキャパシタの一端（Ｃ−を含む）の一端に接地電位ＡＧＮＤが入力される。このときの比較器１１の出力に基づいて、ΔＣを超える容量減少がキャパシタＣ１２８＿１２７に生じているか否かが判定される。

以上のとおり、実施の形態４による半導体装置に含まれるＡＤコンバータ１４３によれば、Ｃ−ＤＡＣ２０を構成する各キャパシタが±ΔＣの誤差範囲内（すなわち、±１ＬＳＢ以内の精度）に収まっているか否かを、自己診断することができ、ユーザの利便性を高めることができる。なお、Ｒ−ＤＡＣ３０の出力を調整することによって、精度劣化しているキャパシタの出力を補正する自己修復機能を実現することも可能である。

＜実施の形態５＞
図１７は、実施の形態５による半導体装置に設けられる逐次比較型ＡＤコンバータ１４４の構成を示すブロック図である。図１７のＡＤコンバータ１４４は、劣化検出用キャパシタ部６０ＢにＭＯＳキャパシタＣｈおよびＣｌに代えて単一のキャパシタＣｄが設けられる点で図２のＡＤコンバータ１４０と異なる。キャパシタＣｄの容量値は、Ｃ−ＤＡＣ２０に設けられている各キャパシタの容量値に等しくなるように設計され製造される。

図１７に示すように、劣化検出用キャパシタ部６０Ｂは、ＭＯＳキャパシタＣｄと、スイッチＳＷｄ，ＳＷｄ＿Ｇ，ＳＷｄ＿Ｖ，ＳＷｄ＿Ｒとを含む。ＭＯＳキャパシタＣｄの一端はスイッチＳＷｄを介して電圧線６１と接続され、この電圧線６１を介して比較器１１の他方の入力ノード（信号出力線２１と異なる側）に接続される。ＭＯＳキャパシタＣｄの他端は、スイッチＳＷｄ＿Ｇを介して接地線２３に接続され、スイッチＳＷｄ＿Ｖを介して参照電位ＶＲＥＦが入力され、スイッチＳＷｄ＿Ｒを介してＲ−ＤＡＣ３０の出力ノード３３に接続される。

図１７のＡＤコンバータ１４４は、さらに、入力信号切替え部４０Ａに設けられるスイッチＳＷ＿Ａｉｎが３入力１出力（信号の双方向に伝送可能なので１入力３出力と言ってもよい）に変更さされる点で、図２のＡＤコンバータ１４０と異なる。スイッチＳＷ＿Ａｉｎの第１の入力ノードには、サンプルホールド回路５０を介してアナログ入力信号Ａｉｎが入力される。スイッチＳＷ＿Ａｉｎの第２の入力ノードには、参照電位ＶＲＥＦが入力される。スイッチＳＷ＿Ａｉｎの第３の入力ノードには、Ｒ−ＤＡＣ３０の出力電圧が入力される。スイッチＳＷ＿Ａｉｎの出力ノードは電圧線２２に接続される。

図１７のその他の点は図２と同じなので同一または相当する部分には同一の参照符号を付して説明を繰り返さない。さらに、ＡＤコンバータ１４４の通常モード時の動作は、実施の形態１のＡＤコンバータ１４０の場合と同じであるので説明を繰り返さない。

検査モード時の動作は第１段階と第２段階とに分かれる。具体的に、第１段階では、劣化検出用キャパシタ部６０Ｂを構成するキャパシタＣｄの一端にスイッチＳＷｄ＿Ｖを介して参照電位ＶＲＥＦが入力される。Ｃ−ＤＡＣ２０のグループＣ１〜Ｃ１２８を構成する各ＭＯＳキャパシタの一端には、Ｒ−ＤＡＣ３０から出力されるＶＲＲＦ×（１５／１６）が個別に入力される。このとき、比較器１１によって信号出力線２１の電位と電圧線６１の電位とが比較される。これによって、１ＬＳＢに相当する容量増加が各ＭＯＳキャパシタに生じているか否かが判定される。なお、検査モード時には、増幅器１２は非動作状態であり、スイッチＳＷ＿ａｍｐはオフ状態である。

第２段階では、劣化検出用キャパシタ部６０Ｂを構成するキャパシタＣｄの一端にスイッチＳＷＤ＿Ｒを介してＶＲＲＦ×（１５／１６）が入力される。Ｃ−ＤＡＣ２０のグループＣ１〜Ｃ１２８を構成する各ＭＯＳキャパシタの一端には参照電位ＶＲＲＦが個別に入力される。このとき、比較器１１によって信号出力線２１の電位と電圧線６１の電位とが比較される。これによって、１ＬＳＢに相当する容量減少が各ＭＯＳキャパシタに生じているか否かが判定される。以下、図面を参照して具体的に説明する。

図１８は、図１７のＡＤコンバータ１４４の検査モード時（第１段階）の動作を説明するためのタイミング図である。図３、図１７および図１８を参照して、検査モード時（第１段階）では、ＭＯＳキャパシタＣ１２８＿１２８からＭＯＳキャパシタＣ１まで、順に個別に各キャパシタの容量値の精度が判定される。第１段階では、スイッチＳＷｄ＿ＧおよびＳＷｄ＿Ｒはオフ状態に固定される。スイッチＳＷｄ＿Ｖはオン状態に固定される。これによって、劣化検出用キャパシタ部６０ＢのキャパシタＣｄの一端には参照電位ＶＲＥＦが入力される。キャパシタＣ０に接続されるスイッチＳＷ＿Ｇ０はオン状態に固定され、スイッチＳＷ＿Ｖ０はオフ状態に固定される。Ｒ−ＤＡＣ３０からはＶＲＥＦ×（１５／１６）の電位が出力される。入力信号切替え部４０ＡのスイッチＳＷ＿Ａｉｎの入力側はＲ−ＤＡＣ３０の出力に固定される。

まず、時刻ｔ２１から時刻ｔ２３の間に、キャパシタＣ１２８＿１２８の容量値の精度が判定される。具体的に、時刻ｔ２１からｔ２２の間に、劣化検出用キャパシタ部６０ＢのスイッチＳＷｄがオフ状態になることによって、キャパシタＣｄは比較器１１の入力ノードから切り離される。Ｃ−ＤＡＣ２０のグループＣ１〜Ｃ１２８を構成する各キャパシタの一端には接地電位ＡＧＮＤが入力される。比較器１１の入力ノード側のスイッチＳＷ＿ｃｍｐがオン状態になることによって、信号出力線２１および６１は等電位に設定される。比較器１１の出力には、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の電位が生じる。なお、信号出力線２１および６１に所定の電位を与えるようにしてもよい。

次に時刻ｔ２２からｔ２３の間で、スイッチＳＷ＿ｃｍｐがオフ状態に切替えられる。これとともに、劣化検出用キャパシタ部６０ＢのスイッチＳＷｄがオン状態になることによって、キャパシタＣｄは比較器１１の入力ノードに接続される。さらに、判定対象のキャパシタＣ１２８＿１２８の一端にＶＲＥＦ×（１５／１６）が入力されるように、対応のスイッチＳＷ＿Ｇ１２８＿１２８およびＳＷ＿Ｖ１２８＿１２８が切替えられる。このとき、比較器１１によって信号出力線２１の電位と電圧線６１の電位とが比較されることによって、１ＬＳＢに相当する容量増加がキャパシタＣ１２８＿１２８に生じているか否かが判定される。

次の時刻ｔ２３からｔ２５の間でＭＯＳキャパシタＣ１２８＿１２７の容量値の精度が判定される。具体的に、時刻ｔ２３からｔ２４の間では、時刻ｔ２１からｔ２２の間と同様に、信号出力線２１および６１は等電位に設定され、比較器１１の出力が参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の電位に設定される。次の時刻ｔ２４からｔ２５の間で、スイッチＳＷ＿ｃｍｐがオフ状態に切替えられ、スイッチＳＷｄがオン状態に切替えられ、判定対象のキャパシタＣ１２８＿１２７の一端にＶＲＥＦ×（１５／１６）が入力される。このときの比較器１１の出力に基づいて、１ＬＳＢに相当する容量増加がキャパシタＣ１２８＿１２７に生じているか否かが判定される。

図１９は、図１７のＡＤコンバータ１４４の検査モード時（第２段階）の動作を説明するためのタイミング図である。図３、図１７および図１９を参照して、検査モード時（第２段階）では、ＭＯＳキャパシタＣ１２８＿１２８からＭＯＳキャパシタＣ１まで、順に個別に各キャパシタの容量値の精度が判定される。第２段階では、スイッチＳＷｄ＿ＧおよびＳＷｄ＿Ｖはオフ状態に固定される。スイッチＳＷｄ＿Ｒはオン状態に固定される。これによって、劣化検出用キャパシタ部６０ＢのキャパシタＣｄの一端はＲ−ＤＡＣ３０の出力ノード３３に接続される。キャパシタＣ０に接続されるスイッチＳＷ＿Ｇ０はオン状態に固定され、スイッチＳＷ＿Ｖ０はオフ状態に固定される。Ｒ−ＤＡＣ３０からはＶＲＥＦ×（１５／１６）の電位が出力される。入力信号切替え部４０ＡのスイッチＳＷ＿Ａｉｎの入力側は参照電位ＶＲＥＦに固定される。

次に時刻ｔ２２からｔ２３の間で、スイッチＳＷ＿ｃｍｐがオフ状態に切替えられる。これとともに、劣化検出用キャパシタ部６０ＢのスイッチＳＷｄがオン状態になることによって、キャパシタＣｄは比較器１１の入力ノードに接続される。さらに、判定対象のキャパシタＣ１２８＿１２８の一端に参照電位ＶＲＥＦが入力されるように、対応のスイッチＳＷ＿Ｇ１２８＿１２８およびＳＷ＿Ｖ１２８＿１２８が切替えられる。このとき、比較器１１によって信号出力線２１の電位と電圧線６１の電位とが比較されることによって、１ＬＳＢに相当する容量減少がキャパシタＣ１２８＿１２８に生じているか否かが判定される。

次の時刻ｔ２３からｔ２５の間でＭＯＳキャパシタＣ１２８＿１２７の容量値の精度が判定される。具体的に、時刻ｔ２３からｔ２４の間では、時刻ｔ２１からｔ２２の間と同様に、信号出力線２１および６１は等電位に設定され、比較器１１の出力が参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の電位に設定される。次の時刻ｔ２４からｔ２５の間で、スイッチＳＷ＿ｃｍｐがオフ状態に切替えられ、スイッチＳＷｄがオン状態に切替えられ、判定対象のキャパシタＣ１２８＿１２７の一端に参照電位ＶＲＥＦが入力される。このときの比較器１１の出力に基づいて、１ＬＳＢに相当する容量減少がキャパシタＣ１２８＿１２７に生じているか否かが判定される。

ＭＯＳキャパシタＣ１２８＿１２６からＣ１までの各容量値についても、上記と同様に１ＬＳＢに相当する容量減少が生じているか否かが判定される。

以上のとおり、実施の形態５による半導体装置に含まれるＡＤコンバータ１４４によれば、Ｃ−ＤＡＣ２０を構成する各キャパシタが±１ＬＳＢ内の精度に収まっているか否かを、自己診断することができ、ユーザの利便性を高めることができる。なお、Ｒ−ＤＡＣ３０の出力を調整することによって、精度劣化しているキャパシタの出力を補正する自己修復機能を実現することも可能である。

＜実施の形態６＞
図２０は、実施の形態６による半導体装置に設けられる逐次比較型ＡＤコンバータ１４５の構成を示すブロック図である。図２０のＡＤコンバータ１４５は、劣化検出用キャパシタ部６０ＢにＭＯＳキャパシタＣｈおよびＣｌに代えて単一のキャパシタＣｄが設けられる点で図８のＡＤコンバータ１４１と異なる。キャパシタＣｄの容量値は、Ｃ−ＤＡＣ２０に設けられている各キャパシタの容量値に等しくなるように設計され製造される。

図２０に示すように、劣化検出用キャパシタ部６０Ｂは、ＭＯＳキャパシタＣｄと、スイッチＳＷｄ，ＳＷｄ＿Ｇ，ＳＷｄ＿Ｖ，ＳＷｄ＿Ｒとを含む。これらの要素の接続は、図１７の場合と同じであるので説明を繰り返さない。

図２０のＡＤコンバータ１４５は、さらに、入力信号切替え部４０Ａに設けられるスイッチＳＷ＿Ａｉｎの構成が異なる。具体的には図１７の場合と同じであるので説明を繰り返さない。図２０のその他の点は図８と同じなので同一または相当する部分には同一の参照符号を付して説明を繰り返さない。さらに、ＡＤコンバータ１４５の通常モード時の動作は、実施の形態１のＡＤコンバータ１４１の場合と同じであるので説明を繰り返さない。

検査モード時の動作は第１段階と第２段階とに分かれる。具体的に、第１段階では、最初に、劣化検出用キャパシタ部６０Ｂを構成するキャパシタＣｄの一端に参照電位ＶＲＥＦが入力される。Ｃ−ＤＡＣ２０を構成する各ＭＯＳキャパシタの一端に接地電位ＡＧＮＤ入力される。このとき、増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐが接続されることによって、信号出力線２１の電位が、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。次に、増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐをオフ状態に切替えるとともに、検査対象のＭＯＳキャパシタの一端にＶＲＥＦ×１５／１６が入力され、その他のＭＯＳキャパシタ（Ｃｄを含む）の一端が接地電位ＡＧＮＤに切替えられる。このときの増幅器１２の出力に基づいて、１ＬＳＢに相当する容量増加が検査対象のＭＯＳキャパシタに生じているか否かが判定される。

第２段階では、最初に、劣化検出用キャパシタ部６０Ｂを構成するキャパシタＣｄの一端にＶＲＥＦ×１５／１６が入力される。Ｃ−ＤＡＣ２０を構成する各ＭＯＳキャパシタの一端に接地電位ＡＧＮＤが入力される。増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐが接続されることによって、信号出力線２１の電位が、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。次に、増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐをオフ状態に切替えるとともに、検査対象のＭＯＳキャパシタの一端に参照電位ＶＲＥＦが入力され、その他のＭＯＳキャパシタ（Ｃｄを含む）の一端が接地電位ＡＧＮＤに切替えられる。このときの増幅器１２の出力に基づいて、１ＬＳＢに相当する容量減少が検査対象のＭＯＳキャパシタに生じているか否かが判定される。以下、図面を参照して具体的に説明する。

図２１は、図２０のＡＤコンバータ１４５の検査モード時（第１段階）の動作を説明するためのタイミング図である。図３、図２０および図２１を参照して、検査モード時（第１段階）では、ＭＯＳキャパシタＣ１２８＿１２８からＭＯＳキャパシタＣ１まで、順に個別に各キャパシタの容量値の精度が判定される。第１段階では、スイッチＳＷｄはオン状態に固定され、スイッチＳＷｄ＿Ｒはオフ状態に固定される。キャパシタＣ０に接続されるスイッチＳＷ＿Ｇ０はオン状態に固定され、スイッチＳＷ＿Ｖ０はオフ状態に固定される。Ｒ−ＤＡＣ３０からはＶＲＥＦ×（１５／１６）の電位が出力される。入力信号切替え部４０ＡのスイッチＳＷ＿Ａｉｎの入力側はＲ−ＤＡＣ３０の出力に固定される。

まず、時刻ｔ２１から時刻ｔ２３の間に、キャパシタＣ１２８＿１２８の容量値の精度が判定される。具体的に、時刻ｔ２１からｔ２２の間に、劣化検出用キャパシタ部６０のキャパシタＣｄの一端には、対応するスイッチＳＷｄ＿ＶおよびＳＷｄ＿Ｇが切替えられることによって参照電位ＶＲＥＦが入力される。Ｃ−ＤＡＣ２０を構成する各ＭＯＳキャパシタの各一端にはそれぞれ対応するスイッチが切替えられることによって接地電位ＡＧＮＤが入力される。増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐがオン状態になることによって、信号出力線２１の電位は、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。なお、信号出力線２１に所定の電位を与えるようにしてもよい。

次に時刻ｔ２２からｔ２３の間で、スイッチＳＷ＿ａｍｐがオフ状態に切替えられる。これとともに、劣化検出用キャパシタ部６０のキャパシタＣｄの一端には対応するスイッチＳＷｄ＿ＶおよびＳＷｄ＿Ｇが切替えられることによって接地電位ＡＧＮＤが入力される。さらに、判定対象のキャパシタＣ１２８＿１２８の一端にＶＲＥＦ×（１５／１６）が入力されるように、対応のスイッチＳＷ＿Ｇ１２８＿１２８およびＳＷ＿Ｖ１２８＿１２８が切替えられる。このときの増幅器１２の出力に基づいて、１ＬＳＢに相当する容量増加がキャパシタＣ１２８＿１２８に生じているか否かが判定される。

次の時刻ｔ２３からｔ２５の間でＭＯＳキャパシタＣ１２８＿１２７の容量値の精度が判定される。具体的に、時刻ｔ２３からｔ２４の間では、時刻ｔ２１からｔ２２の間と同様に、劣化検出用キャパシタ部６０のキャパシタＣｄの一端にはＶＲＥＦが入力され、その他のＭＯＳキャパシタの一端には接地電位ＡＧＮＤが入力される。スイッチＳＷ＿ａｍｐがオン状態になることによって、信号出力線２１の電位が参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。次の時刻ｔ２４からｔ２５の間で、スイッチＳＷ＿ａｍｐがオフ状態に切替えられるとともに、判定対象のキャパシタＣ１２８＿１２７の一端にＶＲＥＦ×（１５／１６）が入力され、その他のＭＯＳキャパシタの一端（Ｃｄを含む）の一端に接地電位ＡＧＮＤが入力される。このときの比較器１１の出力に基づいて、１ＬＳＢに相当する容量増加がキャパシタＣ１２８＿１２７に生じているか否かが判定される。

図２２は、図２０のＡＤコンバータ１４５の検査モード時（第２段階）の動作を説明するためのタイミング図である。図３、図２０および図２２を参照して、検査モード時（第２段階）では、ＭＯＳキャパシタＣ１２８＿１２８からＭＯＳキャパシタＣ１まで、順に個別に各キャパシタの容量値の精度が判定される。第２段階では、スイッチＳＷｄはオン状態に固定され、スイッチＳＷｄ＿Ｖはオフ状態に固定される。キャパシタＣ０に接続されるスイッチＳＷ＿Ｇ０はオン状態に固定され、スイッチＳＷ＿Ｖ０はオフ状態に固定される。Ｒ−ＤＡＣ３０からはＶＲＥＦ×（１５／１６）の電位が出力される。入力信号切替え部４０ＡのスイッチＳＷ＿Ａｉｎの入力側は参照電位ＶＲＥＦに固定される。

まず、時刻ｔ２１から時刻ｔ２３の間に、キャパシタＣ１２８＿１２８の容量値の精度が判定される。具体的に、時刻ｔ２１からｔ２２の間に、劣化検出用キャパシタ部６０のキャパシタＣｄの一端には、対応するスイッチＳＷｄ＿ＲおよびＳＷｄ＿Ｇが切替えられることによってＶＲＥＦ（１５／１６）が入力される。Ｃ−ＤＡＣ２０を構成する各ＭＯＳキャパシタの各一端にはそれぞれ対応するスイッチが切替えられることによって接地電位ＡＧＮＤが入力される。増幅器１２の入出力ノード間のスイッチＳＷ＿ａｍｐがオン状態になることによって、信号出力線２１の電位は、参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。なお、信号出力線２１に所定の電位を与えるようにしてもよい。

次に時刻ｔ２２からｔ２３の間で、スイッチＳＷ＿ａｍｐがオフ状態に切替えられる。これとともに、劣化検出用キャパシタ部６０のキャパシタＣｄの一端には対応するスイッチＳＷｄ＿ＶおよびＳＷｄ＿Ｇが切替えられることによって接地電位ＡＧＮＤが入力される。さらに、判定対象のキャパシタＣ１２８＿１２８の一端に参照電位ＶＲＥＦが入力されるように、対応のスイッチＳＷ＿Ｇ１２８＿１２８およびＳＷ＿Ｖ１２８＿１２８が切替えられる。このときの増幅器１２の出力に基づいて、１ＬＳＢに相当する容量減少がキャパシタＣ１２８＿１２８に生じているか否かが判定される。

次の時刻ｔ２３からｔ２５の間でＭＯＳキャパシタＣ１２８＿１２７の容量値の精度が判定される。具体的に、時刻ｔ２３からｔ２４の間では、時刻ｔ２１からｔ２２の間と同様に、劣化検出用キャパシタ部６０のキャパシタＣｄの一端にはＶＲＥＦ×（１５／１６）が入力され、その他のＭＯＳキャパシタの一端には接地電位ＡＧＮＤが入力される。スイッチＳＷ＿ａｍｐがオン状態になることによって、信号出力線２１の電位が参照電位ＶＲＥＦと接地電位ＡＧＮＤとの中間の基準電位に設定される。次の時刻ｔ２４からｔ２５の間で、スイッチＳＷ＿ａｍｐがオフ状態に切替えられるとともに、判定対象のキャパシタＣ１２８＿１２７の一端に参照電位ＶＲＥＦが入力され、その他のＭＯＳキャパシタの一端（Ｃｄを含む）の一端に接地電位ＡＧＮＤが入力される。このときの比較器１１の出力に基づいて、１ＬＳＢに相当する容量減少がキャパシタＣ１２８＿１２７に生じているか否かが判定される。

以上のとおり、実施の形態６による半導体装置に含まれるＡＤコンバータ１４５によれば、Ｃ−ＤＡＣ２０を構成する各キャパシタが±１ＬＳＢ内の精度に収まっているか否かを、自己診断することができ、ユーザの利便性を高めることができる。なお、Ｒ−ＤＡＣ３０の出力を調整することによって、精度劣化しているキャパシタの出力を補正する自己修復機能を実現することも可能である。

＜変形例＞
上記の各実施の形態のＡＤコンバータは、主ＤＡＣとしてＣ−ＤＡＣを含み、副ＤＡＣとしてＲ−ＤＡＣを含む構成について説明したが、主ＤＡＣのみを含む構成または主ＤＡＣおよび副ＤＡＣともにＣ−ＤＡＣによって構成される場合にも、上記のＭＯＳキャパシタの精度判定を適用することができる。ただし、実施の形態１および２の場合には、１ＬＳＢに相当するＶＲＥＦ×（１／１６）の電位を外部または内部の基準電位生成回路から供給する必要がある。実施の形態５および６の場合には、ＶＲＥＦ×（１５／１６）の電位を外部または内部の基準電位生成回路から供給する必要がある。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１０，１０Ａ比較部、１１比較器、１２増幅器、２０Ｃ−ＤＡＣ、２１信号出力線、２２，６１電圧線、２３接地線、３０Ｒ−ＤＡＣ、３３Ｒ−ＤＡＣの出力ノード、４０，４０Ａ入力切替え部、５０サンプルホールド回路、６０，６０Ａ，６０Ｂ劣化検出用キャパシタ部、７０制御部、７１Ｃ−ＤＡＣ用スイッチ駆動回路、７２逐次比較シーケンサ、７３自己診断回路、１００マイクロコンピュータ（半導体装置）。

Claims

逐次比較型のＡＤ（Analog to Digital）コンバータを備える半導体装置であって、
前記ＡＤコンバータは、
アナログ信号と参照電位とを切替えるための切替え部と、
各一端が前記切替え部と個別に接続可能であり、各他端が共通の出力線に接続される複数の第１のキャパシタを含む第１のＤＡ（Digital to Analog）コンバータと、
各一端に前記参照電位または前記参照電位を分圧した電位が個別に入力可能な１または複数の検査用キャパシタと、
制御部とを含み、
前記制御部は、
通常モード時に、前記出力線の電位に基づいて前記アナログ信号に対応するデジタル値を決定し、
検査モード時に、検査対象の第１のキャパシタの一端に前記参照電位が入力された状態で、前記出力線の電位と前記１または複数の検査用キャパシタの他端の電位とを比較することによって、前記検査対象の第１のキャパシタの精度を判定するように構成される、半導体装置。
前記ＡＤコンバータは、
複数の抵抗素子を含み、前記複数の抵抗素子によって前記参照電位を分圧した電位を出力可能な第２のＤＡコンバータを含み、
前記第１のＤＡコンバータは、
一端に前記第２のＤＡコンバータの出力電位を受け、他端が前記出力線に接続される第２のキャパシタを含む、請求項１に記載の半導体装置。
前記ＡＤコンバータは、前記１または複数の検査用キャパシタとして、第１および第２の検査用キャパシタを含み、
前記制御部は、前記検査モード時に、前記第１の検査用キャパシタの一端に前記参照電位が入力され、前記第２の検査用キャパシタの一端に前記参照電位を分圧した電位が入力され、検査対象の第１のキャパシタの一端に前記参照電位が入力された状態で、前記出力線の電位と前記第１および第２の検査用キャパシタの他端の電位とを比較することによって、前記検査対象の第１のキャパシタの精度を判定するように構成される、請求項２に記載の半導体装置。
前記制御部は、前記検査モード時にさらに、前記第１の検査用キャパシタの一端に前記参照電位が入力され、前記第２のキャパシタの一端に前記参照電位を分圧した電位が入力され、検査対象の第１のキャパシタの一端に前記参照電位が入力された状態で、前記出力線の電位と前記第１の検査用キャパシタの他端の電位とを比較することによって、前記検査対象の第１のキャパシタの精度を判定するように構成される、請求項３に記載の半導体装置。
前記複数の第１のキャパシタの各々は、同一の容量値を有するように形成され、
前記ＡＤコンバータは、前記１または複数の検査用キャパシタとして、第１および第２の検査用キャパシタを含み、
前記第１の検査用キャパシタは、その容量値が各前記第１のキャパシタの容量値よりも大きくなるように形成され、
前記第２の検査用キャパシタは、その容量値が各前記第１のキャパシタの容量値よりも小さくなるように形成され、
前記制御部は、前記検査モード時に、
前記第１の検査用キャパシタの一端に前記参照電位が入力され、検査対象の第１のキャパシタの一端に前記参照電位が入力された状態で、前記出力線の電位と前記第１の検査用キャパシタの他端の電位とを比較することによって、前記検査対象の第１のキャパシタの精度を判定する第１の判定動作と、
前記第２の検査用キャパシタの一端に前記参照電位が入力され、検査対象の第１のキャパシタの一端に前記参照電位が入力された状態で、前記出力線の電位と前記第２の検査用キャパシタの他端の電位とを比較することによって、前記検査対象の第１のキャパシタの精度を判定する第２の判定動作とを実行するように構成される、請求項１に記載の半導体装置。
前記切替え部は、前記アナログ信号および前記参照電位に加えて、前記第２のＤＡコンバータの出力電位にも切替え可能に構成され、
前記ＡＤコンバータは、前記１または複数の検査用キャパシタとして、第１の検査用キャパシタを含み、
前記制御部は、前記検査モード時に、
前記第１の検査用キャパシタの一端に前記参照電位が入力され、検査対象の第１のキャパシタの一端に前記参照電位を分圧した電位が入力された状態で、前記出力線の電位と前記第１の検査用キャパシタの他端の電位とを比較することによって、前記検査対象の第１のキャパシタの精度を判定する第１の判定動作と、
前記第１の検査用キャパシタの一端に前記参照電位を分圧した電位が入力され、検査対象の第１のキャパシタの一端に前記参照電位が入力された状態で、前記出力線の電位と前記第１の検査用キャパシタの他端の電位とを比較することによって、前記検査対象の第１のキャパシタの精度を判定する第２の判定動作とを実行するように構成される、請求項２に記載の半導体装置。