JP3229135B2 - アナログ/デジタル変換装置 - Google Patents
アナログ/デジタル変換装置Info
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Description
換装置に関し、特に、複数の比較器の出力信号からエン
コーダ用の読出信号を生成するアナログ/デジタル変換
装置に関するものである。
置(以下A/D変換装置という)について図面を参照し
ながら説明する。
示すブロック図である。図10では、たとえば、アナロ
グ入力信号を3ビットのデジタルコードに変換する並列
型のA/D変換装置の一例を示している。
準電圧発生回路VG、スイッチユニットSU1、SU
2、比較器CP1〜CP7、判定回路DU、エンコーダ
ENを含む。
3ビット分、すなわち8等分した基準電圧Vr1〜Vr
7をスイッチユニットSU1を介して比較器CP1〜C
P7へ出力する。スイッチユニットSU2には、アナロ
グ入力電圧VINが入力される。アナログ入力電圧VI
Nは、スイッチユニットSU2を介して比較器CP1〜
CP7へ入力される。スイッチユニットSU1には、制
御信号S1が入力され(図示省略)、スイッチユニット
SU1は制御信号S1に応じて基準電圧Vr1〜Vr7
を対応する比較器CP1〜CP7へ出力する。スイッチ
ユニットSU2には制御信号S2が入力され(図示省
略)、スイッチユニットSU2は制御信号S2に応じて
アナログ入力電圧VINを対応する比較器CP1〜CP
7へ出力する。図11は、スイッチユニットSU1およ
びSU2に入力される制御信号S1およびS2を示す図
である。
ri (i=1〜7)とアナログ入力電圧VINとを比較
し、アナログ入力電圧VINが基準電圧Vri より大き
い場合は論理値Ci (i=1〜7)=“H”を出力し、
アナログ入力電圧VINが基準電圧Vri より小さい場
合は論理値Ci =“L”を出力する。
DUへ接続される。判定回路DUでは、比較器CP1〜
CP7から出力される各々の論理値Ci を用いて、次段
のエンコーダENの読出信号を生成する。すなわち、8
つの読出信号J1〜J8のうちただ1つの読出信号のみ
が“H”で、残りの読出信号はすへて“L”の信号であ
る。エンコーダENは、読出信号J1〜J8に応じた3
ビットのデジタルコードD1〜D3を出力し、これがA
/D変換装置の出力信号となる。
詳細に説明する。図12は、図10に示す判定回路の構
成を示す回路図である。
G101〜G107、論理積回路G111〜G118を
含む。
力端には、比較器CP1〜CP7から出力された論理値
C1〜C7が、反転回路G101〜G107を介して各
々入力される。また、論理積回路G118の一方の入力
端は、電源電位VDDと接続され、論理値“H”が印加
される。一方、論理積回路G112〜G117の他方の
入力端には、比較器VP2〜CP8から出力された論理
値C2〜C8がそれぞれ印加され、論理積回路G111
の他方の入力端は、電源電位VDDと接続され、論理値
“H”が印加される。
れた論理値C1〜C7、判定回路の出力信号すなわちエ
ンコーダ読出信号J1〜J8、およびエンコーダの出力
コードD1〜D3の関係を示す表である。
圧Vr1〜Vr7は、Vr1<Vr2<…<Vr7とい
う大小関係を保つため、正常に出力される論理値C
i は、表1に示すように、比較器CPk (k=2〜7)
から出力される論理値Ck が“H”ならば、比較器CP
j (j<k)から出力される論理値Cj もすべて“H”
となり、比較器CPn (n>k)から出力される論理値
CNはすべて“L”となる。たとえば、比較器CP
i (i=1〜7)から出力された論理値Ci が{H、
H、H、H、L、L、L}とき、判定回路DUの出力信
号はJ5のみが“H”で出力され、残りの出力信号J1
〜J4、J6〜J8が“L”となり、エンコーダENか
ら出力されるデジタルコードは“100”となる。
の出力C1〜C7をもとに判定回路DUが“H”から
“L”へ変化する出力を判定し、出力回路DUの出力を
もとに、エンコーダが比較器CPの出力C1〜C7に応
じた出力コードD1〜D3を出力していた。
ては、アナログ信号を10ビット以上のデジタルコード
に変換するA/D変換装置が求められるとともに、民生
用電子機器の分野では、製造コストの削減、半導体集積
回路装置の面積の縮小、および各種半導体集積回路装置
を配置するボード上のノイズ干渉を低減するため、A/
D変換装置をデジタル信号処理用半導体集積回路装置と
同一半導体基板上に形成することが望まれている。この
場合、デジタルコードのビット数Nの増加に伴って、A
/D変換装置の比較器が比較すべき基準電圧は1/2N
に分割され、比較器は極めて微小な電位差を比較する必
要が生じる。また、デジタル信号処理用半導体集積回路
装置の低電源電圧化に伴なって、A/D変換装置も低電
源電圧化する必要があり、このため基準電圧発生回路に
印加される基準電位も低くなり、結果として基準電圧の
間隔はさらに細かくなる。以上の理由により、A/D変
換装置をデジタル信号処理用半導体集積回路装置と同一
半導体基板上に形成することにより、半導体基板を介し
てデジタル信号処理用半導体集積回路装置から伝達され
るノイズの影響が大きくなる。
比較器を形成するトランジスタ等の素子の形状または物
理的特性のばらつきにより、比較器が基準電圧とアナロ
グ入力電圧との電位差を正確に行なうことができないと
いう問題が発生していた。この結果、比較器が正常に動
作すれば守られるべき、「比較器CPk (k=2〜7)
から出力される論理値Ck が“H”ならば、比較器CP
j (j<k)から出力される論理値Cj もすべて“H”
となり、比較器CPn (n>k)から出力される論理値
Cn はすべて“L”となる」という規則が守られなくな
る。
1〜7)から出力される論理値Ciが正常な場合には
{H、H、H、H、L、L、L}となるはずのときに、
表2に示すような異常な組合わせとなる可能性がある。
例について説明する。比較器CP4から出力される論理
値C4が、正常な場合は“H”であるのに、“L”と誤
って出力され、比較器CP5から出力される論理値C5
が、正常の場合は“L”であるのに、“H”と誤って出
力されている。このとき、正常な場合は、判定回路EU
の出力値が、J5のみが“H”となり、残りのJ1〜J
4、J6〜J8が“L”となるはずが、出力値J4およ
びJ6が“H”で出力され、残りの出力値J1〜J3、
J5、J7、J8が“L”で出力される。したがって、
エンコーダENからは2つのデジタルコード“011”
と“101”とが重畳されて出力され、エンコーダEN
が“0”を優先的に出力する場合は、“001”という
デジタル出力がA/D変換装置から出力され、エンコー
ダENが“1”を優先的に出力する場合は、“111”
というデジタル出力がA/D変換装置から出力される。
上記のどちらの場合でも、正常な場合に出力される“1
00”というデジタルコードから大きく異なった値とな
っている。
値が誤っている場合、A/D変換装置から出力されるデ
ジタルコードは正常な値からかけ離れた値となり、たと
えば、映像分野で用いられるA/D変換装置では、上記
のデジタルコードの誤差により、画面上で縞模様ノイズ
等の障害が現われ、画質を劣化させるという問題が発生
していた。
れたものであって、比較器が誤った出力値を出力して
も、大きな誤差を生じさせず、アナログ信号をデジタル
信号に変換することができるA/D変換装置を提供する
ことを目的とする。
換装置は、アナログ信号をデジタル信号に変換して出力
するアナログ/デジタル変換装置であって、アナログ信
号の電位と複数の基準電位とを比較する複数の比較器
と、複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、エン
コード用出力信号をエンコードし、デジタル信号を出力
するエンコーダとを含み、基準電位は、第1基準電位
と、第1基準電位の次に低い第2基準電位と、第2基準
電位の次に低い第3基準電位と、第3基準電位の次に低
い第4基準電位とを含み、複数の比較器は、アナログ信
号の電位と第1基準電位とを比較した結果を示す第1比
較結果信号Ci+1 を出力する第1比較器と、アナログ信
号の電位と第2基準電位とを比較した結果を示す第2比
較結果信号Ci を出力する第2比較器と、アナログ信号
の電位と第3基準電位とを比較した結果を示す第3比較
結果信号Ci-1 を出力する第3比較器と、アナログ信号
の電位と第4基準電位とを比較した結果を示す第4比較
結果信号Ci-2 を出力する第4比較器とを含み、多数決
論理手段は、∧:論理積、∨:論理和、¬:否定とした
場合、以下に示す論理式を満たすエンコード用出力信号
Ji を出力し、 Ji =¬Mi ∧Mi-1 …(1) Mi =(Ci+1 ∧Ci )∨(Ci+1 ∧Ci-1 )∨(Ci ∧Ci-1 )…(2) Mi-1 =(Ci ∧Ci-1 )∨(Ci ∧Ci-2 )∨(Ci-1 ∧Ci-2 )…(3)多数決論理手段は、第1比較結果信号を受けるゲートを
有し、一端に電源電位を受ける第1PMOSトランジス
タと、第1比較結果信号を受けるゲートを有し、一端が
第1PMOSトランジスタの他端と接続される第1NM
OSトランジスタと、第3比較結果信号を受けるゲート
を有し、一端が第1NMOSトランジスタの他端と接続
され、他端が接地電位を受ける第2NMOSトランジス
タと、第2比較結果信号を受けるゲートを有し、一端に
電源電位を受ける第2PMOSトランジスタと、第1比
較結果信号を受けるゲートを有し、一端が第1PMOS
トランジスタと第1NMOSトランジスタとの接続点お
よび第2PMOSトランジスタの他端と接続される第3
NMOSトランジスタと、第2比較結果信号を受け るゲ
ートを有し、一端が第3NMOSトランジスタの他端と
接続され、他端が接地電位を受ける第4NMOSトラン
ジスタと、第3比較結果信号を受けるゲートを有し、一
端に電源電位を受け、他端が第2PMOSトランジスタ
と第3NMOSトランジスタとの接続点と接続される第
3PMOSトランジスタと、第1比較結果信号を受ける
ゲートを有し、一端に電源電位を受ける第4PMOSト
ランジスタと、第3比較結果信号を受けるゲートを有
し、一端が第4PMOSトランジスタの他端と接続さ
れ、他端が第3PMOSトランジスタの他端と接続され
る第5PMOSトランジスタと、第3比較結果信号を受
けるゲートを有し、一端が第5PMOSトランジスタの
他端と接続され、他端が第3NMOSトランジスタと第
4NMOSトランジスタとの接続点と接続される第5N
MOSトランジスタとを含む 。
グ信号をデジタル信号に変換して出力するアナログ/デ
ジタル変換装置であって、アナログ信号の電位と複数の
基準電位とを比較する複数の比較器と、複数の比較器の
出力信号から多数決論理を用いてエンコード用出力信号
を出力する多数決論理手段と、エンコード用出力信号を
エンコードし、デジタル信号を出力するエンコーダとを
含み、基準電位は、第1基準電位と、第1基準電位の次
に低い第2基準電位と、第2基準電位の次に低い第3基
準電位と、第3基準電位の次に低い第4基準電位とを含
み、複数の比較器は、アナログ信号の電位と第1基準電
位とを比較した結果を示す第1比較結果信号C i+1 を出
力する第1比較器と、アナログ信号の電位と第2基準電
位とを比較した結果を示す第2比較結果信号C i を出力
する第2比較器と、アナログ信号の電位と第3基準電位
とを比較した結果を示す第3比較結果信号C i-1 を出力
する第3比較器と、アナログ信号の電位と第4基準電位
とを比較した結果を示す第4比較結果信号C i-2 を出力
する第4比較器とを含み、多数決論理手段は、∧:論理
積、∨:論理和、¬:否定とした場合、以下に示す論理
式を満たすエンコード用出力信号J i を出力し、 J i =¬M i ∧M i-1 …(1) M i =(C i+1 ∧C i )∨(C i+1 ∧C i-1 )∨(C i ∧C i-1 )…(2) M i-1 =(C i ∧C i-1 )∨(C i ∧C i-2 )∨(C i-1 ∧C i-2 )…(3) アナログ/デジタル変換装置は、さらに、第1制御信
号、および第1制御信号の反転信号である第2制御信号
を出力する制御手段を含み、多数決論理手段は、第2制
御信号に応答して、入力した第1比較結果信号を出力す
る第1スイッチ手段と、第2制御信号に応答して、入力
した第2比較結果信号を出力する第2スイッチ手段と、
第2制御信号に応答して、入力した第3比較結果信号を
出力する第3スイッチ手段と、第1スイッチ手段の出力
を受ける第1容量手段と、第2スイッチ手段の出力を受
ける第2容量手段と、第3スイッチ手段の出力を受ける
第3容量手段と、第1制御信号に応答して、第1容量手
段の入力端の電位を接地電位に設定する第1電位設定手
段と、第1制御信号に応答して、第2容量手段の入力端
の電位を接地電位に設定する第2電位設定手段と、第1
制御信号に応答して、 第3容量手段の入力端の電位を接
地電位に設定する第3電位設定手段とを含み、第1ない
し第3容量手段の出力端は、第1ノードに共通接続さ
れ、多数決論理手段は、さらに、第1制御信号に応答し
て、第1ノードの電位を接地電位に設定する第4電位設
定手段と、電源電位および接地電位を受け、第1ノード
の電位に応じた出力信号を出力する反転増幅手段とを含
み、反転増幅手段の論理しきい値Vthは、電源電位をV
とすると、V/3<Vth<2V/3を満たす 。
グ信号をデジタル信号に変換して出力するアナログ/デ
ジタル変換装置であって、アナログ信号の電位と複数の
基準電位とを比較する複数の比較器と、複数の比較器の
出力信号から多数決論理を用いてエンコード用出力信号
を出力する多数決論理手段と、エンコード用出力信号を
エンコードし、デジタル信号を出力するエンコーダとを
含み、基準電位は、第1基準電位と、第1基準電位の次
に低い第2基準電位と、第2基準電位の次に低い第3基
準電位と、第3基準電位の次に低い第4基準電位とを含
み、複数の比較器は、アナログ信号の電位と第1基準電
位とを比較した結果を示す第1比較結果信号C i+1 を出
力する第1比較器と、アナログ信号の電位と第2基準電
位とを比較した結果を示す第2比較結果信号C i を出力
する第2比較器と、アナログ信号の電位と第3基準電位
とを比較した結果を示す第3比較結果信号C i-1 を出力
する第3比較器と、アナログ信号の電位と第4基準電位
とを比較した結果を示す第4比較結果信号C i-2 を出力
する第4比較器とを含み、多数決論理手段は、∧:論理
積、∨:論理和、¬:否定とした場合、以下に示す論理
式を満たすエンコード用出力信号J i を出力し、 J i =¬M i ∧M i-1 …(1) M i =(C i+1 ∧C i )∨(C i+1 ∧C i-1 )∨(C i ∧C i-1 )…(2) M i-1 =(C i ∧C i-1 )∨(C i ∧C i-2 )∨(C i-1 ∧C i-2 )…(3) 多数決論理手段は、一端に接地電位を受ける第1ないし
第3電流源と、第1電流源の他端と第1ノードとの間に
接続され、第1比較結果信号に応じて第1電流源と第1
ノードとを接続する第1スイッチ手段と、第2電流源の
他端と第1ノードとの間に接続され、第2比較結果信号
に応じて第2電流源と第1ノードとを接続する第2スイ
ッチ手段と、第3電流源の他端と第1ノードとの間に接
続され、第3比較結果信号に応じて第3電流源と第1ノ
ードとを接続する第3スイッチ手段と、一端に電源電位
を受け、他端が第1ノードに接続される抵抗手段と、電
源電位および接地電位を受け、第1ノードの電位に応じ
た出力信号を出力する反転増幅手段とを含み、反転増幅
手段の論理しきい値Vthは、電源電位をV、第1ないし
第3電流源の電流値をI、抵抗手段の抵抗値をRとする
と、V−2・R・I <Vth<V−R・Iを満たす 。
1ないし請求項3記載のA/D変換装置の構成に加え、
アナログ/デジタル変換装置は、アナログ信号を3ビッ
トのデジタルデータに変換する並列型のアナログ/デジ
タル変換装置を含み、多数決論理手段は、7つの多数決
論理回路と、7つの多数決論理回路ごとに設けられ、多
数決論理回路の出力信号を反転する7つの反転回路と、
電源電位と7つの多数決論理回路のうち最下位の多数決
論理回路の出力信号との論理積を出力する第1論理積回
路と、7つの反転回路のうち対応する反転回路の出力信
号と7つの多数決論理回路のうち対応する多数決論理回
路の出力信号との論理積を出力する6つの第2論理積回
路と、電源電位と7つの反転回路のうち最上位の反転回
路の出力信号との論理積を出力する第3論理積回路とを
含む。
グ信号をデジタル信号に変換して出力するアナログ/デ
ジタル変換装置であって、アナログ信号の電位と基準電
位とを比較する複数の比較器と、複数の比較器の出力信
号から多数決論理を用いてエンコード用出力信号を出力
する多数決論理手段と、エンコード用出力信号をエンコ
ードし、デジタル信号を出力するエンコーダとを含み、
基準電位は、第1基準電位と、第1基準電位の次に低い
第2基準電位と、第2基準電位の次に低い第3基準電位
とを含み、複数の比較器は、アナログ信号の電位と第1
基準電位とを比較した結果を示す第1比較結果信号を出
力する第1比較器と、アナログ信号の電位と第1基準電
位とを比較した結果を示す第2比較結果信号を出力する
第2比較器と、アナログ信号の電位と第3基準電位とを
比較した結果を示す第3比較結果信号を出力する第3比
較器とを含み、多数決論理手段は、第1比較結果信号を
受けるゲートを有し、一端に電源電位を受ける第1PM
OSトランジスタと、第1比較結果信号を受けるゲート
を有し、一端が第1PMOSトランジスタの他端と接続
される第1NMOSトランジスタと、第3比較結果信号
を受けるゲートを有し、一端が第1NMOSトランジス
タの他端と接続され、他端が接地電位を受ける第2NM
OSトランジスタと、第2比較結果信号を受けるゲート
を有し、一端に電源電位を受ける第2PMOSトランジ
スタと、第1比較結果信号を受けるゲートを有し、一端
が第1PMOSトランジスタと第1NMOSトランジス
タとの接続点および第2PMOSトランジスタの他端と
接続される第3NMOSトランジスタと、第2比較結果
信号を受けるゲートを有し、一端が第3NMOSトラン
ジスタの他端と接続され、他端が接地電位を受ける第4
NMOSトランジスタと、第3比較結果信号を受けるゲ
ートを有し、一端に電源電位を受け、他端が第2PMO
Sトランジスタと第3NMOSトランジスタとの接続点
と接続される第3PMOSトランジスタと、第1比較結
果信号を受けるゲートを有し、一端に電源電位を受ける
第4PMOSトランジスタと、第3比較結果信号を受け
るゲートを有し、一端が第4PMOSトランジスタの他
端と接続され、他端が第3PMOSトランジスタの他端
と接続される第5PMOSトランジスタと、第3比較結
果信号を受けるゲートを有し、一端が第5PMOSトラ
ンジスタの他端と接続され、 他端が第3NMOSトラン
ジスタと第4NMOSトランジスタとの接続点と接続さ
れる第5NMOSトランジスタとを含む。
グ信号をデジタル信号に変換して出力するアナログ/デ
ジタル変換装置であって、アナログ信号の電位と基準電
位とを比較する複数の比較器と、複数の比較器の出力信
号から多数決論理を用いてエンコード用出力信号を出力
する多数決論理手段と、エンコード出力信号をエンコー
ドし、デジタル信号を出力するエンコーダと、第1制御
信号、および第1制御信号の反転信号である第2制御信
号を出力する制御手段とを含み、基準電位は、第1基準
電位と、第1基準電位の次に低い第2基準電位と、第2
基準電位の次に低い第3基準電位とを含み、複数の比較
器は、アナログ信号の電位と第1基準電位とを比較した
結果を示す第1比較結果信号を出力する第1比較器と、
アナログ信号の電位と第2基準電位とを比較した結果を
示す第2比較結果信号を出力する第2比較器と、アナロ
グ信号の電位と第3基準電位とを比較した結果を示す第
3比較結果信号を出力する第3比較器とを含み、多数決
論理手段は、第2制御信号に応答して、入力した第1比
較結果信号を出力する第1スイッチ手段と、第2制御信
号に応答して、入力した第2比較結果信号を出力する第
2スイッチ手段と、第2制御信号に応答して、入力した
第3比較結果信号を出力する第3スイッチ手段と、第1
スイッチ手段の出力を受ける第1容量手段と、第2スイ
ッチ手段の出力を受ける第2容量手段と、第3スイッチ
手段の出力を受ける第3容量手段と、第1制御信号に応
答して、第1容量手段の出力端の電位を接地電位に設定
する第1電位設定手段と、第1制御信号に応答して、第
2容量手段の入力端の電位を接地電位に設定する第2電
位設定手段と、第1制御信号に応答して、第3容量手段
の入力端の電位を接地電位に設定する第3電位設定手段
とを含み、第1ないし第3容量手段の出力端は、第1ノ
ードに共通接続され、多数決論理手段は、さらに、第1
制御信号に応答して、第1ノードの電位を接地転移に設
定する第4電位設定手段と、電源電位および接地電位を
受け、第1ノードの電位に応じた出力信号を出力する反
転増幅手段とを含み、反転増幅手段の論理しきい値Vth
は、電源電位をVとすると、V/3<Vth<2V/3を
満たす。
グ信号をデジタル信号に変換して出力するアナログ/デ
ジタル変換装置であって、アナログ信号の電位と基準電
位とを比較する複数の比較器と、複数の比較器の出力信
号から多数決論理を用いてエンコード用出力信号を出力
する多数決論理手段と、エンコード用出力信号をエンコ
ードし、デジタル信号を出力するエンコーダとを含み、
基準電位は、第1基準電位と、第1基準電位の次に低い
第2基準電位と、第2基準電位の次に低い第3基準電位
とを含み、複数の比較器は、アナログ信号の電位と第1
基準電位とを比較した結果を示す第1比較結果信号を出
力する第1比較器と、アナログ信号の電位と第2基準電
位とを比較した結果を示す第2比較結果信号を出力する
第2比較器と、アナログ信号の電位と第3基準電位とを
比較した結果を示す第3比較結果信号を出力する第3比
較器とを含み、多数決論理手段は、一端に接地電位を受
ける第1ないし第3電流源と、第1電流源の他端と第1
ノードとの間に接続され、第1比較結果信号に応じて第
1電流源と第1ノードとを接続する第1スイッチ手段
と、第2電流源の他端と第1ノードとの間に接続され、
第2比較結果信号に応じて第2電流源と第1ノードとを
接続する第2スイッチ手段と、第3電流源の他端と第1
ノードとの間に接続され、第3比較結果信号に応じて第
3電流源と第1ノードとを接続する第3スイッチ手段
と、一端に電源電位を受け、他端が第1ノードと接続さ
れる抵抗手段と、電源電位および接地電位を受け、第1
ノードの電位に応じた出力信号を出力する反転増幅手段
とを含み、反転増幅手段の論理しきい値Vthは、電源電
位をV、第1ないし第3電流源の電流値をI、抵抗手段
の抵抗値をRとすると、V−2・R・I<Vth<V−R
・Iを満たす。
においては、複数の比較器の出力信号から多数決論理を
用いて、第(1)式ないし第(3)式を満たすエンコー
ド用出力信号を出力するので、比較器が誤った出力値を
出力しても、多数決論理手段により誤った出力値を補正
して出力することが可能となる。
は、PMOSトランジスタおよびNMOSトランジスタ
を用いた回路構成により多数決論理手段を構成すること
ができるので、少ない素子数で多数決論理手段を構成す
ることができ、回路規模を削減することが可能となる。
は、容量手段、スイッチ手段および反転増幅手段を用い
た回路構成により多数決論理手段を構成することができ
るので、少ない素子数で多数決論理手段を構成すること
ができるとともに、貫通電流を低減することができる。
請求項7記載のA/D変換装置においては、電流源、ス
イッチ手段、抵抗手段および反転増幅手段を用いた回路
構成により多数決論理手段を構成することができるの
で、少ない素子数で多数決論理手段を構成することがで
き、回路規模を削減することが可能となる。
ついて図面を参照しながら説明する。図1は、本発明の
一実施例のA/D変換装置の構成を示すブロック図であ
る。図1では、アナログ入力信号を3ビットのデジタル
コードに変換する並列型のA/D変換装置を示してい
る。本発明が適用されるA/D変換装置は、3ビットの
A/D変換装置に限定されるものでなく、他のビット数
のA/D変換装置にも適用することができ、また、直並
列型A/D変換装置にも適用することが可能である。
すA/D変換装置とで異なる点は、判定回路DUが多数
決論理ユニットMUに変更された点であり、その他の部
分は同様であるので、同一部分には同一符号を付し以下
その説明を省略する。
P1〜CP7の出力値が多数決論理ユニットMUに入力
され、後述する処理により多数決論理ユニットMUにお
いて比較器C1〜C7の出力値が異常な場合でも、正し
い値に近いエンコーダの読出信号J1〜J8が出力され
る。この結果、エンコーダENから出力される出力コー
ドD1〜D3は正常な出力コードに近い値が出力され、
A/D変換装置は大きな誤差を生じさせずアナログ信号
をデジタル信号に変換することができる。
について詳細に説明する。図2は、図1に示す多数決論
理ユニットの構成を示す図である。
数決論理回路MC1〜MC7、反転回路G1〜G7、論
理積回路G11〜G18を含む。多数決論理回路MC1
〜MC6の入力端子Ia1〜Ia6には、比較器CP1
〜CP6から出力された論理値C1〜C6が各々入力さ
れる。また、多数決論理回路MC7の第1の入力端Ia
7は接地電位GNDを受け、第1の入力端子Ia7には
論理値“L”が印加される。一方、多数決論理回路MC
1〜MC7の第2の入力端子Ib1〜Ib7には、比較
器CP1〜CP7から出力された論理値C1〜C7が各
々入力される。さらに、多数決論理回路MC1〜MC7
の第3の入力端子Ic2〜Ic7には、比較器CP2〜
CP7から出力された論理値C1〜C6が各々入力され
る。また、多数決論理回路MC1の第3の入力端子Ic
1は電源電圧VDDを受け、第3の入力端子Ic1は論
理値“H”が印加される。
M1〜M7は各々、対応する論理積回路G11〜G17
の第1の入力端子に入力される。また、出力信号M1〜
M7は反転回路G1〜G7を介して論理積回路G12〜
G18の第2の入力端子に各々入力される。論理積回路
G11の第2の入力端子および論理積回路G18の第2
の入力端子は、電源電圧VDDを受け、各端子には論理
値“H”が印加される。したがって、エンコーダの読出
信号J1〜J8は第(1)式を満たす論理値を出力す
る。
具体例について詳細に説明する。図3は、図2に示す多
数決論理回路の第1の具体例を示す回路図である。
積回路G21〜G23、否定論理和回路G24を含む。
第1の入力端子Iai は、論理積回路G21およびG2
2の第1の入力端子と接続される。第2の入力端子Ib
i は、論理積回路G21の第2の入力端子および論理積
回路G23の第1の入力端子と接続される。第3の入力
端子Ici は、論理積回路G22およびG23の第2の
入力端子と接続される。論理積回路G21〜G23の出
力端子は各々否定論理和回路G24の入力端子にそれぞ
れ接続される。否定論理和回路G24の反転出力端子か
ら出力信号Miが出力される。上記接続により、多数決
論理回路MCi から第(2)式を満たす出力信号Mi が
出力され、多数決論理回路MCi から1つ下位側にある
多数決論理回路MCi-1 から第(3)式を満たす出力信
号Mi-1 が出力される。
Uから第(1)式〜第(3)式を満たすエンコーダの読
出信号Ji (i=1〜8)が出力される。次に、比較器
CP1〜CP7から出力された論理値C1〜C7と多数
決論理ユニットMUの出力値J1〜J8、およびエンコ
ーダENの出力コードD1〜D3の関係を表3に示す。
〜CP7から出力された出力値C1〜C7が{H、H、
H、H、L、L、L}のとき、多数決論理ユニットの出
力値はJ5のみが“H”となり、残りの出力値J1〜J
4、J6〜J8が“L”となる。このとき、エンコーダ
ENからは、“100”というデジタルコードが出力さ
れる。したがって、本実施例の多数決論理ユニットMU
を用いた場合、比較器CP1〜CP7から正常な出力値
が出力された場合、表1に示した従来のA/D変換装置
と同様の出力コードを得ることができる。
異常な組合わせとなった場合について説明する。一例と
して、表4に、比較器CP1〜CP7から出力される出
力値C1〜C7が、正常の場合は{H、H、H、H、
L、L、L}となるはずのときに、異常な組合わせとな
った場合の多数決論理ユニットMUの出力値すなわちエ
ンコーダの読出信号J1〜J8、およびエンコーダEN
の出力コードD1〜D3の関係を示す。
の例では、比較器CP4から出力される出力値C4が正
常の場合は“H”であるときに、“L”と誤って出力さ
れ、比較器CP5から出力される論理値C5が、正常な
場合は“L”であるのに、“H”と誤って出力されてい
る場合を示している。このとき、エンコーダの読出信号
J1〜J8は、正常な場合と同じく出力値J5のみが
“H”で出力され、残りの出力値J1〜J4、J6〜J
8が“L”で出力されている。したがって、エンコーダ
ENからは、“100”という正しいデジタルコードが
出力される。また、他の異常な組合わせの場合でも、出
力コードは“101”または“011”となり、正常な
場合に出力される“100”という出力コードに近い値
となっており、比較器CP1〜CP7から誤った出力値
C1〜C7が出力された場合でも、本実施例の多数決論
理ユニットENを用いることにより正常な出力コードに
近い値をエンコーダENから出力することができ、大き
な誤差を生じさせずアナログ信号をデジタル信号をに変
換することが可能となる。
具体例について説明する。図4は、図2に示す多数決論
理回路の第2の具体例を示す回路図である。
ャネル導電型MOSトランジスタ(以下PMOSトラン
ジスタと称する)Q1〜Q5、Nチャネル導電型MOS
トランジスタ(NMOSトランジスタと称する)Q6〜
Q10を含む。
には電源電位VDDが供給され、ゲート端子Gは第1の
入力端子Iai に接続され、ドレイン端子DはノードN
1に接続される。PMOSトランジスタQ2のソース端
子Sには電源電位VDDが供給され、ゲート端子Gは第
2の入力端子Ibi に接続され、ドレイン端子Dはノー
ドN1に接続される。PMOSトランジスタQ3のソー
ス端子Sには電源電位VDDが供給され、ゲート端子G
は第3の入力端子Ici に接続され、ドレイン端子Dは
ノードN1に接続される。PMOSトランジスタQ4の
ソース端子Sには電源電位VDDが供給され、ゲート端
子Gは第1の入力端子Iai に接続され、ドレイン端子
DはPMOSトランジスタQ5のソース端子Sに接続さ
れる。PMOSトランジスタQ5のゲート端子Gは第3
の入力端子Ici に接続され、ドレイン端子Dはノード
N1に接続される。
は第1の入力端子Iai に接続され、ドレイン端子Dは
ノードN1に接続され、ソース端子SはNMOSトラン
ジスタQ7のドレイン端子Dに接続される。NMOSト
ランジスタQ7のソース端子Sには接地電位GNDが供
給され、ゲート端子Gは第3の入力端子Ici に接続さ
れる。NMOSトランジスタQ8のドレイン端子Dはノ
ードN1に接続され、ゲートGは第1の入力端子Iai
に接続され、ソース端子SはNMOSトランジスタQ9
のドレイン端子Dに接続される。NMOSトランジスタ
Q9のゲート端子は第2の入力端子Ibi に接続され、
ソース端子Sには接地電位GNDが供給される。NMO
SトランジスタQ10のドレイン端子DはノードN1と
接続され、ゲート端子Gは第3の入力端子Ici と接続
され、ソース端子SはNMOSトランジスタQ9のドレ
イン端子Dと接続される。
図2に示す多数決論理ユニットに適用することにより、
第(2)式および第(3)式を満たす出力信号Mi およ
びM i-1 を出力することができる。したがって、図4に
示す多数決論理回路を用いた多数決論理ユニットにおい
ても第(1)式を満たすエンコーダの読出信号Ji を出
力することができる。この結果、図4に示す多数決論理
回路を用いたA/D変換装置においても、表3および表
4に示す出力コードを得ることができ、比較器が誤った
出力値を出力しても、大きな誤差を生じさせずアナログ
信号をデジタル信号に変換することが可能となる。ま
た、図4に示す多数決論理回路では、図3に示す多数決
論理回路より回路を構成するトランジスタの素子数が削
減され、A/D変換装置の回路構成を簡略化するととも
にチップサイズを縮小することが可能となる。
具体例について説明する。図5は、図2に示す多数決論
理回路の第3の具体例を示す回路図である。
源IS1〜IS3、スイッチSW1〜SW3、抵抗R
1、PMOSトランジスタQ11、NMOSトランジス
タQ12、反転回路G31を含む。
流値Iを流すことができる電流源である。電流源IS1
〜IS3の一端には接地電位GNDが供給される。電流
源IS1の他端はスイッチSW1と接続される。スイッ
チSW1はノードN2と接続される。スイッチSW1は
第1の入力端子Iai から入力される比較器の出力値C
aに応じてオン/オフの動作を行なう。以下同様にスイ
ッチSW2およびSW3を介して定電流源IS2および
IS3がそれぞれノードN2と接続され、スイッチSW
2およびSW3はそれぞれ第2の入力端子Ibi に入力
される比較器の出力値Cbおよび第3の入力端子Ici
に入力される比較器の出力値Ccに応じてオン/オフの
動作を行なう。抵抗R1の一端はノードN2と接続さ
れ、他端は電源電位VDDを受ける。PMOSトランジ
スタのソース端子Sには電源電位VDDが供給され、ゲ
ート端子GはノードN2と接続され、ドレイン端子Dは
NMOSトランジスタQ12のドレイン端子Dと接続さ
れる。NMOSトランジスタQ12のゲート端子Gはノ
ードN2と接続され、ソース端子Sには接地電位GND
が供給される。反転回路G31の出力端子はPMOSト
ランジスタQ11およびNMOSトランジスタQ12の
ドレイン端子Dと接続される。反転回路G31は多数決
論理回路の出力信号Mi を出力する。
回路の動作について説明する。第1の入力端子Iai 、
第2の入力端子Ibi 、および第3の入力端子Ici か
ら印加される比較器の出力値Ca、Cb、Ccの値に対
するノードN2の電位および多数決論理回路の出力値M
i は以下のようになる。まず、第1の入力端子Iai、
第2の入力端子Ibi 、および第3の入力端子Ici か
ら印加される比較器の出力値Ca、Cb、Ccの中で、
すべてが“L”のとき、ノードN2の電位VN2は電源
電位VDDとなり、多数決論理回路の出力値Mi は
“H”となる。次に、第1の入力端子Iai 、第2の入
力端子Ibi 、および第3の入力端子Iciから印加さ
れる比較器の出力値Ca、Cb、Ccの中で1つの出力
値のみが“H”のとき、ノードN2の電位VNはVDD
−R×Iとなり(ここで、Rは、抵抗R1の抵抗値)、
多数決論理回路の出力値Mi は“H”となる。次に、第
1の入力端子Iai 、第2の入力端子Ibi 、および第
3の入力端子Ici から印加される比較器の出力値C
a、Cb、Ccの中で1つの出力値のみが“L”のと
き、ノードN2の電位VN2はVDD−R・2・Iとな
り、多数決論理回路の出力値Mi は“L”となる。次
に、第1の入力端子Iai 、第2の入力端子Ibi 、第
3の入力端子Ici から印加される比較器の出力値C
a、Cb、Ccのすべてが“H”のとき、ノードN2の
電位VN2はVDD−R・3・Iとなり、多数決論理回
路の出力値Mi は“L”となる。以上の動作をまとめる
と、入力論理値Ca、Cb、Cc、端子N2の電位VN
2、および多数決論理回路の出力値は表5に示すように
なる。
SトランジスタQ11およびNMOSトランジスタQ1
2のゲートの幅等のパラメータは、PMOSトランジス
タQ11およびNMOSトランジスタQ12で構成され
る反転増幅回路の論理しきい値VthがV−2・R・I<
Vth<V−R・Iという大小関係を満たすように選択さ
れている。
路は、第(2)式を満たす出力信号Mi および第(3)
式を満たす出力信号Mi-1 を出力することができる。つ
まり、出力信号Mi は、比較器の出力値Ci+1 、Ci 、
Ci-1 の中で2つ以上の出力値が“H”のとき“H”と
なり、2つ以上の出力値が“L”のとき“L”となる信
号である。したがって、図5に示す多数決論理回路を図
2に示す多数決論理ユニットに用いることにより、多数
決論理ユニットMUは第(1)式を満たすエンコーダの
読出信号Ji を出力することができる。
用いたA/D変換装置でも図3に示した多数決論理回路
を用いたA/D変換装置と同様に表3に示す出力コード
を出力することが可能である。また、比較器の出力値が
異常な組合わせになった場合でも、表4に示す出力コー
ドを出力することができる。この結果、図5に示す多数
決論理回路を用いたA/D変換装置でも、比較器が誤っ
た出力値を出力しても、大きな誤差を生じさせるアナロ
グ信号をデジタル信号に変換することが可能となる。ま
た、図5に示す多数決論理回路は図3に示す多数決論理
回路に比べ素子数を簡略化することができ、多数決論理
回路の構成を簡略化するとともにA/D変換装置のチッ
プサイズを削減することが可能となる。
置について説明する。図6は、本発明の他の実施例のA
/D変換装置の構成を示すブロック図である。図6に示
すA/D変換装置と図1に示すA/D変換装置とで異な
る点は制御回路CCが付加され、多数決論理ユニットM
Uの代わりに制御回路CCから出力される制御信号Sr
sおよびSinに応じて動作する多数決論理ユニットM
UAが用いられる点である。その他の点は図1に示すA
/D変換装置と同様であるので、同一部分には同一符号
を付し以下その説明を省略する。
Aについて詳細に説明する。図7は、図6に示す多数決
論理ユニットの構成を示す図である。図7に示す多数決
論理ユニットと図2に示す多数決論理ユニットとで異な
る点は、多数決論理回路MC1〜MC7の代わりに制御
信号SrsおよびSinに応じて動作する多数決論理回
路MM1〜MM7を用いた点である。その他の点は図2
に示す多数決論理ユニットと同様であるので同一部分に
は同一符号を付し以下その説明を省略する。
詳細に説明する。図8は、図7に示す多数決論理回路の
構成を示す回路図である。
ッチSW11〜SW17、接合容量C1〜C3、PMO
SトランジスタQ41、NMOSトランジスタQ42を
含む。
第1の入力端子Iai に接続される。接合容量C2はス
イッチSW13を介して第2の入力端子Ibi と接続さ
れる。接合容量C3はスイッチSW15を介して第3の
入力端子Ici と接続される。スイッチSW11、SW
13およびSW15は前記信号Sinに応じてオン/オ
フの動作を行なう。接合容量C1〜C3の出力端はノー
ドN3と接続される。接合容量C1の入力端はスイッチ
SW12を介して接地電位GNDが供給される。接合容
量C2の入力端はスイッチSW14を介して接地電位G
NDへ供給される。接合容量C3の入力端にはスイッチ
SW16を介して接地電位GNDが供給される。ノード
N3にはスイッチSW17を介して接地電位GNDが供
給される。スイッチSW12、SW14、SW16およ
びSW17は制御信号Srsに応じてオン/オフの動作
を行なう。PMOSトランジスタQ41のソース端子S
には電源電位VDDが供給され、ゲート端子Gはノード
N3と接続され、ドレイン端子DはNMOSトランジス
タQ42のドレイン端子Dと接続される。NMOSトラ
ンジスタQ42のゲート端子GはノードN3と接続さ
れ、ソース端子Sには接地電位GNDが供給される。P
MOSトランジスタQ42およびNMOSトランジスタ
Q42のドレイン端子Dから出力信号Mi が出力され
る。
れる制御信号SrsおよびSinについて説明する。図
9は、図6に示す制御回路の制御信号SrsおよびSi
nを示す図である。図9に示すように制御信号Srsは
所定周期で“H”および“L”の状態を順次繰り返す矩
形波であり、制御信号Sinは制御信号Srsの反転信
号である。これらの制御信号SrsおよびSinに応じ
てスイッチSW11〜SW17がオン/オフの動作を行
なう。
回路の動作について説明する。図9に示すように制御信
号Srsが“H”の期間、スイッチSW12、SW1
4、SW16およびSW17がオンし、接合容量C1〜
C3の各々の入力端およびノードN3の電位が接地電位
GNDに設定される。この結果、ノードN3の電位は接
地電位GNDとなる。
イッチSW11、SW13およびSW15がオンし、接
合容量C1〜C3の各々の入力端が第1の入力端子Ia
i 、第2の入力端子Ibi および第3の入力端子Ici
と接続される。このときのノードN3の電位VN3およ
び多数決論理回路の出力値Mi を以下に説明する。
端子Ibi および第3の入力端子Ici から印加される
比較器の出力値Ca、Cb、Ccのすべてが“L”のと
き、ノードN3の電位VN3は接地電位GNDとなり、
多数決論理回路の出力値Miは“H”となる。
端子Ibi および第3の入力端子Ici から印加される
比較器の出力値Ca、Cb、Ccの中で1つの出力値の
みが“H”のとき、ノードN3の電位VN3はVDD/
3となり、多数決論理回路の出力値Mi は“H”とな
る。
端子Ibi および第3の入力端子Ici から印加される
比較器の出力値Ca、Cb、Ccの中で1つの出力値の
みが“L”のとき、ノードN3の電位VN3は2VDD
/3となり、多数決論理回路の出力値Mi は“L”とな
る。
端子Ibi および第3の入力端子Ici から印加される
比較器の出力値Ca、Cb、Ccのすべてが“H”のと
き、ノードN3の電位VN3は電源電位Vddとなり、
多数決論理回路の出力値Miは“L”となる。
a、Cb、Cc、ノードN3の電位VN3、および多数
決論理回路の出力値Mi の関係を表6に示す。
NMOSトランジスタQ42のゲートの幅等のパラメー
タは、PMOSトランジスタQ41およびNMOSトラ
ンジスタQ42で構成される反転増幅回路の論理しきい
値VthがV/3<Vth<2V/3という大小関係を満た
すように設定してある。
回路でも、第(2)式を満たす出力信号Mi および第
(3)式を満たす出力信号Mi-1 を出力することができ
る。また、図7に示す多数決論理ユニットMUAも図2
に示す多数決論理ユニットと同様に反転回路G1〜G7
および論理積回路G11〜G18を具備しているので、
第(1)式を満たすエンコーダの読出信号Ji (i=1
〜8)を出力することができる。
でも表3に示す出力コードを出力することができるとと
もに、比較器の出力値が誤っている場合でも表4に示す
出力コードを出力することができる。この結果、図6に
示すA/D変換装置でも、比較器が誤った出力値を出力
しても、大きな誤差を生じさせずアナログ信号をデジタ
ル信号に変換することが可能となる。また、図8に示す
多数決論理回路は図3に示す多数決論理回路より素子数
を削減することができ、A/D変換装置のチップ面積を
削減することが可能となる。さらに、図8に示す多数決
論理回路は接合容量C1〜C3を用いることにより、貫
通電流が削減され、消費電力を低減することが可能とな
る。
て述べたが、本発明は、A/D変換装置と他のデジタル
信号処理用半導体集積回路とを同一基板上に集積化する
半導体装置に適用することができ、A/D変換装置の比
較器が比較すべき基準電圧の幅が微小なものに特に効果
的である。すなわち、たとえば、映像分野において、A
/D変換装置と他のデジタル信号処理用半導体集積回路
とを同一基板上に形成する場合、比較器から出力される
論理値に異常な組合わせが発生したとしても、A/D変
換器から出力されるデジタルコードの誤差が小さいた
め、画面上で縞模様のノイズ等の障害が現われ画質を劣
化させることがない。
換装置においては、比較器の出力信号が誤っている場合
でも、多数決論理処理手段により誤った出力値を補正す
ることができるので正しい値に近いデジタル信号を出力
することができる。したがって、比較器が誤った出力値
を出力しても、大きな誤差を生じさせずアナログ信号を
デジタル信号に変換することができる。
は、PMOSトランジスタおよびNMOSトランジスタ
を用いて多数決論理手段を構成することができるので、
比較器が誤った出力値を出力しても、大きな誤差を生じ
させずアナログ信号をデジタル信号に変換することがで
きるとともに、回路規模を削減することができチップ面
積を削減することが可能となる。
は、容量手段、スイッチ手段および反転増幅手段を用い
て多数決論理手段を構成することができるので、比較器
が誤った出力値を出力しても、大きな誤差を生じさせず
アナログ信号とデジタル信号に変換することができると
ともに、貫通電流を低減し、消費電力を削減することが
可能となる。
は、電流源、スイッチ手段、抵抗手段および反転増幅手
段を用いて多数決論理手段を構成することができるの
で、比較器が誤った出力値を出力しても、大きな誤差を
生じさせずアナログ信号をデジタル信号に変換すること
ができるとともに、回路構成を簡略化することができ、
チップサイズを低減することが可能となる。
示すブロック図である。
図である。
示す回路図である。
示す回路図である。
示す回路図である。
を示すブロック図である。
図である。
図である。
る。
ク図である。
る。
である。
ニット、CP1〜CP7 比較器、MU 多数決論理ユ
ニット、EN エンコーダ、MC1〜MC7多数決論理
回路、G1〜G7 反転回路、G11〜G18 論理積
回路。
Claims (7)
- 【請求項1】 アナログ信号をデジタル信号に変換して
出力するアナログ/デジタル変換装置であって、 前記アナログ信号の電位と複数の基準電位とを比較する
複数の比較器と、 前記複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、 前記エンコード用出力信号をエンコードし、前記デジタ
ル信号を出力するエンコーダとを含み、 前記基準電位は、 第1基準電位と、 前記第1基準電位の次に低い第2基準電位と、 前記第2基準電位の次に低い第3基準電位と、 前記第3基準電位の次に低い第4基準電位とを含み、 前記複数の比較器は、 前記アナログ信号の電位と前記第1基準電位とを比較し
た結果を示す第1比較結果信号Ci+1 を出力する第1比
較器と、 前記アナログ信号の電位と前記第2基準電位とを比較し
た結果を示す第2比較結果信号Ci を出力する第2比較
器と、 前記アナログ信号の電位と前記第3基準電位とを比較し
た結果を示す第3比較結果信号Ci-1 を出力する第3比
較器と、 前記アナログ信号の電位と前記第4基準電位とを比較し
た結果を示す第4比較結果信号Ci-2 を出力する第4比
較器とを含み、 前記多数決論理手段は、 ∧:論理積、∨:論理和、¬:否定とした場合、以下に
示す論理式を満たすエンコード用出力信号Ji を出力
し、Ji =¬Mi ∧Mi-1 …(1) Mi =(Ci+1 ∧Ci )∨(Ci+1 ∧Ci-1 )∨(Ci ∧Ci-1 )…(2) Mi-1 =(Ci ∧Ci-1 )∨(Ci ∧Ci-2 )∨(Ci-1 ∧Ci-2 )…(3)前記多数決論理手段は、 前記第1比較結果信号を受けるゲートを有し、一端に電
源電位を受ける第1PMOSトランジスタと、 前記第1比較結果信号を受けるゲートを有し、一端が前
記第1PMOSトランジスタの他端と接続される第1N
MOSトランジスタと、 前記第3比較結果信号を受けるゲートを有し、一端が前
記第1NMOSトランジスタの他端と接続され、他端が
接地電位を受ける第2NMOSトランジスタと、 前記第2比較結果信号を受けるゲートを有し、一端に前
記電源電位を受ける第2PMOSトランジスタと、 前記第1比較結果信号を受けるゲートを有し、一端が前
記第1PMOSトランジスタと前記第1NMOSトラン
ジスタとの接続点および前記第2PMOSトランジスタ
の他端と接続される第3NMOSトランジスタと、 前記第2比較結果信号を受けるゲートを有し、一端が前
記第3NMOSトランジスタの他端と接続され、他端が
前記接地電位を受ける第4NMOSトランジスタと、 前記第3比較結果信号を受けるゲートを有し、一端に前
記電源電位を受け、他端が前記第2PMOSトランジス
タと前記第3NMOSトランジスタとの接続点と接続さ
れる第3PMOSトランジスタと、 前記第1比較結果信号を受けるゲートを有し、一端に前
記電源電位を受ける第4PMOSトランジスタと、 前記第3比較結果信号を受けるゲートを有し、一端が前
記第4PMOSトランジスタの他端と接続され、他端が
前記第3PMOSトランジスタの他端と接続される第5
PMOSトランジスタと、 前記第3比較結果信号を受けるゲートを有し、一端が前
記第5PMOSトランジスタの他端と接続され、他端が
前記第3NMOSトランジスタと前記第4NMOSトラ
ンジスタとの接続点と接続される第5NMOSトランジ
スタとを含む、 アナログ/デジタル変換装置。 - 【請求項2】 アナログ信号をデジタル信号に変換して
出力するアナログ/デジタル変換装置であって、 前記アナログ信号の電位と複数の基準電位とを比較する
複数の比較器と、 前記複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、 前記エンコード用出力信号をエンコードし、前記デジタ
ル信号を出力するエンコーダとを含み、 前記基準電位は、 第1基準電位と、 前記第1基準電位の次に低い第2基準電位と、 前記第2基準電位の次に低い第3基準電位と、 前記第3基準電位の次に低い第4基準電位とを含み、 前記複数の比較器は、 前記アナログ信号の電位と前記第1基準電位とを比較し
た結果を示す第1比較結果信号C i+1 を出力する第1比
較器と、 前記アナログ信号の電位と前記第2基準電位とを比較し
た結果を示す第2比較結果信号C i を出力する第2比較
器と、 前記アナログ信号の電位と前記第3基準電位とを比較し
た結果を示す第3比較結果信号C i-1 を出力する第3比
較器と、 前記アナログ信号の電位と前記第4基準電位とを比較し
た結果を示す第4比較結果信号C i-2 を出力する第4比
較器とを含み、 前記多数決論理手段は、 ∧:論理積、∨:論理和、¬:否定とした場合、以下に
示す論理式を満たすエンコード用出力信号J i を出力
し、 J i =¬M i ∧M i-1 …(1) M i =(C i+1 ∧C i )∨(C i+1 ∧C i-1 )∨(C i ∧C i-1 )…(2) M i-1 =(C i ∧C i-1 )∨(C i ∧C i-2 )∨(C i-1 ∧C i-2 )…(3) 前記アナログ/デジタル変換装置は、さらに、 第1制御信号、および前記第1制御信号の反転信号であ
る第2制御信号を出力する制御手段を含み、 前記多数決論理手段は、 前記第2制御信号に応答して、入力した前記第1比較結
果信号を出力する第1スイッチ手段と、 前記第2制御信号に応答して、入力した前記第2比較結
果信号を出力する第2スイッチ手段と、 前記第2制御信号に応答して、入力した前記第3比較結
果信号を出力する第3スイッチ手段と、 前記第1スイッチ手段の出力を受ける第1容量手段と、 前記第2スイッチ手段の出力を受ける第2容量手段と、 前記第3スイッチ手段の出力を受ける第3容量手段と、 前記第1制御信号に応答して、前記第1容量手段の入力
端の電位を接地電位に設定する第1電位設定手段と、 前記第1制御信号に応答して、前記第2容量手段の入力
端の電位を前記接地電位に設定する第2電位設定手段
と、 前記第1制御信号に応答して、前記第3容量手段の入力
端の電位を前記接地電位に設定する第3電位設定手段と
を含み、 前記第1ないし第3容量手段の出力端は、第1ノードに
共通接続され、 前記多数決論理手段は、さらに、 前記第1制御信号に応答して、前記第1ノードの電位を
前記接地電位に設定する第4電位設定手段と、 電源電位および前記接地電位を受け、前記第1ノードの
電位に応じた出力信号を出力する反転増幅手段とを含
み、 前記反転増幅手段の論理しきい値Vthは、前記電源電位
をVとすると、V/3<Vth<2V/3を満たす、 アナ
ログ/デジタル変換装置。 - 【請求項3】 アナログ信号をデジタル信号に変換して
出力するアナログ/デジタル変換装置であって、 前記アナログ信号の電位と複数の基準電位とを比較する
複数の比較器と、 前記複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、 前記エンコード用出力信号をエンコードし、前記デジタ
ル信号を出力するエン コーダとを含み、 前記基準電位は、 第1基準電位と、 前記第1基準電位の次に低い第2基準電位と、 前記第2基準電位の次に低い第3基準電位と、 前記第3基準電位の次に低い第4基準電位とを含み、 前記複数の比較器は、 前記アナログ信号の電位と前記第1基準電位とを比較し
た結果を示す第1比較結果信号C i+1 を出力する第1比
較器と、 前記アナログ信号の電位と前記第2基準電位とを比較し
た結果を示す第2比較結果信号C i を出力する第2比較
器と、 前記アナログ信号の電位と前記第3基準電位とを比較し
た結果を示す第3比較結果信号C i-1 を出力する第3比
較器と、 前記アナログ信号の電位と前記第4基準電位とを比較し
た結果を示す第4比較結果信号C i-2 を出力する第4比
較器とを含み、 前記多数決論理手段は、 ∧:論理積、∨:論理和、¬:否定とした場合、以下に
示す論理式を満たすエンコード用出力信号J i を出力
し、 J i =¬M i ∧M i-1 …(1) M i =(C i+1 ∧C i )∨(C i+1 ∧C i-1 )∨(C i ∧C i-1 )…(2) M i-1 =(C i ∧C i-1 )∨(C i ∧C i-2 )∨(C i-1 ∧C i-2 )…(3) 前記多数決論理手段は、 一端に接地電位を受ける第1ないし第3電流源と、 前記第1電流源の他端と第1ノードとの間に接続され、
前記第1比較結果信号に応じて前記第1電流源と前記第
1ノードとを接続する第1スイッチ手段と、 前記第2電流源の他端と前記第1ノードとの間に接続さ
れ、前記第2比較結果信号に応じて前記第2電流源と前
記第1ノードとを接続する第2スイッチ手段と、 前記第3電流源の他端と前記第1ノードとの間に接続さ
れ、前記第3比較結果 信号に応じて前記第3電流源と前
記第1ノードとを接続する第3スイッチ手段と、 一端に電源電位を受け、他端が前記第1ノードに接続さ
れる抵抗手段と、 前記電源電位および接地電位を受け、前記第1ノードの
電位に応じた出力信号を出力する反転増幅手段とを含
み、 前記反転増幅手段の論理しきい値Vthは、前記電源電位
をV、前記第1ないし第3電流源の電流値をI、前記抵
抗手段の抵抗値をRとすると、V−2・R・I<Vth<
V−R・Iを満たす、 アナログ/デジタル変換装置。 - 【請求項4】 前記アナログ/デジタル変換装置は、 前記アナログ信号を3ビットのデジタルデータに変換す
る並列型のアナログ/デジタル変換装置を含み、 前記多数決論理手段は、 7つの多数決論理回路と、 前記7つの多数決論理回路ごとに設けられ、前記多数決
論理回路の出力信号を反転する7つの反転回路と、 電源電位と前記7つの多数決論理回路のうち最下位の多
数決論理回路の出力信号との論理積を出力する第1論理
積回路と、 前記7つの反転回路のうち対応する反転回路の出力信号
と前記7つの多数決論理回路のうち対応する多数決論理
回路の出力信号との論理積を出力する6つの第2論理積
回路と、 前記電源電位と前記7つの反転回路のうち最上位の反転
回路の出力信号との論理積を出力する第3論理積回路と
を含む請求項1ないし3 記載のアナログ/デジタル変換
装置。 - 【請求項5】 アナログ信号をデジタル信号に変換して
出力するアナログ/デジタル変換装置であって、 前記アナログ信号の電位と基準電位とを比較する複数の
比較器と、 前記複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、 前記エンコード用出力信号をエンコードし、前記デジタ
ル信号を出力するエン コーダとを含み、 前記基準電位は、 第1基準電位と、 前記第1基準電位の次に低い第2基準電位と、 前記第2基準電位の次に低い第3基準電位とを含み、 前記複数の比較器は、 前記アナログ信号の電位と前記第1基準電位とを比較し
た結果を示す第1比較結果信号を出力する第1比較器
と、 前記アナログ信号の電位と前記第1基準電位とを比較し
た結果を示す第2比較結果信号を出力する第2比較器
と、 前記アナログ信号の電位と前記第3基準電位とを比較し
た結果を示す第3比較結果信号を出力する第3比較器と
を含み、 前記多数決論理手段は、 前記第1比較結果信号を受けるゲートを有し、一端に電
源電位を受ける第1PMOSトランジスタと、 前記第1比較結果信号を受けるゲートを有し、一端が前
記第1PMOSトランジスタの他端と接続される第1N
MOSトランジスタと、 前記第3比較結果信号を受けるゲートを有し、一端が前
記第1NMOSトランジスタの他端と接続され、他端が
接地電位を受ける第2NMOSトランジスタと、 前記第2比較結果信号を受けるゲートを有し、一端に前
記電源電位を受ける第2PMOSトランジスタと、 前記第1比較結果信号を受けるゲートを有し、一端が前
記第1PMOSトランジスタと前記第1NMOSトラン
ジスタとの接続点および前記第2PMOSトランジスタ
の他端と接続される第3NMOSトランジスタと、 前記第2比較結果信号を受けるゲートを有し、一端が前
記第3NMOSトランジスタの他端と接続され、他端が
前記接地電位を受ける第4NMOSトランジスタと、 前記第3比較結果信号を受けるゲートを有し、一端に前
記電源電位を受け、他 端が前記第2PMOSトランジス
タと前記第3NMOSトランジスタとの接続点と接続さ
れる第3PMOSトランジスタと、 前記第1比較結果信号を受けるゲートを有し、一端に前
記電源電位を受ける第4PMOSトランジスタと、 前記第3比較結果信号を受けるゲートを有し、一端が前
記第4PMOSトランジスタの他端と接続され、他端が
前記第3PMOSトランジスタの他端と接続される第5
PMOSトランジスタと、 前記第3比較結果信号を受けるゲートを有し、一端が前
記第5PMOSトランジスタの他端と接続され、他端が
前記第3NMOSトランジスタと前記第4NMOSトラ
ンジスタとの接続点と接続される第5NMOSトランジ
スタとを含む アナログ/デジタル変換装置。 - 【請求項6】 アナログ信号をデジタル信号に変換して
出力するアナログ/デジタル変換装置であって、 前記アナログ信号の電位と基準電位とを比較する複数の
比較器と、 前記複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、 前記エンコード出力信号をエンコードし、前記デジタル
信号を出力するエンコーダと、 第1制御信号、および前記第1制御信号の反転信号であ
る第2制御信号を出力する制御手段とを含み、 前記基準電位は、 第1基準電位と、 前記第1基準電位の次に低い第2基準電位と、 前記第2基準電位の次に低い第3基準電位とを含み、 前記複数の比較器は、 前記アナログ信号の電位と前記第1基準電位とを比較し
た結果を示す第1比較結果信号を出力する第1比較器
と、 前記アナログ信号の電位と前記第2基準電位とを比較し
た結果を示す第2比較結果信号を出力する第2比較器
と、 前記アナログ信号の電位と前記第3基準電位とを比較し
た結果を示す第3比較結果信号を出力する第3比較器と
を含み、 前記多数決論理手段は、 前記第2制御信号に応答して、入力した前記第1比較結
果信号を出力する第1スイッチ手段と、 前記第2制御信号に応答して、入力した前記第2比較結
果信号を出力する第2スイッチ手段と、 前記第2制御信号に応答して、入力した前記第3比較結
果信号を出力する第3スイッチ手段と、 前記第1スイッチ手段の出力を受ける第1容量手段と、 前記第2スイッチ手段の出力を受ける第2容量手段と、 前記第3スイッチ手段の出力を受ける第3容量手段と、 前記第1制御信号に応答して、前記第1容量手段の出力
端の電位を接地電位に設定する第1電位設定手段と、 前記第1制御信号に応答して、前記第2容量手段の入力
端の電位を前記接地電位に設定する第2電位設定手段
と、 前記第1制御信号に応答して、前記第3容量手段の入力
端の電位を前記接地電位に設定する第3電位設定手段と
を含み、 前記第1ないし第3容量手段の出力端は、第1ノードに
共通接続され、 前記多数決論理手段は、さらに、 前記第1制御信号に応答して、前記第1ノードの電位を
前記接地転移に設定する第4電位設定手段と、 電源電位および前記接地電位を受け、前記第1ノードの
電位に応じた出力信号を出力する反転増幅手段とを含
み、 前記反転増幅手段の論理しきい値Vthは、前記電源電位
をVとすると、V/3<Vth<2V/3を満たす アナロ
グ/デジタル変換装置。 - 【請求項7】 アナログ信号をデジタル信号に変換して
出力するアナログ/デジタル変換装置であって、 前記アナログ信号の電位と基準電位とを比較する複数の
比較器と、 前記複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、 前記エンコード用出力信号をエンコードし、前記デジタ
ル信号を出力するエンコーダとを含み、 前記基準電位は、 第1基準電位と、 前記第1基準電位の次に低い第2基準電位と、 前記第2基準電位の次に低い第3基準電位とを含み、 前記複数の比較器は、 前記アナログ信号の電位と前記第1基準電位とを比較し
た結果を示す第1比較結果信号を出力する第1比較器
と、 前記アナログ信号の電位と前記第2基準電位とを比較し
た結果を示す第2比較結果信号を出力する第2比較器
と、 前記アナログ信号の電位と前記第3基準電位とを比較し
た結果を示す第3比較結果信号を出力する第3比較器と
を含み、 前記多数決論理手段は、 一端に接地電位を受ける第1ないし第3電流源と、 前記第1電流源の他端と第1ノードとの間に接続され、
前記第1比較結果信号に応じて前記第1電流源と前記第
1ノードとを接続する第1スイッチ手段と、 前記第2電流源の他端と前記第1ノードとの間に接続さ
れ、前記第2比較結果信号に応じて前記第2電流源と前
記第1ノードとを接続する第2スイッチ手段と、 前記第3電流源の他端と前記第1ノードとの間に接続さ
れ、前記第3比較結果信号に応じて前記第3電流源と前
記第1ノードとを接続する第3スイッチ手段と、 一端に電源電位を受け、他端が前記第1ノードと接続さ
れる抵抗手段と、 前記電源電位および接地電位を受け、前記第1ノードの
電位に応じた出力信号を出力する反転増幅手段とを含
み、 前記反転増幅手段の論理しきい値Vthは、前記電源電位
をV、前記第1ないし 第3電流源の電流値をI、前記抵
抗手段の抵抗値をRとすると、V−2・R・I<Vth<
V−R・Iを満たす アナログ/デジタル変換装置。
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