JPS61289730A - 並列型ａ／ｄ変換器 - Google Patents
並列型ａ／ｄ変換器Info
- Publication number
- JPS61289730A JPS61289730A JP13234285A JP13234285A JPS61289730A JP S61289730 A JPS61289730 A JP S61289730A JP 13234285 A JP13234285 A JP 13234285A JP 13234285 A JP13234285 A JP 13234285A JP S61289730 A JPS61289730 A JP S61289730A
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- output
- code
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- analog
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は並列型入／Ｄ変換器、特に出力データにおける
ミスコードを防止した並列型ム／Ｄ変換器に関するもの
である。
ミスコードを防止した並列型ム／Ｄ変換器に関するもの
である。
従来の技術
従来、Ｎビット分解能の並列型ム／Ｄ変換器は（２Ｎ−
１）レベルの各出力を持った基準電圧発生回路の各々の
出力電圧を比較基準電圧とした（２Ｎ−１）個の比較器
に同時にアナログ入力信号を与えて、各々の比較器で比
較基準電圧とアナログ入力信号との大小関係を判定し、
その結果を符号化してディジタル出力とするものであり
、（２’−１）個の出力を持った基準電圧発生回路は、
１つの基準電圧を２Ｎ本の抵抗の直列接続による分圧回
路で構成されるのが一般的である。
１）レベルの各出力を持った基準電圧発生回路の各々の
出力電圧を比較基準電圧とした（２Ｎ−１）個の比較器
に同時にアナログ入力信号を与えて、各々の比較器で比
較基準電圧とアナログ入力信号との大小関係を判定し、
その結果を符号化してディジタル出力とするものであり
、（２’−１）個の出力を持った基準電圧発生回路は、
１つの基準電圧を２Ｎ本の抵抗の直列接続による分圧回
路で構成されるのが一般的である。
従来における３ビツトのム／Ｄ変換器の例を第３図に示
す。第３図は、７つの各出力レベルを持った基準電圧発
生回路１と、アナログ信号入力端子２より入力されたア
ナログ信号を共通入力とする並列に用いられる７個の比
較器３〜９と、同比較器３〜ｅの出力を入力とする位置
検出論理回路１０〜１６と、符号変換回路（読み出し専
用メモリー）１７とで構成される３ビツトのム／Ｄ変換
回路であシ、アナログ信号入力端子２よ多入力されたア
ナログ信号はディジタル出力端子１８〜２゜よりディジ
タルコードとして出力される。
す。第３図は、７つの各出力レベルを持った基準電圧発
生回路１と、アナログ信号入力端子２より入力されたア
ナログ信号を共通入力とする並列に用いられる７個の比
較器３〜９と、同比較器３〜ｅの出力を入力とする位置
検出論理回路１０〜１６と、符号変換回路（読み出し専
用メモリー）１７とで構成される３ビツトのム／Ｄ変換
回路であシ、アナログ信号入力端子２よ多入力されたア
ナログ信号はディジタル出力端子１８〜２゜よりディジ
タルコードとして出力される。
以下第３図に従って動作を説明する。まずアナログ信号
入力端子２よ多入力されたアナログ信号が複数の比較器
３〜９に同時に印加される。比較器３〜９には基準電圧
発生回路１の各々異なった出力も印加され、アナログ入
力信号と各々の比較基準電圧との大小関係を判定する。
入力端子２よ多入力されたアナログ信号が複数の比較器
３〜９に同時に印加される。比較器３〜９には基準電圧
発生回路１の各々異なった出力も印加され、アナログ入
力信号と各々の比較基準電圧との大小関係を判定する。
アナログ入力信号が比較基準電圧より大きい単位比較器
の出力は低レベル、すなわち“０″となり、逆にアナロ
グ入力信号が比較基準電圧より小さい単位比較器の出力
は高レベル、すなわち“１”となる。従って複数の比較
器３〜９はアナログ信号の値によってその出力が“０″
になる単位比較器と１１”Ｋなる単位比較器とに分けら
れる。そこで、位置検出論理回路１０〜１６は出力が０
″になっている比較器と＠１″になっている比較器の境
界を検出し、位置検出論理回路１０〜１６のうち境界の
位置に対応した論理回路の出力を１１″とする。
の出力は低レベル、すなわち“０″となり、逆にアナロ
グ入力信号が比較基準電圧より小さい単位比較器の出力
は高レベル、すなわち“１”となる。従って複数の比較
器３〜９はアナログ信号の値によってその出力が“０″
になる単位比較器と１１”Ｋなる単位比較器とに分けら
れる。そこで、位置検出論理回路１０〜１６は出力が０
″になっている比較器と＠１″になっている比較器の境
界を検出し、位置検出論理回路１０〜１６のうち境界の
位置に対応した論理回路の出力を１１″とする。
この位置検出論理回路１０〜１６の出力を符号変換回路
（読み出し専用メモリー）１７によってコード化して３
ビツトのディジタル出力を得ている。
（読み出し専用メモリー）１７によってコード化して３
ビツトのディジタル出力を得ている。
通常の並列型ム／Ｄ変換器は、この符号変換回路（読み
出し専用メモリー）１７に直接バイナリ−コードをセッ
トしておυ、比較器３〜９のうちのいずれかがアナログ
入力信号と比較基準電圧とを比較した結果、その差が小
さくて比較器の出力が完全に反転できずに、出力が”ｏ
″と１″との中間レベルになった場合、位置検出論理回
路１０〜１６０入力閾値電圧によっては、位置検出論理
回路１０〜１６のうちのいずれの出力も０”あるいは２
つ以上の出力が°１′となる不都合が生じミスコードを
発生することがあった。このために、ム／Ｄ変換結果を
一度グレイコードにしたのち、バイナリ−コードに変換
する方式が、たとえば特開昭５７−２０４６３３号公報
及び特開昭６８−７１７２６号公報に開示されている。
出し専用メモリー）１７に直接バイナリ−コードをセッ
トしておυ、比較器３〜９のうちのいずれかがアナログ
入力信号と比較基準電圧とを比較した結果、その差が小
さくて比較器の出力が完全に反転できずに、出力が”ｏ
″と１″との中間レベルになった場合、位置検出論理回
路１０〜１６０入力閾値電圧によっては、位置検出論理
回路１０〜１６のうちのいずれの出力も０”あるいは２
つ以上の出力が°１′となる不都合が生じミスコードを
発生することがあった。このために、ム／Ｄ変換結果を
一度グレイコードにしたのち、バイナリ−コードに変換
する方式が、たとえば特開昭５７−２０４６３３号公報
及び特開昭６８−７１７２６号公報に開示されている。
また、これらをさらに改善したものが、たとえば、特開
昭５９−１７１３１５号公報に開示されている。これに
ついて第４図を用いて説明する。第４図において第１の
符号変換回路（読み出し専用メモリー）２１にはグレイ
コードがセットされておシ、第２の符号変換回路２２は
グレイコード−バイナリ−コード変換回路である。第２
の符号変換回路２２は読み出し専用メモリーでもかまわ
ないが、回路規模を小さくするために、第６図の回路の
ように、排他的論理和ゲート２３．２４で構成された回
路を用いることもできる。位置検出論理回路はインバー
タ２５〜３１及びアンド（ＡＮＤ）ゲート３２〜３８で
構成されている。ここで位置検出論理回路を構成する正
論理入力ゲートであるムＮＤゲート３２〜３８の入力閾
値電圧を、負論理入力ゲートであるインバータ２５〜３
１の入力閾値電圧よりも相対的に低く設定して第６図ａ
及びｂのようにすれば、比較器の出力が０”と“１”の
中間であってもインバータ２６〜３１及びムＮＤゲート
３２〜３８は共に“１″が出力される。つまり第４図の
並列型ム／Ｄ変換器において比較器３〜９の出力の中で
＠０”から“１”に変わる位置において、出力が°０”
と”１”の中間レベルになった場合、中間レベルになっ
た比較器の出力及び＠１″に変化する位置の比較器の出
力に直線で接続されたムＮＤゲート３２〜３８の中の２
つが″１″出力となる。ところが位置検出論理回路にお
いて隣り合う２つの出力が“１′となっても符号変換回
路（読み出し専用メモＩＪ −） ２１にはグレイコー
ドがセットされているため問題は発生しない。これはグ
レイコードの場合隣シ合う２つのコード間において常に
１つのビットでしかコードの変化がないからであり、符
号変換回路（読み出し専用メモリー ） ２１の構造に
よって１つのビットにおいてデータ“Ｏ”とデータ゛１
″とが同時に選択されても常に１０２または“１′のい
ずれかが優先的に出力されることが決まっており、１０
″と１”の中間レベルが出力されるという不安定な状態
がないからである。
昭５９−１７１３１５号公報に開示されている。これに
ついて第４図を用いて説明する。第４図において第１の
符号変換回路（読み出し専用メモリー）２１にはグレイ
コードがセットされておシ、第２の符号変換回路２２は
グレイコード−バイナリ−コード変換回路である。第２
の符号変換回路２２は読み出し専用メモリーでもかまわ
ないが、回路規模を小さくするために、第６図の回路の
ように、排他的論理和ゲート２３．２４で構成された回
路を用いることもできる。位置検出論理回路はインバー
タ２５〜３１及びアンド（ＡＮＤ）ゲート３２〜３８で
構成されている。ここで位置検出論理回路を構成する正
論理入力ゲートであるムＮＤゲート３２〜３８の入力閾
値電圧を、負論理入力ゲートであるインバータ２５〜３
１の入力閾値電圧よりも相対的に低く設定して第６図ａ
及びｂのようにすれば、比較器の出力が０”と“１”の
中間であってもインバータ２６〜３１及びムＮＤゲート
３２〜３８は共に“１″が出力される。つまり第４図の
並列型ム／Ｄ変換器において比較器３〜９の出力の中で
＠０”から“１”に変わる位置において、出力が°０”
と”１”の中間レベルになった場合、中間レベルになっ
た比較器の出力及び＠１″に変化する位置の比較器の出
力に直線で接続されたムＮＤゲート３２〜３８の中の２
つが″１″出力となる。ところが位置検出論理回路にお
いて隣り合う２つの出力が“１′となっても符号変換回
路（読み出し専用メモＩＪ −） ２１にはグレイコー
ドがセットされているため問題は発生しない。これはグ
レイコードの場合隣シ合う２つのコード間において常に
１つのビットでしかコードの変化がないからであり、符
号変換回路（読み出し専用メモリー ） ２１の構造に
よって１つのビットにおいてデータ“Ｏ”とデータ゛１
″とが同時に選択されても常に１０２または“１′のい
ずれかが優先的に出力されることが決まっており、１０
″と１”の中間レベルが出力されるという不安定な状態
がないからである。
発明が解決しようとする問題点
このような従来の構成による並列型ム／Ｄ変換器は、符
号変換回路を２つ用いるため回路が大きくなるという問
題点があった。この問題は第２の符号変換がグレイコー
ド−バイナリ−コード変換の場合には排他的論理和ゲー
トで構成することにより低減できるが、出力コードがバ
イナリ−コードやグレイコード以外の特殊なものの場合
第２の符号変換回路を読み出し専用メモリーとする必要
があるため顕著である。
号変換回路を２つ用いるため回路が大きくなるという問
題点があった。この問題は第２の符号変換がグレイコー
ド−バイナリ−コード変換の場合には排他的論理和ゲー
トで構成することにより低減できるが、出力コードがバ
イナリ−コードやグレイコード以外の特殊なものの場合
第２の符号変換回路を読み出し専用メモリーとする必要
があるため顕著である。
また、グレイコード−バイナリ−コード変換を排他的論
理和ゲートで構成した場合、最上位ビットよりたすきか
けて下位ビットのデータを決定していくためビット数の
多いものでは、動作時間がかかシ並列型ム／Ｄ変換器の
変換時間が長くなるという不都合も生じてくる。
理和ゲートで構成した場合、最上位ビットよりたすきか
けて下位ビットのデータを決定していくためビット数の
多いものでは、動作時間がかかシ並列型ム／Ｄ変換器の
変換時間が長くなるという不都合も生じてくる。
従来の技術の項目では、符号変換回路（読み出し専用メ
モリー）の１つのビットにおいてデータ゛０″とデータ
９１″が同時に選択されても常に“Ｏ″ｉたは“１”の
いずれかが優先的に出力されるという事を述べたが、読
み出し専用メモリーの構造によって、例えば完全相補型
ＭＯ８で読み出し専用メモリーを構成した場合などは、
”０”と“１′″との中間レベルが出力されてしまうた
めミスコードとなる。
モリー）の１つのビットにおいてデータ゛０″とデータ
９１″が同時に選択されても常に“Ｏ″ｉたは“１”の
いずれかが優先的に出力されるという事を述べたが、読
み出し専用メモリーの構造によって、例えば完全相補型
ＭＯ８で読み出し専用メモリーを構成した場合などは、
”０”と“１′″との中間レベルが出力されてしまうた
めミスコードとなる。
その他の問題として、符号変換回路（読み出し専用メモ
リー）の１つのビットにおいてデータ“ｏｌとデータ１
１″が同時に選択された場合、どちらかのデータが優先
されるか決まっているために、データによって出てくる
確率がかたよるために論理的原因により直線性が劣化す
るという問題点もあった。
リー）の１つのビットにおいてデータ“ｏｌとデータ１
１″が同時に選択された場合、どちらかのデータが優先
されるか決まっているために、データによって出てくる
確率がかたよるために論理的原因により直線性が劣化す
るという問題点もあった。
本発明は以上のような問題点を解決するもので、並列型
ム／Ｄ変換器におけるコードミスを、回路規模の大幅な
増大や変換速度の低下及び直線性の劣化を招くことなく
防止することを目的としてなされたものである。
ム／Ｄ変換器におけるコードミスを、回路規模の大幅な
増大や変換速度の低下及び直線性の劣化を招くことなく
防止することを目的としてなされたものである。
問題点を解決するための手段
本発明は、アナログ入力信号の入力手段と、基準電圧発
生回路の各々の出力を基準値とする複数の比較器と、前
記比較器の出力を受ける位置検出論理回路と、出力デー
タコードを出力するための符号変換回路と、前記位置検
出論理回路の出力を受ける、前記符号変換回路の複数の
選択アドレスが同時に選択されることを防止するだめの
重複選択禁止論理回路とを具備したものであり、とくに
、実用的構造としては、前記位置検出論理回路を構成す
るロジックゲートが有する正論理入力端子と負論理入力
端子との各々の入力閾値電圧のうち、前記正論理入力端
子の入力閾値電圧を前記負論理入力端子の入力閾値電圧
より低く、若しくは前記正論理入力端子の入力閾値電圧
を前記負論理入力端子の入力閾値電圧より高く設定する
ことによって、前記位置検出論理回路を構成するロジッ
クゲートが有する正論理入力端子と負論理入力端子の各
々の入力閾値電圧に差を設けた並列型ム／Ｄ変換器が有
用である。
生回路の各々の出力を基準値とする複数の比較器と、前
記比較器の出力を受ける位置検出論理回路と、出力デー
タコードを出力するための符号変換回路と、前記位置検
出論理回路の出力を受ける、前記符号変換回路の複数の
選択アドレスが同時に選択されることを防止するだめの
重複選択禁止論理回路とを具備したものであり、とくに
、実用的構造としては、前記位置検出論理回路を構成す
るロジックゲートが有する正論理入力端子と負論理入力
端子との各々の入力閾値電圧のうち、前記正論理入力端
子の入力閾値電圧を前記負論理入力端子の入力閾値電圧
より低く、若しくは前記正論理入力端子の入力閾値電圧
を前記負論理入力端子の入力閾値電圧より高く設定する
ことによって、前記位置検出論理回路を構成するロジッ
クゲートが有する正論理入力端子と負論理入力端子の各
々の入力閾値電圧に差を設けた並列型ム／Ｄ変換器が有
用である。
作用
この本発明による構成により、符号変換回路の選択アド
レスは常に１つのみ選択され、並列型ム／Ｄ変換器にお
けるコードミスを、回路規模の大幅な増大や変換速度の
低下及び直線性の劣化を招くことなく防止する仁とがで
きるという作用を持つ。
レスは常に１つのみ選択され、並列型ム／Ｄ変換器にお
けるコードミスを、回路規模の大幅な増大や変換速度の
低下及び直線性の劣化を招くことなく防止する仁とがで
きるという作用を持つ。
実施例
本発明の実施例を図面に基づいて説明する。第１図は本
発明の第１の実施例による３ビツトの並列型ム／Ｄ変換
器の回路図である。基準電圧発生回路１の７つのレベル
の各出力とアナログ入力信号入力端子２より入力された
アナログ信号とがそれぞれ、複数の比較器３〜９に同時
に印加される。
発明の第１の実施例による３ビツトの並列型ム／Ｄ変換
器の回路図である。基準電圧発生回路１の７つのレベル
の各出力とアナログ入力信号入力端子２より入力された
アナログ信号とがそれぞれ、複数の比較器３〜９に同時
に印加される。
比較器３〜９では基準電圧発生回路１の各々異なった出
力の基準電圧と、アナログ入力信号との大小関係を判定
する３、アナログ入力信号が比較基準電圧より大きい単
位比較器の出力は“０”となり、逆にアナログ入力信号
が比較基準電圧より小さい単位比較器の出力は６．１”
となる。従って複数の比較器３〜９はアナログ信号の値
によってその出力が“０”になる単位比較器と＠１″に
なる単位比較器とに分けられる。ところが次段の位置検
出論理回路を構成するインバータ２６〜３１及びムＮＤ
ゲート３２〜３８は、従来の技術である第４図で説明し
たように、各々の入力閾値電圧に差を設けてあり、比較
器の出力が１０”と＠１”の中間レベルの場合はＡＮＤ
ゲートの出力は＠１１となる。
力の基準電圧と、アナログ入力信号との大小関係を判定
する３、アナログ入力信号が比較基準電圧より大きい単
位比較器の出力は“０”となり、逆にアナログ入力信号
が比較基準電圧より小さい単位比較器の出力は６．１”
となる。従って複数の比較器３〜９はアナログ信号の値
によってその出力が“０”になる単位比較器と＠１″に
なる単位比較器とに分けられる。ところが次段の位置検
出論理回路を構成するインバータ２６〜３１及びムＮＤ
ゲート３２〜３８は、従来の技術である第４図で説明し
たように、各々の入力閾値電圧に差を設けてあり、比較
器の出力が１０”と＠１”の中間レベルの場合はＡＮＤ
ゲートの出力は＠１１となる。
重複選択禁止論理回路３９〜４４は、位置検出回路にお
いて隣り合う２つの出力が同時にｔ１″になっても、符
号変換回路（読み出し専用メモリー）１７の１つの入力
しか選択しないための回路 ４である。この重複選択禁
止論理回路３９〜４４は第２の実施例である第２図の並
列型ム／Ｄ変換器のような回路結線であってもよい。こ
の第１図及び第２図に示した並列型ム／Ｄ変換器のよう
に、重複選択禁止論理回路３９〜４４を設けることによ
って符号変換回路（通常、読み出し専用メモリーで構成
される）１７の出力が安定し、ミスコードがなくなる。
いて隣り合う２つの出力が同時にｔ１″になっても、符
号変換回路（読み出し専用メモリー）１７の１つの入力
しか選択しないための回路 ４である。この重複選択禁
止論理回路３９〜４４は第２の実施例である第２図の並
列型ム／Ｄ変換器のような回路結線であってもよい。こ
の第１図及び第２図に示した並列型ム／Ｄ変換器のよう
に、重複選択禁止論理回路３９〜４４を設けることによ
って符号変換回路（通常、読み出し専用メモリーで構成
される）１７の出力が安定し、ミスコードがなくなる。
しかも位置検出回路の隣シ合う２つの出力が同時に”１
”になった場合、重複選択禁止論理回路の出力の１１″
となる方向性が定まっているため、出力データの出現率
がどのデータも等しくなるため論理的な原因による直線
性の劣化はない。
”になった場合、重複選択禁止論理回路の出力の１１″
となる方向性が定まっているため、出力データの出現率
がどのデータも等しくなるため論理的な原因による直線
性の劣化はない。
発明の効果
以上のように本発明によれば、並列型ム／Ｄ変換器にお
ける比較器の出力が不安定であることによるコードミス
を、回路規模の大幅な増大や変換速度の低下及び直線性
の劣化を招くことなく防止することができるという効果
が得られる。
ける比較器の出力が不安定であることによるコードミス
を、回路規模の大幅な増大や変換速度の低下及び直線性
の劣化を招くことなく防止することができるという効果
が得られる。
第１図は本発明による第１の実施例による３ビツトの並
列型ム／Ｄ変換器を示す回路図、第２図は本発明による
第２の実施例による３ビツトの並列型ム／Ｄ変換器を示
す回路図、第３図は従来の３ビツトの並列型ム／Ｄ変換
器を示す回路図、第４図は従来における改良された３ビ
ツトの並列型ム／Ｄ変換器を示す回路図、第６図はグレ
イコードをバイナリ−コードに変換する符号変換回路の
ゲートの入出力特性を示す図である。 １・・・・・・基準電圧発生回路、２・・・・・・アナ
ログ信号入力端子、３〜９・・・・・・比較器、１０〜
１６・・・・・・位置検出論理回路、１７，２１．２２
・・・・・・符号変換回路、１８〜２ｏ・・・・・・デ
ィジタルコード出力端子、２３．２４・・・・・・排他
的論理和ゲート、２５〜３１・・・・・・インバータ、
３２〜３８・・曲ムＮ Ｄ ケ−ト、３９〜４４・・・
・・・重複選択禁止論理回路、４６〜４７・・・・・・
符号変換回路グレイコード入力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
−−基準ｔｚ発伎回絡 ３〜？−充狡各 ３２〜３Ｂ−−−Ａｐｔｏケ一ト ｌ−”基準ｔＬ発）ＬＧ４ ３〜９−一一尤狡芥 １１−一用号ｉａ回痔 ＩＲ２１！Ｉ
Ｂ−３１−−−４７ノ：−９３２〜３Ｂ−−−ＡＮｏ
ゲ−ｔ− ／−＆＃１圧免生１ｉｉ１ル 第３図 ３〜デ一九枚界 １０−／６−−−イＬ！＆ｔｔ倫１ａｒｉＪ、ｓ／７−
−−Ｍ！Ｌ峡田路 ／−−−ＪＬ準電圧充生Ｉｉｌ＃！ ３〜９−−−Ｘ−狡界 、 、 図”−１ＪＬ＆ｈ）ｊｌ！（７’ｙｚ−Ｆ）２
２−−− ｓ ４ｊＬ＆１ｉｉｌｋ（り’ＨコーＦ−ｔ
；４ｎ３４）２５〜３１−一−４ジノ（−タ ３２−．３ｌ−−−Ａｓｏケ゛−ト 第５図 ２３．２４−−−１１し池的１釦埋和ゲート第６図
列型ム／Ｄ変換器を示す回路図、第２図は本発明による
第２の実施例による３ビツトの並列型ム／Ｄ変換器を示
す回路図、第３図は従来の３ビツトの並列型ム／Ｄ変換
器を示す回路図、第４図は従来における改良された３ビ
ツトの並列型ム／Ｄ変換器を示す回路図、第６図はグレ
イコードをバイナリ−コードに変換する符号変換回路の
ゲートの入出力特性を示す図である。 １・・・・・・基準電圧発生回路、２・・・・・・アナ
ログ信号入力端子、３〜９・・・・・・比較器、１０〜
１６・・・・・・位置検出論理回路、１７，２１．２２
・・・・・・符号変換回路、１８〜２ｏ・・・・・・デ
ィジタルコード出力端子、２３．２４・・・・・・排他
的論理和ゲート、２５〜３１・・・・・・インバータ、
３２〜３８・・曲ムＮ Ｄ ケ−ト、３９〜４４・・・
・・・重複選択禁止論理回路、４６〜４７・・・・・・
符号変換回路グレイコード入力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
−−基準ｔｚ発伎回絡 ３〜？−充狡各 ３２〜３Ｂ−−−Ａｐｔｏケ一ト ｌ−”基準ｔＬ発）ＬＧ４ ３〜９−一一尤狡芥 １１−一用号ｉａ回痔 ＩＲ２１！Ｉ
Ｂ−３１−−−４７ノ：−９３２〜３Ｂ−−−ＡＮｏ
ゲ−ｔ− ／−＆＃１圧免生１ｉｉ１ル 第３図 ３〜デ一九枚界 １０−／６−−−イＬ！＆ｔｔ倫１ａｒｉＪ、ｓ／７−
−−Ｍ！Ｌ峡田路 ／−−−ＪＬ準電圧充生Ｉｉｌ＃！ ３〜９−−−Ｘ−狡界 、 、 図”−１ＪＬ＆ｈ）ｊｌ！（７’ｙｚ−Ｆ）２
２−−− ｓ ４ｊＬ＆１ｉｉｌｋ（り’ＨコーＦ−ｔ
；４ｎ３４）２５〜３１−一−４ジノ（−タ ３２−．３ｌ−−−Ａｓｏケ゛−ト 第５図 ２３．２４−−−１１し池的１釦埋和ゲート第６図
Claims (2)
- （１）アナログ入力信号の入力手段と、基準電圧発生回
路からの各々の出力を基準値とする複数の比較器と、前
記各比較器の出力を受ける位置検出論理回路と、出力デ
ータコードを出力するための符号変換回路と、前記位置
検出論理回路の出力を受ける、前記符号変換回路の複数
の選択アドレスが同時に選択されることを防止するため
の重複選択禁止論理回路とを具備したことを特徴とする
並列型Ａ／Ｄ変換器。 - （２）位置検出論理回路がロジックゲートで構成され、
その正論理入力端子と負論理入力端子との各々の入力閾
値電圧のうち、前記正論理入力端子の入力閾値電圧を前
記負論理入力端子の入力閾値電圧より低く、若しくは前
記正論理入力端子の入力閾値電圧を前記負論理入力端子
の入力閾値電圧より高く設定された特許請求の範囲第１
項に記載の並列型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13234285A JPS61289730A (ja) | 1985-06-18 | 1985-06-18 | 並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13234285A JPS61289730A (ja) | 1985-06-18 | 1985-06-18 | 並列型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61289730A true JPS61289730A (ja) | 1986-12-19 |
Family
ID=15079093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13234285A Pending JPS61289730A (ja) | 1985-06-18 | 1985-06-18 | 並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61289730A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120128A (ja) * | 1987-11-04 | 1989-05-12 | Matsushita Electric Ind Co Ltd | 並列型ａ／ｄ変換器 |
| US5818380A (en) * | 1994-09-14 | 1998-10-06 | Mitsubishi Denki Kabushiki Kaisha | Analog-digital converter capable of reducing a conversation error of an output signal |
-
1985
- 1985-06-18 JP JP13234285A patent/JPS61289730A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120128A (ja) * | 1987-11-04 | 1989-05-12 | Matsushita Electric Ind Co Ltd | 並列型ａ／ｄ変換器 |
| US5818380A (en) * | 1994-09-14 | 1998-10-06 | Mitsubishi Denki Kabushiki Kaisha | Analog-digital converter capable of reducing a conversation error of an output signal |
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