JPH07106969A - アナログ／デジタル変換器 - Google Patents
アナログ／デジタル変換器Info
- Publication number
- JPH07106969A JPH07106969A JP5250431A JP25043193A JPH07106969A JP H07106969 A JPH07106969 A JP H07106969A JP 5250431 A JP5250431 A JP 5250431A JP 25043193 A JP25043193 A JP 25043193A JP H07106969 A JPH07106969 A JP H07106969A
- Authority
- JP
- Japan
- Prior art keywords
- analog
- comparator
- input
- circuit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
- H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 アナログ電圧をデジタル値に変換する精度を
低下させずに、高速度に変換する。 【構成】 アナログ電圧ＡINと基準電圧とを比較する第
１のコンパレータ４及び第２のコンパレータ14を備え
て、第１のコンパレータ４及び第２のコンパレータ14を
交互に比較動作させる構成にする。
低下させずに、高速度に変換する。 【構成】 アナログ電圧ＡINと基準電圧とを比較する第
１のコンパレータ４及び第２のコンパレータ14を備え
て、第１のコンパレータ４及び第２のコンパレータ14を
交互に比較動作させる構成にする。
Description
【０００１】
【産業上の利用分野】本発明はアナログ／デジタル変換
器に関し、更に詳述すればアナログ電圧を高精度に高速
度でデジタル値に変換できるアナログ／デジタル変換器
を提案するものである。
器に関し、更に詳述すればアナログ電圧を高精度に高速
度でデジタル値に変換できるアナログ／デジタル変換器
を提案するものである。
【０００２】
【従来の技術】図７は従来のアナログ／デジタル変換器
の模式的構成図である。デジタル値に変換すべきアナロ
グ電圧ＡIN0 〜ＡINi は入力制御回路100 へ入力され
る。入力制御回路100 から出力されるアナログ電圧はス
イッチ回路101 へ入力される。ラダー抵抗10により生成
させた基準電圧を選択するセレクタ回路９から出力され
る基準電圧はスイッチ回路101 へ入力される。
の模式的構成図である。デジタル値に変換すべきアナロ
グ電圧ＡIN0 〜ＡINi は入力制御回路100 へ入力され
る。入力制御回路100 から出力されるアナログ電圧はス
イッチ回路101 へ入力される。ラダー抵抗10により生成
させた基準電圧を選択するセレクタ回路９から出力され
る基準電圧はスイッチ回路101 へ入力される。
【０００３】スイッチ回路101 から出力されるアナログ
電圧及び基準電圧はコンパレータ４へ入力され、コンパ
レータ４から出力される比較結果信号はラッチ回路103
へ入力される。ラッチ回路103 のラッチデータは逐次比
較レジスタ７へ入力され、逐次比較レジスタ７の記憶デ
ータはデコード回路８へ入力され、デコード回路８から
出力されるデコード信号はセレクタ回路９へ与えられ
る。また、各回路を制御するためのタイミング信号を発
生する制御回路108 を備えている。
電圧及び基準電圧はコンパレータ４へ入力され、コンパ
レータ４から出力される比較結果信号はラッチ回路103
へ入力される。ラッチ回路103 のラッチデータは逐次比
較レジスタ７へ入力され、逐次比較レジスタ７の記憶デ
ータはデコード回路８へ入力され、デコード回路８から
出力されるデコード信号はセレクタ回路９へ与えられ
る。また、各回路を制御するためのタイミング信号を発
生する制御回路108 を備えている。
【０００４】図８は図７に示したアナログ／デジタル変
換器の構成を示すブロック図である。外部アナログ入力
端子１に入力されたアナログ電圧ＡINはトランスミッシ
ョンゲート２を介してコンパレータ４へ入力される。ラ
ダー抵抗10により生成させた基準電圧を選択するセレク
タ回路９から出力される基準電圧ＶREF はトランスミッ
ションゲート３を介してコンパレータ４へ入力される。
トランスミッションゲート２，３によりスイッチ回路10
1 を構成している。コンパレータ４から出力される比較
結果信号はトランスミッションゲート５を介してラッチ
回路６へ入力される。
換器の構成を示すブロック図である。外部アナログ入力
端子１に入力されたアナログ電圧ＡINはトランスミッシ
ョンゲート２を介してコンパレータ４へ入力される。ラ
ダー抵抗10により生成させた基準電圧を選択するセレク
タ回路９から出力される基準電圧ＶREF はトランスミッ
ションゲート３を介してコンパレータ４へ入力される。
トランスミッションゲート２，３によりスイッチ回路10
1 を構成している。コンパレータ４から出力される比較
結果信号はトランスミッションゲート５を介してラッチ
回路６へ入力される。
【０００５】トランスミッションゲート５とラッチ回路
６とによりラッチ回路103 を構成している。ラッチ回路
６のラッチデータは、逐次比較レジスタ７へ入力され、
その記憶データはデコード回路８へ入力される。デコー
ド回路８から出力されるデコード信号はセレクタ回路９
へ与えられる。トランスミッションゲート２，３のゲー
トには切換信号TS, ＃TSが入力され、コンパレータ４に
は比較制御信号TZが与えられる。トランスミッションゲ
ート５のゲートにはラッチ信号TLが入力される。なお入
力制御回路100 及び制御回路108 は図示していない。
６とによりラッチ回路103 を構成している。ラッチ回路
６のラッチデータは、逐次比較レジスタ７へ入力され、
その記憶データはデコード回路８へ入力される。デコー
ド回路８から出力されるデコード信号はセレクタ回路９
へ与えられる。トランスミッションゲート２，３のゲー
トには切換信号TS, ＃TSが入力され、コンパレータ４に
は比較制御信号TZが与えられる。トランスミッションゲ
ート５のゲートにはラッチ信号TLが入力される。なお入
力制御回路100 及び制御回路108 は図示していない。
【０００６】図９はコンパレータ４の構成を示すブロッ
ク図である。キャパシタ30と、インバータ31と、キャパ
シタ33とインバータ34と、インバータ36と、入力が負論
理のインバータ37との直列回路と、インバータ31に並列
接続されたトランスミッションゲート32と、インバータ
34に並列接続されたトランスミッションゲート35とによ
り構成されている。
ク図である。キャパシタ30と、インバータ31と、キャパ
シタ33とインバータ34と、インバータ36と、入力が負論
理のインバータ37との直列回路と、インバータ31に並列
接続されたトランスミッションゲート32と、インバータ
34に並列接続されたトランスミッションゲート35とによ
り構成されている。
【０００７】キャパシタ30、インバータ31、トランスミ
ッションゲート32により１つのチョッパアンプを構成し
ており、キャパシタ33、インバータ34、トランスミッシ
ョンゲート35により他の１つのチョッパアンプを構成し
ている。トランスミッションゲート32,35 のゲートには
比較制御信号TZが入力される。
ッションゲート32により１つのチョッパアンプを構成し
ており、キャパシタ33、インバータ34、トランスミッシ
ョンゲート35により他の１つのチョッパアンプを構成し
ている。トランスミッションゲート32,35 のゲートには
比較制御信号TZが入力される。
【０００８】図10はラッチ回路６の構成を示すブロック
図である。ラッチ回路６はトランスミッションゲート５
と接続されたインバータ38と、入力が負論理のインバー
タ39との直列回路と、インバータ38と39との直列回路に
並列接続されたトランスミッションゲート40と、出力側
がトランスミッションゲート40のゲートと接続されたNO
R 回路41とで構成されている。NOR 回路41の各入力端子
にはラッチ信号TL,TLが入力されるようになっている。
図である。ラッチ回路６はトランスミッションゲート５
と接続されたインバータ38と、入力が負論理のインバー
タ39との直列回路と、インバータ38と39との直列回路に
並列接続されたトランスミッションゲート40と、出力側
がトランスミッションゲート40のゲートと接続されたNO
R 回路41とで構成されている。NOR 回路41の各入力端子
にはラッチ信号TL,TLが入力されるようになっている。
【０００９】次にチョッパアンプの動作をインバータの
入力−出力特性を示す図11により説明する。インバータ
31,34 がCMOSゲートで構成されていると、インバータ3
1,34の入力−出力特性は図11の実線の如くなる。いま、
比較制御信号TZがＨレベルになってトランスミッション
ゲート32が導通すると、一方のチョッパアンプはＡ点に
バイアスされる。
入力−出力特性を示す図11により説明する。インバータ
31,34 がCMOSゲートで構成されていると、インバータ3
1,34の入力−出力特性は図11の実線の如くなる。いま、
比較制御信号TZがＨレベルになってトランスミッション
ゲート32が導通すると、一方のチョッパアンプはＡ点に
バイアスされる。
【００１０】このようにバイアスされた状態で比較制御
信号TZがＬレベルになりトランスミッションゲート32が
非導通になった後に、キャパシタ30の入力電圧ＶINの電
位差ΔＶが正へ変化 （ΔＶ＞０）すると、チョッパア
ンプの出力電圧ＶOUT はＡ点からＢ点へ遷移する。また
入力電圧ＶINの電位差ΔＶが負へ変化（ΔＶ＜０）する
と、チョッパアンプの出力電圧ＶOUT はＡ点からＣ点へ
遷移する。このようにして、チョッパアンプは２つの入
力電圧ＶINを大小比較する。
信号TZがＬレベルになりトランスミッションゲート32が
非導通になった後に、キャパシタ30の入力電圧ＶINの電
位差ΔＶが正へ変化 （ΔＶ＞０）すると、チョッパア
ンプの出力電圧ＶOUT はＡ点からＢ点へ遷移する。また
入力電圧ＶINの電位差ΔＶが負へ変化（ΔＶ＜０）する
と、チョッパアンプの出力電圧ＶOUT はＡ点からＣ点へ
遷移する。このようにして、チョッパアンプは２つの入
力電圧ＶINを大小比較する。
【００１１】次にアナログ／デジタル変換器の動作を各
部信号のタイミングチャートを示す図12とともに説明す
る。いま、図12(a) に示すように期間φ1 で切換信号TS
がＨレベルになるとトランスミッションゲート２が導通
し、外部アナログ入力端子１に入力されているアナログ
電圧ＡINがコンパレータ４へ入力される。そして図12
(b) に示すように比較制御信号TZがＨレベルになるとト
ランスミッションゲート32,35 が導通して、コンパレー
タ４のチョッパアンプがセットアップ状態になる。つま
り動作点が図11に示すＡ点にバイアスされた状態にな
る。
部信号のタイミングチャートを示す図12とともに説明す
る。いま、図12(a) に示すように期間φ1 で切換信号TS
がＨレベルになるとトランスミッションゲート２が導通
し、外部アナログ入力端子１に入力されているアナログ
電圧ＡINがコンパレータ４へ入力される。そして図12
(b) に示すように比較制御信号TZがＨレベルになるとト
ランスミッションゲート32,35 が導通して、コンパレー
タ４のチョッパアンプがセットアップ状態になる。つま
り動作点が図11に示すＡ点にバイアスされた状態にな
る。
【００１２】次に期間φ2 で切換信号TSがＬレベルにな
るとトランスミッションゲート２が非導通になる。また
切換信号＃TSが図12(f) に示すようにＨレベルになり、
トランスミッションゲート３が導通して基準電圧ＶREF
がコンパレータ４へ入力される。そしてコンパレータ４
の入力電位差ΔＶ＝ＡIN−ＶREF により、コンパレータ
４の出力が下記の如く決定される。 ＡIN＞ＶREF コンパレータ出力＝“１” …(1) ＡIN＜ＶREF コンパレータ出力＝“０” …(2)
るとトランスミッションゲート２が非導通になる。また
切換信号＃TSが図12(f) に示すようにＨレベルになり、
トランスミッションゲート３が導通して基準電圧ＶREF
がコンパレータ４へ入力される。そしてコンパレータ４
の入力電位差ΔＶ＝ＡIN−ＶREF により、コンパレータ
４の出力が下記の如く決定される。 ＡIN＞ＶREF コンパレータ出力＝“１” …(1) ＡIN＜ＶREF コンパレータ出力＝“０” …(2)
【００１３】なお、基準電圧ＶREF はラダー抵抗10によ
り複数に分圧された電圧であり、デコード回路８のデコ
ード信号により選択するセレクタ回路９によって１つの
基準電圧ＶREF を選択して出力する。デコード回路８は
逐次比較レジスタ７の記憶データをデコードする。
り複数に分圧された電圧であり、デコード回路８のデコ
ード信号により選択するセレクタ回路９によって１つの
基準電圧ＶREF を選択して出力する。デコード回路８は
逐次比較レジスタ７の記憶データをデコードする。
【００１４】ここで逐次比較レジスタ７が10ビット構成
とするとアナログ／デジタル変換の開始時は最上位ビッ
トｂ9 が自動的に“１”にセットされていて、（ｂ9 ，
ｂ8，ｂ7 ，ｂ6 ，ｂ5 ，ｂ4 ，ｂ3 ，ｂ2 ，ｂ1 ，ｂ
0 ）＝（１，０，０，０，０，０，０，，０，０，０）
となる。
とするとアナログ／デジタル変換の開始時は最上位ビッ
トｂ9 が自動的に“１”にセットされていて、（ｂ9 ，
ｂ8，ｂ7 ，ｂ6 ，ｂ5 ，ｂ4 ，ｂ3 ，ｂ2 ，ｂ1 ，ｂ
0 ）＝（１，０，０，０，０，０，０，，０，０，０）
となる。
【００１５】ここで、ＡIN＜ＶREF である場合、コンパ
レータ４の出力は“０”となり、ラッチ信号TLによって
時点ｔ1 でラッチ回路６に“０”がラッチされる。この
比較動作によって最上位ビットｂ9 が決定される。次に
期間φ3 の時点ｔ2 でラッチ回路６のラッチデータによ
って逐次比較レジスタ７のビットｂ9 が“０”にセット
される。そしてビットｂ8 が自動的に“１”にセットさ
れる。このため逐次比較レジスタ７の各ビットは
（ｂ9 ，ｂ8 ，ｂ7 ，ｂ6 ，ｂ5 ，ｂ4 ，ｂ3 ，ｂ2 ，
ｂ1 ，ｂ0 ）＝（０，１，０，０，０，０，０，，０，
０，０）となる。
レータ４の出力は“０”となり、ラッチ信号TLによって
時点ｔ1 でラッチ回路６に“０”がラッチされる。この
比較動作によって最上位ビットｂ9 が決定される。次に
期間φ3 の時点ｔ2 でラッチ回路６のラッチデータによ
って逐次比較レジスタ７のビットｂ9 が“０”にセット
される。そしてビットｂ8 が自動的に“１”にセットさ
れる。このため逐次比較レジスタ７の各ビットは
（ｂ9 ，ｂ8 ，ｂ7 ，ｂ6 ，ｂ5 ，ｂ4 ，ｂ3 ，ｂ2 ，
ｂ1 ，ｂ0 ）＝（０，１，０，０，０，０，０，，０，
０，０）となる。
【００１６】また切換信号TSがＨレベルになるため、ア
ナログ入力電圧ＡINがコンパレータ４に入力され、チョ
ッパアンプがセットアップ状態になる。更に期間φ
4 で、切換信号TSがＬレベルに、切換信号＃TSがＨレベ
ルになり、トランスミッションゲート２が非導通になっ
た後に、トランスミッションゲート３が導通して逐次比
較レジスタ７の記憶データによって選択された基準電圧
ＶREF とアナログ入力電圧ＡINとが比較される。
ナログ入力電圧ＡINがコンパレータ４に入力され、チョ
ッパアンプがセットアップ状態になる。更に期間φ
4 で、切換信号TSがＬレベルに、切換信号＃TSがＨレベ
ルになり、トランスミッションゲート２が非導通になっ
た後に、トランスミッションゲート３が導通して逐次比
較レジスタ７の記憶データによって選択された基準電圧
ＶREF とアナログ入力電圧ＡINとが比較される。
【００１７】そしてＡIN＞ＶREF である場合、コンパレ
ータ４の出力は“１”となり、ラッチ信号TLにより時点
ｔ3 でラッチ回路６にラッチされる。この比較動作によ
ってビットｂ8 が決定される。そして、このような動作
を反復してビットｂ9 からビットｂ0 までが決定され10
ビットのアナログ／デジタル変換動作が完了する。
ータ４の出力は“１”となり、ラッチ信号TLにより時点
ｔ3 でラッチ回路６にラッチされる。この比較動作によ
ってビットｂ8 が決定される。そして、このような動作
を反復してビットｂ9 からビットｂ0 までが決定され10
ビットのアナログ／デジタル変換動作が完了する。
【００１８】なお、外部にアナログ／デジタル変換結果
を読出す場合は、逐次比較レジスタ7 に図示していない
データバスを接続してアナログ／デジタル変換結果を読
出す。切換信号TS, ＃TS、比較制御信号TZ、ラッチ信号
TL等のタイミング信号は図示していない制御回路により
発生させる。
を読出す場合は、逐次比較レジスタ7 に図示していない
データバスを接続してアナログ／デジタル変換結果を読
出す。切換信号TS, ＃TS、比較制御信号TZ、ラッチ信号
TL等のタイミング信号は図示していない制御回路により
発生させる。
【００１９】
【発明が解決しようとする課題】しかし乍ら、従来のア
ナログ／デジタル変換器においては、アナログ／デジタ
ル変換動作を高速化しようとすると、コンパレータのチ
ョッパアンプをセットアップ状態にする時間が短くなっ
て、チョッパアンプの動作点が不安定になり、アナログ
／デジタル変換精度が低下するという問題がある。ま
た、２つのアナログ電圧を、高速度にアナログ／デジタ
ル変換することができないという問題がある。
ナログ／デジタル変換器においては、アナログ／デジタ
ル変換動作を高速化しようとすると、コンパレータのチ
ョッパアンプをセットアップ状態にする時間が短くなっ
て、チョッパアンプの動作点が不安定になり、アナログ
／デジタル変換精度が低下するという問題がある。ま
た、２つのアナログ電圧を、高速度にアナログ／デジタ
ル変換することができないという問題がある。
【００２０】本発明は、このような問題に鑑み、アナロ
グ／デジタル変換する精度を低下させずに高速度にデジ
タル値に変換できるアナログ／デジタル変換器及び、２
つのアナログ電圧をアナログ／デジタル変換する精度を
低下させずに高速度にデジタル値に変換できるアナログ
／デジタル変換器を提供することを目的とする。
グ／デジタル変換する精度を低下させずに高速度にデジ
タル値に変換できるアナログ／デジタル変換器及び、２
つのアナログ電圧をアナログ／デジタル変換する精度を
低下させずに高速度にデジタル値に変換できるアナログ
／デジタル変換器を提供することを目的とする。
【００２１】
【課題を解決するための手段】第１発明に係るアナログ
／デジタル変換器は、アナログ入力電圧と基準電圧とを
比較する第１及び第２のコンパレータを備え、第１及び
第２のコンパレータを交互に比較動作させて、アナログ
電圧をデジタル値に変換する構成にする。
／デジタル変換器は、アナログ入力電圧と基準電圧とを
比較する第１及び第２のコンパレータを備え、第１及び
第２のコンパレータを交互に比較動作させて、アナログ
電圧をデジタル値に変換する構成にする。
【００２２】第２発明に係るアナログ／デジタル変換器
は、アナログ電圧と基準電圧とを比較する第１及び第２
のコンパレータと、第１及び第２のコンパレータによる
比較結果を各別に記憶する第１及び第２のレジスタと、
これらのレジスタの記憶データを選択する選択回路とを
備え、第１及び第２のレジスタの記憶データを交互に選
択して、アナログ電圧をデジタル値に変換する構成にす
る。
は、アナログ電圧と基準電圧とを比較する第１及び第２
のコンパレータと、第１及び第２のコンパレータによる
比較結果を各別に記憶する第１及び第２のレジスタと、
これらのレジスタの記憶データを選択する選択回路とを
備え、第１及び第２のレジスタの記憶データを交互に選
択して、アナログ電圧をデジタル値に変換する構成にす
る。
【００２３】
【作用】第１発明のアナログ／デジタル変換器は、第１
のコンパレータに基準電圧（又はアナログ電圧）を与え
てセットアップ状態にしているときに、第２のコンパレ
ータには比較すべきアナログ電圧（又は基準電圧）を与
えて、第２のコンパレータは基準電圧とアナログ電圧と
を大小比較する。第２のコンパレータに基準電圧（又は
アナログ電圧）を与えてセットアップ状態にしていると
きに、第１のコンパレータには比較すべきアナログ電圧
（又は基準電圧）を与えて、第１のコンパレータは基準
電圧とアナログ電圧とを大小比較する。これにより、コ
ンパレータをセットアップ状態にする動作と、コンパレ
ータが基準電圧とアナログ入力電圧とを大小比較する動
作とが併行する。よって、アナログ電圧を、高精度、高
速度にアナログ／デジタル変換できる。
のコンパレータに基準電圧（又はアナログ電圧）を与え
てセットアップ状態にしているときに、第２のコンパレ
ータには比較すべきアナログ電圧（又は基準電圧）を与
えて、第２のコンパレータは基準電圧とアナログ電圧と
を大小比較する。第２のコンパレータに基準電圧（又は
アナログ電圧）を与えてセットアップ状態にしていると
きに、第１のコンパレータには比較すべきアナログ電圧
（又は基準電圧）を与えて、第１のコンパレータは基準
電圧とアナログ電圧とを大小比較する。これにより、コ
ンパレータをセットアップ状態にする動作と、コンパレ
ータが基準電圧とアナログ入力電圧とを大小比較する動
作とが併行する。よって、アナログ電圧を、高精度、高
速度にアナログ／デジタル変換できる。
【００２４】第２発明のアナログ／デジタル変換器は、
第１のコンパレータに基準電圧（又は第１のアナログ電
圧）を与えてセットアップ状態にしているときに、第２
のコンパレータには、比較すべき第２のアナログ電圧
（又は基準電圧）を与えて、第２のコンパレータは基準
電圧と第２のアナログ電圧とを大小比較する。第２のコ
ンパレータに基準電圧（又は第２のアナログ電圧）を与
えてセットアップ状態にしているときに、第１のコンパ
レータには比較すべき第１のアナログ電圧（又は基準電
圧）を与えて、第１のコンパレータは基準電圧と第１の
アナログ電圧とを大小比較する。第１のコンパレータに
よる比較結果を第１のレジスタに記憶し、第２のコンパ
レータによる比較結果を第２のレジスタに記憶して、第
１及び第２のレジスタの記憶データを交互に選択してア
ナログ／デジタル変換する。これにより第１のアナログ
電圧をアナログ／デジタル変換する動作と、第２のアナ
ログ電圧をアナログ／デジタル変換する動作とが併行す
る。よって、第１及び第２のアナログ電圧を高精度、高
速度にアナログ／デジタル変換できる。
第１のコンパレータに基準電圧（又は第１のアナログ電
圧）を与えてセットアップ状態にしているときに、第２
のコンパレータには、比較すべき第２のアナログ電圧
（又は基準電圧）を与えて、第２のコンパレータは基準
電圧と第２のアナログ電圧とを大小比較する。第２のコ
ンパレータに基準電圧（又は第２のアナログ電圧）を与
えてセットアップ状態にしているときに、第１のコンパ
レータには比較すべき第１のアナログ電圧（又は基準電
圧）を与えて、第１のコンパレータは基準電圧と第１の
アナログ電圧とを大小比較する。第１のコンパレータに
よる比較結果を第１のレジスタに記憶し、第２のコンパ
レータによる比較結果を第２のレジスタに記憶して、第
１及び第２のレジスタの記憶データを交互に選択してア
ナログ／デジタル変換する。これにより第１のアナログ
電圧をアナログ／デジタル変換する動作と、第２のアナ
ログ電圧をアナログ／デジタル変換する動作とが併行す
る。よって、第１及び第２のアナログ電圧を高精度、高
速度にアナログ／デジタル変換できる。
【００２５】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るアナログ／デジタル変換器
の模式的構成図である。デジタル値に変換すべきアナロ
グ電圧ＡIN0 〜ＡINi は、入力制御回路100 へ入力され
る。入力制御回路100 から出力されるアナログ電圧は、
スイッチ回路101 へ入力される。
述する。図１は本発明に係るアナログ／デジタル変換器
の模式的構成図である。デジタル値に変換すべきアナロ
グ電圧ＡIN0 〜ＡINi は、入力制御回路100 へ入力され
る。入力制御回路100 から出力されるアナログ電圧は、
スイッチ回路101 へ入力される。
【００２６】ラダー抵抗10により生成させた基準電圧を
選択するセレクタ回路９から出力される基準電圧はスイ
ッチ回路101 へ入力される。スイッチ回路101 から出力
されるアナログ電圧及び基準電圧は第１のコンパレータ
４及び第２のコンパレータ14へ入力される。コンパレー
タ４及び14から出力される比較結果信号はラッチ回路10
3 へ入力される。ラッチ回路103 のラッチデータはレジ
スタ回路104 へ入力され、レジスタ回路104 の記憶デー
タはデコード回路８へ入力され、デコード回路８から出
力されるデコード信号はセレクタ回路９へ与えられる。
また、各回路を制御するタイミング信号を発生する制御
回路108 を備えている。
選択するセレクタ回路９から出力される基準電圧はスイ
ッチ回路101 へ入力される。スイッチ回路101 から出力
されるアナログ電圧及び基準電圧は第１のコンパレータ
４及び第２のコンパレータ14へ入力される。コンパレー
タ４及び14から出力される比較結果信号はラッチ回路10
3 へ入力される。ラッチ回路103 のラッチデータはレジ
スタ回路104 へ入力され、レジスタ回路104 の記憶デー
タはデコード回路８へ入力され、デコード回路８から出
力されるデコード信号はセレクタ回路９へ与えられる。
また、各回路を制御するタイミング信号を発生する制御
回路108 を備えている。
【００２７】図２は、図１に示したアナログ／デジタル
変換器の構成を示すブロック図である。外部アナログ入
力端子１に入力されるアナログ電圧ＡINは、トランスミ
ッションゲート２(12)を介してコンパレータ４(14)へ入
力される。ラダー抵抗10により生成させた基準電圧を選
択するセレクタ回路９から出力する基準電圧ＶREF はト
ランスミッションゲート３(13)を介してコンパレータ４
(14)へ入力される。トランスミッションゲート２，12，
３，13によりスイッチ回路101 を構成している。
変換器の構成を示すブロック図である。外部アナログ入
力端子１に入力されるアナログ電圧ＡINは、トランスミ
ッションゲート２(12)を介してコンパレータ４(14)へ入
力される。ラダー抵抗10により生成させた基準電圧を選
択するセレクタ回路９から出力する基準電圧ＶREF はト
ランスミッションゲート３(13)を介してコンパレータ４
(14)へ入力される。トランスミッションゲート２，12，
３，13によりスイッチ回路101 を構成している。
【００２８】コンパレータ４(14)から出力される比較結
果信号は、トランスミッションゲート５(15)を介してラ
ッチ回路６へ入力される。トランスミッションゲート
５，15及びラッチ回路６によりラッチ回路103 を構成し
ている。ラッチ回路６のラッチデータは逐次比較レジス
タ７へ入力され、その記憶データはデコード回路８へ入
力される。
果信号は、トランスミッションゲート５(15)を介してラ
ッチ回路６へ入力される。トランスミッションゲート
５，15及びラッチ回路６によりラッチ回路103 を構成し
ている。ラッチ回路６のラッチデータは逐次比較レジス
タ７へ入力され、その記憶データはデコード回路８へ入
力される。
【００２９】逐次比較レジスタ７によりレジスタ回路10
4 を構成している。デコード回路８から出力されるデコ
ード信号はセレクタ回路９へ与えられる。トランスミッ
ションゲート２(12)のゲートには、切換信号TS1 （T
S2 ）が入力され、トランスミッションゲート３(13)の
ゲートには、切換信号＃TS1 （＃TS2 ）が入力される。
またトランスミッションゲート５(15)のゲートにはラッ
チ信号TL1 （TL2 ）が入力される。なお、図１に示した
入力制御回路100 及び制御回路108 は図示していない。
4 を構成している。デコード回路８から出力されるデコ
ード信号はセレクタ回路９へ与えられる。トランスミッ
ションゲート２(12)のゲートには、切換信号TS1 （T
S2 ）が入力され、トランスミッションゲート３(13)の
ゲートには、切換信号＃TS1 （＃TS2 ）が入力される。
またトランスミッションゲート５(15)のゲートにはラッ
チ信号TL1 （TL2 ）が入力される。なお、図１に示した
入力制御回路100 及び制御回路108 は図示していない。
【００３０】コンパレータ４は図９に示したコンパレー
タと同様に構成され、ラッチ回路６は図10に示したラッ
チ回路と同様に構成されている。更にコンパレータ４内
のインバータ31,34 の入力−出力特性は、図11に示した
入力−出力特性と同様となっている。
タと同様に構成され、ラッチ回路６は図10に示したラッ
チ回路と同様に構成されている。更にコンパレータ４内
のインバータ31,34 の入力−出力特性は、図11に示した
入力−出力特性と同様となっている。
【００３１】次にこのアナログ／デジタル変換器の動作
を、各部信号のタイミングチャートを示す図３とともに
説明する。いま、図３(a) に示すように期間φ1 で切換
信号TS1 がＨレベルになると、トランスミッションゲー
ト２が導通して、外部アナログ入力端子１に入力されて
いるアナログ電圧ＡIN1 がコンパレータ４へ入力され
る。
を、各部信号のタイミングチャートを示す図３とともに
説明する。いま、図３(a) に示すように期間φ1 で切換
信号TS1 がＨレベルになると、トランスミッションゲー
ト２が導通して、外部アナログ入力端子１に入力されて
いるアナログ電圧ＡIN1 がコンパレータ４へ入力され
る。
【００３２】そして図３(b) に示すように比較制御信号
TZ1 がＨレベルになると、コンパレータ４のトランスミ
ッションゲート32 (図９参照) が導通してコンパレータ
４はセットアップ状態になる。また、期間φ2 で切換信
号TS1 がＬレベルになってトランスミッションゲート２
が非導通になり、一方図３(i) に示すように切換信号＃
TS1 がＨレベルになって、トランスミッションゲート３
が導通して逐次比較レジスタ７の記憶データにより選択
された基準電圧ＶREF がコンパレータ４へ入力されてコ
ンパレータ４によりアナログ電圧ＡIN1 と基準電圧Ｖ
REF とが大小比較され、その比較結果が図３(c) に示す
ラッチ信号TL1 が立上った時点ｔ1 でラッチ回路６に図
３(g) に示すようにラッチされて、逐次比較レジスタ７
の最上位ビットｂ9 が決定される（ＡIN1 ＜ＶREF であ
ると、ビットｂ9 ＝“０”にセットされる）。
TZ1 がＨレベルになると、コンパレータ４のトランスミ
ッションゲート32 (図９参照) が導通してコンパレータ
４はセットアップ状態になる。また、期間φ2 で切換信
号TS1 がＬレベルになってトランスミッションゲート２
が非導通になり、一方図３(i) に示すように切換信号＃
TS1 がＨレベルになって、トランスミッションゲート３
が導通して逐次比較レジスタ７の記憶データにより選択
された基準電圧ＶREF がコンパレータ４へ入力されてコ
ンパレータ４によりアナログ電圧ＡIN1 と基準電圧Ｖ
REF とが大小比較され、その比較結果が図３(c) に示す
ラッチ信号TL1 が立上った時点ｔ1 でラッチ回路６に図
３(g) に示すようにラッチされて、逐次比較レジスタ７
の最上位ビットｂ9 が決定される（ＡIN1 ＜ＶREF であ
ると、ビットｂ9 ＝“０”にセットされる）。
【００３３】そして、ビットｂ8 ＝“１”に自動的にセ
ットされ、逐次比較レジスタ７の記憶データが図３(h)
に示す如く更新される。またこの期間φ2 で切換信号TS
2 が図３(d) に示すようにＨレベルになるため、トラン
スミッションゲート12が導通し、アナログ電圧ＡIN2 が
コンパレータ14へ入力され、。図３(e) に示すように比
較制御信号TZ2 がＨレベルになると、コンパレータ14の
トランスミッションゲート32,35(図９参照) が導通し、
コンパレータ14はセットアップ状態となる。
ットされ、逐次比較レジスタ７の記憶データが図３(h)
に示す如く更新される。またこの期間φ2 で切換信号TS
2 が図３(d) に示すようにＨレベルになるため、トラン
スミッションゲート12が導通し、アナログ電圧ＡIN2 が
コンパレータ14へ入力され、。図３(e) に示すように比
較制御信号TZ2 がＨレベルになると、コンパレータ14の
トランスミッションゲート32,35(図９参照) が導通し、
コンパレータ14はセットアップ状態となる。
【００３４】次に図３(a) に示すように期間φ3 で切換
信号TS1 がＨレベルになるとトランスミッションゲート
２が導通してアナログ電圧ＡIN3 がコンパレータ４に入
力されて、コンパレータ４はセットアップ状態になる。
また切換信号＃TS2 が図３(j) に示すようにＨレベルに
なって、トランスミッションゲート13が導通し、逐次比
較レジスタ７の記憶データにより選択された基準電圧Ｖ
REF がコンパレータ14へ入力され、コンパレータ14によ
り基準電圧ＶREF とアナログ電圧ＡIN2 とが大小比較さ
れ、その比較結果が図３(f) に示すラッチ信号TL2 が立
上った時点ｔ3でラッチ回路６に図３(g) に示すように
ラッチされて、逐次比較レジスタ７のビットｂ8 が決定
される（ＡIN2 ＞ＶREF であると、ビットｂ8 ＝“１”
にセットされる）。
信号TS1 がＨレベルになるとトランスミッションゲート
２が導通してアナログ電圧ＡIN3 がコンパレータ４に入
力されて、コンパレータ４はセットアップ状態になる。
また切換信号＃TS2 が図３(j) に示すようにＨレベルに
なって、トランスミッションゲート13が導通し、逐次比
較レジスタ７の記憶データにより選択された基準電圧Ｖ
REF がコンパレータ14へ入力され、コンパレータ14によ
り基準電圧ＶREF とアナログ電圧ＡIN2 とが大小比較さ
れ、その比較結果が図３(f) に示すラッチ信号TL2 が立
上った時点ｔ3でラッチ回路６に図３(g) に示すように
ラッチされて、逐次比較レジスタ７のビットｂ8 が決定
される（ＡIN2 ＞ＶREF であると、ビットｂ8 ＝“１”
にセットされる）。
【００３５】そしてビットｂ7 ＝“１”に自動的にセッ
トされて逐次比較レジスタ７の記憶データが図３(h) に
示す如く更新される。そして基準電圧ＶREF は期間φ2
で更新され、逐次比較レジスタ７の記憶データによって
選択されている期間φ4 に、図３(j) に示すように切換
信号＃TS1 がＨレベルになり逐次比較レジスタ７の記憶
データにより選択された基準電圧ＶREF とアナログ電圧
ＡIN3 とがコンパレータ４で比較され、図３(c) に示す
ラッチ信号TL1 の立上り時点でラッチ回路６にラッチさ
れ、逐次比較レジスタ７のビットｂ7 が決定される（Ａ
IN3 ＜ＶREF であるとビットｂ7 ＝“０”にセットされ
る）。そしてビットｂ6 ＝“１”に自動的にセットさ
れ、逐次比較レジスタ７の記憶データが更新される。
トされて逐次比較レジスタ７の記憶データが図３(h) に
示す如く更新される。そして基準電圧ＶREF は期間φ2
で更新され、逐次比較レジスタ７の記憶データによって
選択されている期間φ4 に、図３(j) に示すように切換
信号＃TS1 がＨレベルになり逐次比較レジスタ７の記憶
データにより選択された基準電圧ＶREF とアナログ電圧
ＡIN3 とがコンパレータ４で比較され、図３(c) に示す
ラッチ信号TL1 の立上り時点でラッチ回路６にラッチさ
れ、逐次比較レジスタ７のビットｂ7 が決定される（Ａ
IN3 ＜ＶREF であるとビットｂ7 ＝“０”にセットされ
る）。そしてビットｂ6 ＝“１”に自動的にセットさ
れ、逐次比較レジスタ７の記憶データが更新される。
【００３６】また切換信号TS2 がＨレベルになるため、
アナログ電圧ＡIN4 がコンパレータ14に入力され、比較
制御信号TZ2 がＨレベルになるとコンパレータ14はセッ
トアップ状態になる。
アナログ電圧ＡIN4 がコンパレータ14に入力され、比較
制御信号TZ2 がＨレベルになるとコンパレータ14はセッ
トアップ状態になる。
【００３７】このような動作を繰返して、コンパレータ
４によってビットｂ9 ，ｂ7 ，ｂ5，ｂ3 ，ｂ1 が、コ
ンパレータ14によってｂ8 ，ｂ6 ，ｂ4 ，ｂ2 ，ｂ0 が
交互に決定される。そして、オーバーラップするタイミ
ングでアナログ／デジタル変換動作を行わせるため、従
来のアナログ／デジタル変換器では、10ビットにアナロ
グ／デジタル変換をするのに20×φサイクルの時間を要
したのに対し、11×φサイクルの時間でアナログ／デジ
タル変換動作を行わせることができて、アナログ／デジ
タル変換動作の高速化が図れる。また、チョッパアンプ
をセットアップ状態にする時間を定める比較制御信号TZ
のパルス幅が従来のアナログ／デジタル変換器における
場合と同じであるため、高いアナログ／デジタル変換精
度を保持できる。
４によってビットｂ9 ，ｂ7 ，ｂ5，ｂ3 ，ｂ1 が、コ
ンパレータ14によってｂ8 ，ｂ6 ，ｂ4 ，ｂ2 ，ｂ0 が
交互に決定される。そして、オーバーラップするタイミ
ングでアナログ／デジタル変換動作を行わせるため、従
来のアナログ／デジタル変換器では、10ビットにアナロ
グ／デジタル変換をするのに20×φサイクルの時間を要
したのに対し、11×φサイクルの時間でアナログ／デジ
タル変換動作を行わせることができて、アナログ／デジ
タル変換動作の高速化が図れる。また、チョッパアンプ
をセットアップ状態にする時間を定める比較制御信号TZ
のパルス幅が従来のアナログ／デジタル変換器における
場合と同じであるため、高いアナログ／デジタル変換精
度を保持できる。
【００３８】図４は図１に示したアナログ／デジタル変
換器の他の実施例の構成を示すブロック図である。外部
アナログ入力端子１(11)に入力されるアナログ電圧ＡNi
（ＡINi+1 ）はトランスミッションゲート２(12)を介し
てコンパレータ４(14)へ入力される。ラダー抵抗10によ
り生成させた基準電圧を選択するセレクタ回路９から出
力される基準電圧ＶREF はトランスミッションゲート３
(13)を介してコンパレータ４(14)へ入力される。トラン
スミッションゲート２, 12, ３, 13によりスイッチ回路
101を構成している。
換器の他の実施例の構成を示すブロック図である。外部
アナログ入力端子１(11)に入力されるアナログ電圧ＡNi
（ＡINi+1 ）はトランスミッションゲート２(12)を介し
てコンパレータ４(14)へ入力される。ラダー抵抗10によ
り生成させた基準電圧を選択するセレクタ回路９から出
力される基準電圧ＶREF はトランスミッションゲート３
(13)を介してコンパレータ４(14)へ入力される。トラン
スミッションゲート２, 12, ３, 13によりスイッチ回路
101を構成している。
【００３９】コンパレータ４(14)から出力される比較結
果信号は、トランスミッションゲート５(15)を介してラ
ッチ回路６へ入力される。トランスミッションゲート
５, 15及びラッチ回路６によりラッチ回路103 を構成し
ている。ラッチ回路６のラッチデータは逐次比較レジス
タ７及び逐次比較レジスタ17へ入力される。逐次比較レ
ジスタ７, 17 の記憶データはマルチプレックス回路18
へ入力される。逐次比較レジスタ７, 17及びマルチプレ
ックス回路18によりレジスタ回路104 を構成している。
果信号は、トランスミッションゲート５(15)を介してラ
ッチ回路６へ入力される。トランスミッションゲート
５, 15及びラッチ回路６によりラッチ回路103 を構成し
ている。ラッチ回路６のラッチデータは逐次比較レジス
タ７及び逐次比較レジスタ17へ入力される。逐次比較レ
ジスタ７, 17 の記憶データはマルチプレックス回路18
へ入力される。逐次比較レジスタ７, 17及びマルチプレ
ックス回路18によりレジスタ回路104 を構成している。
【００４０】マルチプレックス回路18が選択した逐次比
較レジスタ７, 17の記憶データはデコード回路８へ入力
され、デコード回路８から出力されるデコード信号はセ
レクタ回路９へ与えられる。トランスミッションゲート
２(12)のゲートには切換信号TS1 （TS2 ）が入力され、
トランスミッションゲート３(13)のゲートには切換信号
＃TS1 （＃TS2 ）が入力される。トランスミッションゲ
ート５(15)のゲートにはラッチ信号TL1 （TL2 ）が入力
される。
較レジスタ７, 17の記憶データはデコード回路８へ入力
され、デコード回路８から出力されるデコード信号はセ
レクタ回路９へ与えられる。トランスミッションゲート
２(12)のゲートには切換信号TS1 （TS2 ）が入力され、
トランスミッションゲート３(13)のゲートには切換信号
＃TS1 （＃TS2 ）が入力される。トランスミッションゲ
ート５(15)のゲートにはラッチ信号TL1 （TL2 ）が入力
される。
【００４１】なお、入力制御回路100 及び制御回路108
は図示していない。またコンパレータ４,14 は図９に示
したコンパレータ４と同様に構成され、ラッチ回路６は
図10に示したラッチ回路６と同様に構成されている。更
にコンパレータ４,14 内のインバータの入力−出力特性
は図11に示した入力−出力特性と同様となっている。
は図示していない。またコンパレータ４,14 は図９に示
したコンパレータ４と同様に構成され、ラッチ回路６は
図10に示したラッチ回路６と同様に構成されている。更
にコンパレータ４,14 内のインバータの入力−出力特性
は図11に示した入力−出力特性と同様となっている。
【００４２】図６はマルチプレックス回路18の構成を示
すブロック図である。逐次比較レジスタ17 (７) からの
記憶データはトランスミッションゲート61(62)を介して
デコード回路８へ与えられるようになっている。ラッチ
信号TL1 がNOR 回路50及びNOR 回路63の一側入力端子へ
入力されており、NOR 回路50の出力端子は３入力NOR回
路51の第１入力端子と接続されている。３入力NOR 回路
51の第２入力端子及びNOR 回路63の他側入力端子にはラ
ッチ信号TL2 が入力されており、NOR 回路51の第３入力
端子には初期化時に所定時間Ｈレベルになるリセット信
号RST が入力されている。NOR 回路63の出力端子からラ
ッチ信号＃TL12が出力され、後述するトランスミッショ
ンゲート56,57 のゲートへ入力される。またこのラッチ
信号＃TL12はインバータ64へ入力される。インバータ64
から出力されるラッチ信号TL12は後述するトランスミッ
ションゲート55,58 のゲートへ入力される。
すブロック図である。逐次比較レジスタ17 (７) からの
記憶データはトランスミッションゲート61(62)を介して
デコード回路８へ与えられるようになっている。ラッチ
信号TL1 がNOR 回路50及びNOR 回路63の一側入力端子へ
入力されており、NOR 回路50の出力端子は３入力NOR回
路51の第１入力端子と接続されている。３入力NOR 回路
51の第２入力端子及びNOR 回路63の他側入力端子にはラ
ッチ信号TL2 が入力されており、NOR 回路51の第３入力
端子には初期化時に所定時間Ｈレベルになるリセット信
号RST が入力されている。NOR 回路63の出力端子からラ
ッチ信号＃TL12が出力され、後述するトランスミッショ
ンゲート56,57 のゲートへ入力される。またこのラッチ
信号＃TL12はインバータ64へ入力される。インバータ64
から出力されるラッチ信号TL12は後述するトランスミッ
ションゲート55,58 のゲートへ入力される。
【００４３】３入力NOR 回路51の出力端子はNOR 回路50
の他側入力端子と接続され、またトランスミッションゲ
ート55を介してNAND回路53の一側入力端子と接続されて
いる。リセット信号RST はインバータ52へ入力されてお
り、インバータ52の出力端子はNAND回路53の他側入力端
子と接続される。NAND回路53の出力端子はインバータ54
と、トランスミッションゲート56との直列回路を介して
NAND回路53の一側入力端子と接続されている。
の他側入力端子と接続され、またトランスミッションゲ
ート55を介してNAND回路53の一側入力端子と接続されて
いる。リセット信号RST はインバータ52へ入力されてお
り、インバータ52の出力端子はNAND回路53の他側入力端
子と接続される。NAND回路53の出力端子はインバータ54
と、トランスミッションゲート56との直列回路を介して
NAND回路53の一側入力端子と接続されている。
【００４４】NAND回路53の出力端子とインバータ54との
接続部は、トランスミッションゲート57を介してインバ
ータ59の入力側と接続されている。インバータ59の出力
側はインバータ60の入力側と接続され、その出力側はト
ランスミッションゲート58を介してインバータ59とトラ
ンスミッションゲート57との接続部と接続されている。
インバータ59と60との接続部はトランスミッションゲー
ト61のゲートと接続され、インバータ60の出力側とトラ
ンスミッションゲート58との接続部はトランスミッショ
ンゲート62のゲートと接続されている。
接続部は、トランスミッションゲート57を介してインバ
ータ59の入力側と接続されている。インバータ59の出力
側はインバータ60の入力側と接続され、その出力側はト
ランスミッションゲート58を介してインバータ59とトラ
ンスミッションゲート57との接続部と接続されている。
インバータ59と60との接続部はトランスミッションゲー
ト61のゲートと接続され、インバータ60の出力側とトラ
ンスミッションゲート58との接続部はトランスミッショ
ンゲート62のゲートと接続されている。
【００４５】このマルチプレックス回路18はリセット信
号RST がＬレベルになった後、ラッチ信号TL1 がＨレベ
ルになると、NOR 回路50の出力がＬレベルとなり、３入
力NOR 回路51の出力がＨレベルとなり、またNOR 回路63
の出力がＬレベルとなりラッチ信号TL12がＨレベルとな
る。ラッチ信号TL12がＨレベルのためトランスミッショ
ンゲート55が導通し、NAND回路53には３入力NOR 回路51
のＨレベルの出力と、インバータ52のＨレベルの出力と
が入力され、NAND回路53の出力はＬレベルになる。
号RST がＬレベルになった後、ラッチ信号TL1 がＨレベ
ルになると、NOR 回路50の出力がＬレベルとなり、３入
力NOR 回路51の出力がＨレベルとなり、またNOR 回路63
の出力がＬレベルとなりラッチ信号TL12がＨレベルとな
る。ラッチ信号TL12がＨレベルのためトランスミッショ
ンゲート55が導通し、NAND回路53には３入力NOR 回路51
のＨレベルの出力と、インバータ52のＨレベルの出力と
が入力され、NAND回路53の出力はＬレベルになる。
【００４６】ここで、ラッチ信号TL1 がＬレベルになる
とラッチ信号＃TL12がＨレベルに反転して、トランスミ
ッションゲート57が導通し、インバータ59の出力がＨレ
ベルになり、トランスミッションゲート61が導通して、
マルチプレックス回路18は逐次比較レジスタ17の記憶デ
ータを選択することになる。一方、ラッチ信号TL2 がＨ
レベルになると３入力NOR 回路51の出力がＬレベルにな
り、NOR 回路63の出力、即ちラッチ信号＃TL12がＬレベ
ルとなり、ラッチ信号TL12がＨレベルとなる。
とラッチ信号＃TL12がＨレベルに反転して、トランスミ
ッションゲート57が導通し、インバータ59の出力がＨレ
ベルになり、トランスミッションゲート61が導通して、
マルチプレックス回路18は逐次比較レジスタ17の記憶デ
ータを選択することになる。一方、ラッチ信号TL2 がＨ
レベルになると３入力NOR 回路51の出力がＬレベルにな
り、NOR 回路63の出力、即ちラッチ信号＃TL12がＬレベ
ルとなり、ラッチ信号TL12がＨレベルとなる。
【００４７】ラッチ信号TL12がＨレベルのためトランス
ミッションゲート55が導通し、NAND回路53には３入力NO
R 回路51のＬレベルの出力と、インバータ52のＨレベル
の出力とが入力され、NAND回路53の出力はＨレベルにな
る。ここでラッチ信号TL2 がＬレベルに反転すると、ラ
ッチ信号＃TL12がＨレベルに反転してトランスミッショ
ンゲート57が導通し、インバータ59の出力がＬレベルに
なり、それによりインバータ60の出力がＨレベルにな
り、トランスミッションゲート62が導通して、マルチプ
レックス回路18は逐次比較レジスタ７の記憶データを選
択することになる。つまり、ラッチ信号TL1 （TL2 ）の
立下り時点で逐次比較レジスタ17 (７) の記憶データを
選択する。
ミッションゲート55が導通し、NAND回路53には３入力NO
R 回路51のＬレベルの出力と、インバータ52のＨレベル
の出力とが入力され、NAND回路53の出力はＨレベルにな
る。ここでラッチ信号TL2 がＬレベルに反転すると、ラ
ッチ信号＃TL12がＨレベルに反転してトランスミッショ
ンゲート57が導通し、インバータ59の出力がＬレベルに
なり、それによりインバータ60の出力がＨレベルにな
り、トランスミッションゲート62が導通して、マルチプ
レックス回路18は逐次比較レジスタ７の記憶データを選
択することになる。つまり、ラッチ信号TL1 （TL2 ）の
立下り時点で逐次比較レジスタ17 (７) の記憶データを
選択する。
【００４８】次にこのように構成したアナログ／デジタ
ル変換器の動作を、各部信号のタイミングチャートを示
す図５とともに説明する。いま、図５(a) に示すように
期間φ1 で切換信号TS1 がＨレベルになると、トランス
ミッションゲート２が導通して、外部アナログ入力端子
１に入力されているアナログ電圧ＡINi がコンパレータ
４へ入力される。そして図５(b) に示すように比較制御
信号TZ1 がＨレベルになるとコンパレータ４のチョッパ
アンプがセットアップ状態となる。
ル変換器の動作を、各部信号のタイミングチャートを示
す図５とともに説明する。いま、図５(a) に示すように
期間φ1 で切換信号TS1 がＨレベルになると、トランス
ミッションゲート２が導通して、外部アナログ入力端子
１に入力されているアナログ電圧ＡINi がコンパレータ
４へ入力される。そして図５(b) に示すように比較制御
信号TZ1 がＨレベルになるとコンパレータ４のチョッパ
アンプがセットアップ状態となる。
【００４９】また、期間φ2 で切換信号＃TS1 がＨレベ
ルになると、トランスミッションゲート３が導通して、
逐次比較レジスタ７の記憶データにより選択された基準
電圧ＶREF がコンパレータ４へ入力されて、基準電圧Ｖ
REF とアナログ電圧ＡINi とが大小比較され、その比較
結果は図３(c) に示すようにラッチ信号TL1 の立上り時
点で図５(g) に示す如くラッチ回路６にラッチされて、
逐次比較レジスタ７の最上位ビットｂ9 が決定される
（ＡINi ＜ＶREF であるとビットｂ9 ＝“０”にセット
される）。
ルになると、トランスミッションゲート３が導通して、
逐次比較レジスタ７の記憶データにより選択された基準
電圧ＶREF がコンパレータ４へ入力されて、基準電圧Ｖ
REF とアナログ電圧ＡINi とが大小比較され、その比較
結果は図３(c) に示すようにラッチ信号TL1 の立上り時
点で図５(g) に示す如くラッチ回路６にラッチされて、
逐次比較レジスタ７の最上位ビットｂ9 が決定される
（ＡINi ＜ＶREF であるとビットｂ9 ＝“０”にセット
される）。
【００５０】この期間φ2 で切換信号TS2 が図５(d) に
示すようにＨレベルになるので、トランスミッションゲ
ート12が導通して、外部アナログ入力端子11に入力され
ているアナログ電圧ＡINi+1 がコンパレータ14へ入力さ
れ、図５(e) に示すように比較制御信号TZ2 がＨレベル
になると、トランスミッションゲート32,35(図９参照)
が導通してコンパレータ14のチョッパアンプがセットア
ップ状態になる。
示すようにＨレベルになるので、トランスミッションゲ
ート12が導通して、外部アナログ入力端子11に入力され
ているアナログ電圧ＡINi+1 がコンパレータ14へ入力さ
れ、図５(e) に示すように比較制御信号TZ2 がＨレベル
になると、トランスミッションゲート32,35(図９参照)
が導通してコンパレータ14のチョッパアンプがセットア
ップ状態になる。
【００５１】また期間φ3 で切換信号＃TS2 が図５(l)
に示すようにＨレベルとなると、トランスミッションゲ
ート13が導通して逐次比較レジスタ17の記憶データによ
り選択された基準電圧ＶREF がコンパレータ14へ入力さ
れて、コンパレータ14は基準電圧ＶREF と、アナログ電
圧ＡINi+1 とを大小比較し、その比較結果は図５(f)に
示すようにラッチ信号TL2 が立上った時点でラッチ回路
６にラッチされて、逐次比較レジスタ17の最上位ビット
ｂ9 ′が決定される（ＡINi+1 ＞ＶREF であると、ビッ
トｂ9 ′＝“１”にセットされる）。
に示すようにＨレベルとなると、トランスミッションゲ
ート13が導通して逐次比較レジスタ17の記憶データによ
り選択された基準電圧ＶREF がコンパレータ14へ入力さ
れて、コンパレータ14は基準電圧ＶREF と、アナログ電
圧ＡINi+1 とを大小比較し、その比較結果は図５(f)に
示すようにラッチ信号TL2 が立上った時点でラッチ回路
６にラッチされて、逐次比較レジスタ17の最上位ビット
ｂ9 ′が決定される（ＡINi+1 ＞ＶREF であると、ビッ
トｂ9 ′＝“１”にセットされる）。
【００５２】また、図５(f) に示すラッチ信号TL2 の立
下りでマルチプレックス回路18が前述したように切換動
作して、逐次比較レジスタ７の記憶データを選択し、デ
コード回路８へ入力する。そして期間φ4 に図５(k) に
示すように切換信号＃TS1 がＨレベルになり、逐次比較
レジスタ７の記憶データにより選択された基準電圧Ｖ
REF と、アナログ電圧ＡINiaとが大小比較され、図３
(c) に示すようにラッチ信号TL1 の立上り時点でラッチ
回路６にラッチされ、逐次比較レジスタ７のビットｂ8
が決定される（ＡINia＞ＶREF であるとビットｂ8 ＝
“１”にセットされる）。
下りでマルチプレックス回路18が前述したように切換動
作して、逐次比較レジスタ７の記憶データを選択し、デ
コード回路８へ入力する。そして期間φ4 に図５(k) に
示すように切換信号＃TS1 がＨレベルになり、逐次比較
レジスタ７の記憶データにより選択された基準電圧Ｖ
REF と、アナログ電圧ＡINiaとが大小比較され、図３
(c) に示すようにラッチ信号TL1 の立上り時点でラッチ
回路６にラッチされ、逐次比較レジスタ７のビットｂ8
が決定される（ＡINia＞ＶREF であるとビットｂ8 ＝
“１”にセットされる）。
【００５３】更に、ラッチ信号TL1 の立下りでマルチプ
レックス回路18が切換動作し、逐次比較レジスタ17の記
憶データを選択してデコード回路８へ入力する。また、
期間φ4 で図５(d) に示すように切換信号TS2 がＨレベ
ルになるので、トランスミッションゲート12が導通して
アナログ電圧ＡINi+1aがコンパレータ14に入力されてコ
ンパレータ14がセットアップ状態になる。
レックス回路18が切換動作し、逐次比較レジスタ17の記
憶データを選択してデコード回路８へ入力する。また、
期間φ4 で図５(d) に示すように切換信号TS2 がＨレベ
ルになるので、トランスミッションゲート12が導通して
アナログ電圧ＡINi+1aがコンパレータ14に入力されてコ
ンパレータ14がセットアップ状態になる。
【００５４】このような動作を繰り返してコンパレータ
４によってビットｂ9 ，ｂ8 ，ｂ7…が、コンパレータ1
4によってビットｂ9 ′，ｂ8 ′，ｂ7 ′…が交互に決
定できる。そしてオーバーラップするタイミングでアナ
ログ／デジタル変換動作を行わせるため、従来のアナロ
グ／デジタル変換器では２つのアナログ電圧を夫々10ビ
ットにアナログ／デジタル変換するのに40×φサイクル
の時間を要したのを、22×φサイクルの時間で２つのア
ナログ電圧を高速度にデジタル値に変換できる。
４によってビットｂ9 ，ｂ8 ，ｂ7…が、コンパレータ1
4によってビットｂ9 ′，ｂ8 ′，ｂ7 ′…が交互に決
定できる。そしてオーバーラップするタイミングでアナ
ログ／デジタル変換動作を行わせるため、従来のアナロ
グ／デジタル変換器では２つのアナログ電圧を夫々10ビ
ットにアナログ／デジタル変換するのに40×φサイクル
の時間を要したのを、22×φサイクルの時間で２つのア
ナログ電圧を高速度にデジタル値に変換できる。
【００５５】また、チョッパアンプをセットアップ状態
にする時間を定める比較制御信号TZのパルス幅が、従来
のアナログ／デジタル変換器における場合と同じである
ため、高いアナログ／デジタル変換精度を保持できる。
にする時間を定める比較制御信号TZのパルス幅が、従来
のアナログ／デジタル変換器における場合と同じである
ため、高いアナログ／デジタル変換精度を保持できる。
【００５６】
【発明の効果】以上詳述したように、第１発明はアナロ
グ電圧と基準電圧とを比較する第１のコンパレータ及び
第２のコンパレータを備えて、これらのコンパレータを
交互に比較動作させて、アナログ電圧をデジタル値に変
換するようにしたから高い変換精度を保持しつつ、高速
度にデジタル値に変換できるアナログ／デジタル変換器
を提供できる。
グ電圧と基準電圧とを比較する第１のコンパレータ及び
第２のコンパレータを備えて、これらのコンパレータを
交互に比較動作させて、アナログ電圧をデジタル値に変
換するようにしたから高い変換精度を保持しつつ、高速
度にデジタル値に変換できるアナログ／デジタル変換器
を提供できる。
【００５７】第２発明はアナログ電圧と基準電圧とを比
較する第１のコンパレータ及び第２のコンパレータと、
第１, 第２のコンパレータの比較結果のデータを各別に
記憶する第１のレジスタ及び第２のレジスタと、第１及
び第２のレジスタの記憶データを選択する選択回路とを
備えて、第１及び第２のレジスタのデータを交互に選択
してアナログ電圧をデジタル値に変換するようにしたか
ら、２つのアナログ電圧を高い変換精度を保持しつつ、
高速度に変換できるアナログ／デジタル変換器を提供で
きる、等の優れた効果を奏する。
較する第１のコンパレータ及び第２のコンパレータと、
第１, 第２のコンパレータの比較結果のデータを各別に
記憶する第１のレジスタ及び第２のレジスタと、第１及
び第２のレジスタの記憶データを選択する選択回路とを
備えて、第１及び第２のレジスタのデータを交互に選択
してアナログ電圧をデジタル値に変換するようにしたか
ら、２つのアナログ電圧を高い変換精度を保持しつつ、
高速度に変換できるアナログ／デジタル変換器を提供で
きる、等の優れた効果を奏する。
【図１】本発明に係るアナログ／デジタル変換器の模式
的構成図である。
的構成図である。
【図２】図１に示すアナログ／デジタル変換器の構成を
示すブロック図である。
示すブロック図である。
【図３】アナログ／デジタル変換器における各部信号の
タイミングチャートである。
タイミングチャートである。
【図４】本発明に係るアナログ／デジタル変換器の他の
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
【図５】アナログ／デジタル変換器における各部信号の
タイミングチャートである。
タイミングチャートである。
【図６】マルチプレックス回路の構成を示すブロック図
である。
である。
【図７】従来のアナログ／デジタル変換器の模式的構成
図である。
図である。
【図８】図７に示すアナログ／デジタル変換器の構成を
示すブロック図である。
示すブロック図である。
【図９】コンパレータの構成を示すブロック図である。
【図１０】ラッチ回路の構成を示すブロック図である。
【図１１】チョッパアンプにおけるインバータの入力−
出力特性図である。
出力特性図である。
【図１２】従来のアナログ／デジタル変換器における各
部信号のタイミングチャートである。
部信号のタイミングチャートである。
４ コンパレータ ７ 逐次比較レジスタ ８ デコード回路 ９ セレクタ回路 10 ラダー抵抗 14 コンパレータ 17 逐次比較レジスタ 18 マルチプレックス回路 101 スイッチ回路 103 ラッチ回路 104 レジスタ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月２４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
Claims (2)
- 【請求項１】 デジタル値に変換すべきアナログ電圧
と、ラダー抵抗により生成させた基準電圧とを大小比較
して、アナログ電圧をデジタル値に変換するアナログ／
デジタル変換器において、前記アナログ電圧と、前記基
準電圧とを大小比較する第１のコンパレータ及び第２の
コンパレータを備え、第１のコンパレータと第２のコン
パレータとを交互に比較動作させて、アナログ電圧をデ
ジタル値に変換すべく構成してあることを特徴とするア
ナログ／デジタル変換器。 - 【請求項２】 デジタル値に変換すべき２つのアナログ
電圧を各別に、ラダー抵抗により生成させた基準電圧と
大小比較して、夫々のアナログ電圧をデジタル値に変換
するアナログ／デジタル変換器において、前記２つのア
ナログ電圧を各別に、前記基準電圧と大小比較する第１
のコンパレータ及び第２のコンパレータと、第１のコン
パレータ及び第２のコンパレータの比較結果を各別に記
憶する第１のレジスタ及び第２のレジスタと、第１のレ
ジスタ及び第２のレジスタの記憶データを選択する選択
回路とを備え、第１のレジスタ及び第２のレジスタの記
憶データを交互に選択して、アナログ電圧をデジタル値
に変換すべく構成してあることを特徴とするアナログ／
デジタル変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5250431A JPH07106969A (ja) | 1993-10-06 | 1993-10-06 | アナログ／デジタル変換器 |
| US08/317,492 US5583503A (en) | 1993-10-06 | 1994-10-04 | Analog/digital converter |
| DE4435765A DE4435765C2 (de) | 1993-10-06 | 1994-10-06 | Analog/Digital-Konverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5250431A JPH07106969A (ja) | 1993-10-06 | 1993-10-06 | アナログ／デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106969A true JPH07106969A (ja) | 1995-04-21 |
Family
ID=17207784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5250431A Pending JPH07106969A (ja) | 1993-10-06 | 1993-10-06 | アナログ／デジタル変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5583503A (ja) |
| JP (1) | JPH07106969A (ja) |
| DE (1) | DE4435765C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016187085A (ja) * | 2015-03-27 | 2016-10-27 | 新日本無線株式会社 | 逐次比較型ａ／ｄ変換方法および逐次比較型ａ／ｄ変換器 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5680133A (en) * | 1995-12-14 | 1997-10-21 | Sony Corporation | Analog-to-digital converter |
| JPH09186594A (ja) * | 1995-12-28 | 1997-07-15 | Fujitsu Ltd | コンパレータ、アナログ−デジタルコンバータ、半導体装置及び電圧比較方法 |
| JP3645044B2 (ja) * | 1996-10-01 | 2005-05-11 | 株式会社ルネサステクノロジ | マイクロコンピュータ |
| GB9821091D0 (en) | 1998-09-30 | 1998-11-18 | Koninkl Philips Electronics Nv | Analogue to digital converter |
| US6255978B1 (en) * | 1999-09-14 | 2001-07-03 | Industrial Technology Research Institute | Serial pipeline DAC with Gamma correction function |
| US6262678B1 (en) * | 1999-09-29 | 2001-07-17 | Lucent Technologies Inc. | Current-mode spike-based analog-to-digital conversion |
| JP2005026805A (ja) * | 2003-06-30 | 2005-01-27 | Renesas Technology Corp | 半導体集積回路 |
| GB2495177B (en) * | 2011-09-29 | 2015-03-04 | Ibm | Analog-digital converter |
| US11711089B2 (en) | 2019-04-05 | 2023-07-25 | Telefonaktiebolaget Lm Ericsson (Publ) | SAR ADC with alternating low and high precision comparators and uneven allocation of redundancy |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713813A (en) * | 1980-06-27 | 1982-01-23 | Hitachi Ltd | Monolithic analog-to-digital converting circuit |
| JPS63224526A (ja) * | 1987-03-13 | 1988-09-19 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
| JPS6415226A (en) * | 1987-07-09 | 1989-01-19 | Mitsubishi Heavy Ind Ltd | Device for driving bridle roll |
| JPS6453630A (en) * | 1987-08-25 | 1989-03-01 | Matsushita Electric Industrial Co Ltd | A/d converter |
| JPH02126726A (ja) * | 1988-11-07 | 1990-05-15 | Kawai Musical Instr Mfg Co Ltd | 逐次比較型ａｄコンバータ |
| JP3031486B2 (ja) * | 1990-11-30 | 2000-04-10 | 日本テキサス・インスツルメンツ株式会社 | 差動チョッパ形コンパレータ |
-
1993
- 1993-10-06 JP JP5250431A patent/JPH07106969A/ja active Pending
-
1994
- 1994-10-04 US US08/317,492 patent/US5583503A/en not_active Expired - Fee Related
- 1994-10-06 DE DE4435765A patent/DE4435765C2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016187085A (ja) * | 2015-03-27 | 2016-10-27 | 新日本無線株式会社 | 逐次比較型ａ／ｄ変換方法および逐次比較型ａ／ｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4435765A1 (de) | 1995-04-13 |
| US5583503A (en) | 1996-12-10 |
| DE4435765C2 (de) | 1995-10-26 |
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