JP3360740B2 - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
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Description
【０００１】
【産業上の利用分野】この発明はアナログ−デジタル変
換器に関し、特に高速で動作する全並列型、あるいは直
並列型アナログ−デジタル変換器に関するものである。
換器に関し、特に高速で動作する全並列型、あるいは直
並列型アナログ−デジタル変換器に関するものである。
【０００２】近年、種々の電子機器においてアナログ−
デジタル変換器が広く使用されるようになっている。こ
のようなアナログ−デジタル変換器ではその高分解能化
及び高精度化が益々要請されている。
デジタル変換器が広く使用されるようになっている。こ
のようなアナログ−デジタル変換器ではその高分解能化
及び高精度化が益々要請されている。
【０００３】
【従来の技術】図４は従来の８ビット構成の並列型アナ
ログ−デジタル変換器の一例を示す。すなわち、２５６
個のコンパレータ１の一方の入力端子にはアナログ入力
信号Ｖinが入力され、各コンパレータ１の他方の入力端
子には基準電圧＋Ｖref ，−Ｖref の電位差を抵抗ラダ
ー２で分割した比較基準電圧が入力されている。
ログ−デジタル変換器の一例を示す。すなわち、２５６
個のコンパレータ１の一方の入力端子にはアナログ入力
信号Ｖinが入力され、各コンパレータ１の他方の入力端
子には基準電圧＋Ｖref ，−Ｖref の電位差を抵抗ラダ
ー２で分割した比較基準電圧が入力されている。
【０００４】各コンパレータ１はクロックドライバー回
路３から出力されるクロック信号ＣＬＫに基づいて前記
アナログ入力信号Ｖinと比較基準電圧とを比較する。従
って、各コンパレータ１の出力信号はアナログ入力信号
Ｖinに応じて、比較基準電圧の低電位側から高電位側に
かけて、例えば「・・・０００１１１１・・・」、ある
いは「・・・１１１００００・・・」となり、一般的に
温度計コードと呼ばれる出力信号が出力される。
路３から出力されるクロック信号ＣＬＫに基づいて前記
アナログ入力信号Ｖinと比較基準電圧とを比較する。従
って、各コンパレータ１の出力信号はアナログ入力信号
Ｖinに応じて、比較基準電圧の低電位側から高電位側に
かけて、例えば「・・・０００１１１１・・・」、ある
いは「・・・１１１００００・・・」となり、一般的に
温度計コードと呼ばれる出力信号が出力される。
【０００５】各コンパレータ１の出力信号はラッチ回路
４に出力される。ラッチ回路４は各コンパレータ１の出
力信号を前記クロック信号ＣＬＫに基づいてラッチして
エンコーダ５に出力する。
４に出力される。ラッチ回路４は各コンパレータ１の出
力信号を前記クロック信号ＣＬＫに基づいてラッチして
エンコーダ５に出力する。
【０００６】前記エンコーダ５はラッチ回路４から出力
される出力信号を８ビットのデジタル２進信号に変換し
て出力ラッチ回路６に出力し、出力ラッチ回路６はエン
コーダ５の出力信号をラッチして８ビットの出力信号Ｄ
０〜Ｄ７を出力する。
される出力信号を８ビットのデジタル２進信号に変換し
て出力ラッチ回路６に出力し、出力ラッチ回路６はエン
コーダ５の出力信号をラッチして８ビットの出力信号Ｄ
０〜Ｄ７を出力する。
【０００７】前記ラッチ回路４、エンコーダ５の具体的
構成を図５に従って説明すると、各コンパレータ１の出
力信号はスイッチ回路Ｓ１を介してインバータ回路７ａ
に入力される。前記インバータ回路７ａの出力信号はイ
ンバータ回路７ｂに入力され、同インバータ回路７ｂの
出力信号はスイッチ回路Ｓ２を介して前記インバータ回
路７ａに入力される。
構成を図５に従って説明すると、各コンパレータ１の出
力信号はスイッチ回路Ｓ１を介してインバータ回路７ａ
に入力される。前記インバータ回路７ａの出力信号はイ
ンバータ回路７ｂに入力され、同インバータ回路７ｂの
出力信号はスイッチ回路Ｓ２を介して前記インバータ回
路７ａに入力される。
【０００８】前記スイッチ回路Ｓ１，Ｓ２は前記クロッ
ク信号ＣＬＫに基づく相補信号であるラッチ信号φ、バ
ーφに基づいて開閉され、一方が開路されると他方が閉
路される。
ク信号ＣＬＫに基づく相補信号であるラッチ信号φ、バ
ーφに基づいて開閉され、一方が開路されると他方が閉
路される。
【０００９】従って、スイッチ回路Ｓ１が閉路されると
ともにスイッチ回路Ｓ２が開路されている状態で、前記
コンパレータ１の出力信号がインバータ回路７ａに入力
される。
ともにスイッチ回路Ｓ２が開路されている状態で、前記
コンパレータ１の出力信号がインバータ回路７ａに入力
される。
【００１０】次いでスイッチ回路Ｓ１が開路されるとと
もにスイッチ回路Ｓ２が閉路されると、前記コンパレー
タ１の出力信号がインバータ回路７ａ，７ｂにラッチさ
れる。従って、インバータ回路７ａ，７ｂとスイッチ回
路Ｓ１，Ｓ２で各コンパレータ１の出力信号をラッチす
るラッチ回路４が構成される。
もにスイッチ回路Ｓ２が閉路されると、前記コンパレー
タ１の出力信号がインバータ回路７ａ，７ｂにラッチさ
れる。従って、インバータ回路７ａ，７ｂとスイッチ回
路Ｓ１，Ｓ２で各コンパレータ１の出力信号をラッチす
るラッチ回路４が構成される。
【００１１】前記インバータ回路７ａの出力信号はイン
バータ回路７ｃに入力され、そのインバータ回路７ｃの
出力信号は前記エンコーダ５に出力される。すなわち、
インバータ回路７ｃの出力信号はＮＯＲ回路８の一方の
入力端子に入力されるとともに、インバータ回路７ｄを
介して上位、すなわち高電位側のＮＯＲ回路８の他方の
入力端子に入力される。
バータ回路７ｃに入力され、そのインバータ回路７ｃの
出力信号は前記エンコーダ５に出力される。すなわち、
インバータ回路７ｃの出力信号はＮＯＲ回路８の一方の
入力端子に入力されるとともに、インバータ回路７ｄを
介して上位、すなわち高電位側のＮＯＲ回路８の他方の
入力端子に入力される。
【００１２】上記のようなラッチ回路４及び各ラッチ回
路４に接続されたＮＯＲ回路８の動作により、例えば低
電位側からコンパレータ１ａまでの出力信号が「１」、
すなわちＨレベルとなり、コンパレータ１ａより高電位
側のコンパレータ１の出力信号が「０」、すなわちＬレ
ベルとなると、ＮＯＲ回路８ａの出力信号がＨレベルと
なるとともに、他のＮＯＲ回路８の出力信号はすべてＬ
レベルとなる。
路４に接続されたＮＯＲ回路８の動作により、例えば低
電位側からコンパレータ１ａまでの出力信号が「１」、
すなわちＨレベルとなり、コンパレータ１ａより高電位
側のコンパレータ１の出力信号が「０」、すなわちＬレ
ベルとなると、ＮＯＲ回路８ａの出力信号がＨレベルと
なるとともに、他のＮＯＲ回路８の出力信号はすべてＬ
レベルとなる。
【００１３】従って、各ＮＯＲ回路８，８ａは各コンパ
レータ１の出力信号の境界部分を検出するデコーダ部９
として動作する。前記デコーダ部９の出力信号はエンコ
ーダ部１１に出力される。すなわち、デコーダ部９の各
ＮＯＲ回路８の出力信号がそれぞれ複数のＮチャネルＭ
ＯＳトランジスタＴrnのゲートに入力されるとともに、
インバータ回路７ｅを介してそれぞれ複数のＰチャネル
ＭＯＳトランジスタＴrpのゲートに入力されている。
レータ１の出力信号の境界部分を検出するデコーダ部９
として動作する。前記デコーダ部９の出力信号はエンコ
ーダ部１１に出力される。すなわち、デコーダ部９の各
ＮＯＲ回路８の出力信号がそれぞれ複数のＮチャネルＭ
ＯＳトランジスタＴrnのゲートに入力されるとともに、
インバータ回路７ｅを介してそれぞれ複数のＰチャネル
ＭＯＳトランジスタＴrpのゲートに入力されている。
【００１４】前記各ＮチャネルＭＯＳトランジスタＴrn
のドレインは、前記８ビットの出力信号Ｄ０〜Ｄ７を出
力する信号線のいずれか一つに接続されるとともに、ソ
ースはグランドＧＮＤに接続されている。従って、各Ｎ
チャネルＭＯＳトランジスタＴrnはそのオン動作により
各信号線をグランドＧＮＤのレベルに引き下げるプルダ
ウントランジスタとして動作する。
のドレインは、前記８ビットの出力信号Ｄ０〜Ｄ７を出
力する信号線のいずれか一つに接続されるとともに、ソ
ースはグランドＧＮＤに接続されている。従って、各Ｎ
チャネルＭＯＳトランジスタＴrnはそのオン動作により
各信号線をグランドＧＮＤのレベルに引き下げるプルダ
ウントランジスタとして動作する。
【００１５】前記各ＰチャネルＭＯＳトランジスタＴrp
のドレインは、前記８ビットの出力信号を出力する信号
線のいずれか一つに接続されるとともに、ソースは電源
ＶDに接続されている。従って、各ＰチャネルＭＯＳト
ランジスタＴrpはそのオン動作により各信号線を電源Ｖ
D のレベルに引き上げるプルアップトランジスタとして
動作する。
のドレインは、前記８ビットの出力信号を出力する信号
線のいずれか一つに接続されるとともに、ソースは電源
ＶDに接続されている。従って、各ＰチャネルＭＯＳト
ランジスタＴrpはそのオン動作により各信号線を電源Ｖ
D のレベルに引き上げるプルアップトランジスタとして
動作する。
【００１６】このような構成により、Ｈレベルの出力信
号を出力するＮＯＲ回路８に接続されるＮチャネルＭＯ
ＳトランジスタＴrn及び同ＮＯＲ回路８の出力信号がイ
ンバータ回路７ｅを介して入力されるＰチャネルＭＯＳ
トランジスタＴrpのみがオンされ、その他のトランジス
タはすべてオフされる。
号を出力するＮＯＲ回路８に接続されるＮチャネルＭＯ
ＳトランジスタＴrn及び同ＮＯＲ回路８の出力信号がイ
ンバータ回路７ｅを介して入力されるＰチャネルＭＯＳ
トランジスタＴrpのみがオンされ、その他のトランジス
タはすべてオフされる。
【００１７】従って、上記のように例えばＮＯＲ回路８
ａのみがＨレベルの出力信号を出力する状態となると、
同ＮＯＲ回路８ａの出力端子に接続されるＮチャネルＭ
ＯＳトランジスタＴrn及びＮＯＲ回路８ａの出力端子に
インバータ回路７ｅを介して接続されるＰチャネルＭＯ
ＳトランジスタＴrpがすべてオンされ、この場合には８
ビットの出力信号Ｄ０〜Ｄ７のうち、Ｄ１がＨレベル、
Ｄ０，Ｄ２〜Ｄ７はＬレベルとなる。このようにして、
アナログ入力信号Ｖinのレベルに対応した８ビットのデ
ジタル出力信号Ｄ０〜Ｄ７が出力される。
ａのみがＨレベルの出力信号を出力する状態となると、
同ＮＯＲ回路８ａの出力端子に接続されるＮチャネルＭ
ＯＳトランジスタＴrn及びＮＯＲ回路８ａの出力端子に
インバータ回路７ｅを介して接続されるＰチャネルＭＯ
ＳトランジスタＴrpがすべてオンされ、この場合には８
ビットの出力信号Ｄ０〜Ｄ７のうち、Ｄ１がＨレベル、
Ｄ０，Ｄ２〜Ｄ７はＬレベルとなる。このようにして、
アナログ入力信号Ｖinのレベルに対応した８ビットのデ
ジタル出力信号Ｄ０〜Ｄ７が出力される。
【００１８】
【発明が解決しようとする課題】上記のようなアナログ
ーデジタル変換器では、デジタル出力信号Ｄ０〜Ｄ７の
切り換わりは前記ラッチ信号φ，バーφに基づいて同時
に行われる。すなわち、図６に示すように前記コンパレ
ータ１の出力レベルであるノードＮ０の切り換わりに基
づいて、ラッチ信号φにより各ＮＯＲ回路８の出力信号
レベルであるノードＮ１は同時に切り換わる。
ーデジタル変換器では、デジタル出力信号Ｄ０〜Ｄ７の
切り換わりは前記ラッチ信号φ，バーφに基づいて同時
に行われる。すなわち、図６に示すように前記コンパレ
ータ１の出力レベルであるノードＮ０の切り換わりに基
づいて、ラッチ信号φにより各ＮＯＲ回路８の出力信号
レベルであるノードＮ１は同時に切り換わる。
【００１９】このとき、前記ＮＯＲ回路８のいずれか二
つが瞬間的にＨレベルとなることがある。すると、例え
ば図５においてＮＯＲ回路８ａとＮＯＲ回路８ｂとが同
時にかつ瞬間的にＨレベルとなると、電源ＶD からＰチ
ャネルＭＯＳトランジスタＴrp1及びＮチャネルＭＯＳ
トランジスタＴrn1 を介してグランドＧＮＤに貫通電流
Ｉp が流れる。
つが瞬間的にＨレベルとなることがある。すると、例え
ば図５においてＮＯＲ回路８ａとＮＯＲ回路８ｂとが同
時にかつ瞬間的にＨレベルとなると、電源ＶD からＰチ
ャネルＭＯＳトランジスタＴrp1及びＮチャネルＭＯＳ
トランジスタＴrn1 を介してグランドＧＮＤに貫通電流
Ｉp が流れる。
【００２０】このような貫通電流はデジタル出力信号Ｄ
０〜Ｄ７において、切り換わるビット数が多くなるほど
増大する。そして、貫通電流が増大すると電源にノイズ
が発生して、コンパレータ１の動作に悪影響を及ぼすこ
とにより、変換精度の劣化の原因となることがある。
０〜Ｄ７において、切り換わるビット数が多くなるほど
増大する。そして、貫通電流が増大すると電源にノイズ
が発生して、コンパレータ１の動作に悪影響を及ぼすこ
とにより、変換精度の劣化の原因となることがある。
【００２１】この発明の目的は、並列型アナログーデジ
タル変換器のエンコーダにおける貫通電流の発生を阻止
して、変換精度の向上を図ることにある。
タル変換器のエンコーダにおける貫通電流の発生を阻止
して、変換精度の向上を図ることにある。
【００２２】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、基準電圧Ｖref を抵抗ラダー２で
分割した多数の比較基準電圧とアナログ入力信号Ｖinと
が多数のコンパレータ１で比較され、前記コンパレータ
１の出力信号がラッチ回路４を介してエンコーダ５に出
力され、前記ラッチ回路４の出力信号に基づいて前記エ
ンコーダ５のプルアップトランジスタＴrpとプルダウン
トランジスタＴrnを駆動することにより該エンコーダ５
から複数ビットのデジタル信号Ｄ０〜Ｄ７が出力され
る。
図である。すなわち、基準電圧Ｖref を抵抗ラダー２で
分割した多数の比較基準電圧とアナログ入力信号Ｖinと
が多数のコンパレータ１で比較され、前記コンパレータ
１の出力信号がラッチ回路４を介してエンコーダ５に出
力され、前記ラッチ回路４の出力信号に基づいて前記エ
ンコーダ５のプルアップトランジスタＴrpとプルダウン
トランジスタＴrnを駆動することにより該エンコーダ５
から複数ビットのデジタル信号Ｄ０〜Ｄ７が出力され
る。
【００２３】そして、前記エンコーダ５は前記ラッチ回
路４の出力信号の境界部分を検出するデコーダ部９と、
前記デコーダ部９の出力信号を複数ビットのデジタル信
号Ｄ０〜Ｄ７に変換するワイヤードロジック形式のエン
コーダ部１１と、前記デコーダ部９とエンコーダ部１１
との間に介在されて前記デコーダ部９の出力信号の立ち
上がり動作だけを遅延させるエンコーダドライバ１０と
から構成される。
路４の出力信号の境界部分を検出するデコーダ部９と、
前記デコーダ部９の出力信号を複数ビットのデジタル信
号Ｄ０〜Ｄ７に変換するワイヤードロジック形式のエン
コーダ部１１と、前記デコーダ部９とエンコーダ部１１
との間に介在されて前記デコーダ部９の出力信号の立ち
上がり動作だけを遅延させるエンコーダドライバ１０と
から構成される。
【００２４】また、図２に示すように前記エンコーダド
ライバ１０は前記デコーダ部９の出力信号がＮＯＲ回路
８ｃ及びＮＡＮＤ回路１２の一方の入力端子に入力さ
れ、前記ＮＯＲ回路８ｃの出力信号はインバータ回路７
ｆを介して前記ＮＡＮＤ回路１２の他方の入力端子に入
力され、前記ＮＡＮＤ回路１２の出力信号がインバータ
回路７ｇを介して前記ＮＯＲ回路８ｃの他方の入力端子
と前記エンコーダ部１１に出力される。
ライバ１０は前記デコーダ部９の出力信号がＮＯＲ回路
８ｃ及びＮＡＮＤ回路１２の一方の入力端子に入力さ
れ、前記ＮＯＲ回路８ｃの出力信号はインバータ回路７
ｆを介して前記ＮＡＮＤ回路１２の他方の入力端子に入
力され、前記ＮＡＮＤ回路１２の出力信号がインバータ
回路７ｇを介して前記ＮＯＲ回路８ｃの他方の入力端子
と前記エンコーダ部１１に出力される。
【００２５】
【作用】デコーダ部９からエンコーダドライバ１０を介
してエンコーダ部１１に出力される信号は、同エンコー
ダドライバ１０の動作によりすべて一旦Ｌレベルとなっ
た後に、特定の信号がＨレベルとなるため、エンコーダ
部１１のプルアップトランジスタＴrpとプルダウントラ
ンジスタＴrnが同時にオンされることはない。
してエンコーダ部１１に出力される信号は、同エンコー
ダドライバ１０の動作によりすべて一旦Ｌレベルとなっ
た後に、特定の信号がＨレベルとなるため、エンコーダ
部１１のプルアップトランジスタＴrpとプルダウントラ
ンジスタＴrnが同時にオンされることはない。
【００２６】
【実施例】以下、この発明を具体化した一実施例を図２
及び図３に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付して説明する。
及び図３に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付して説明する。
【００２７】図２は並列型アナログーデジタル変換器の
コンパレータ１からエンコーダ５までの具体的構成を示
す。コンパレータ１、デコーダ９部及びエンコーダ５は
前記従来例と同様に構成されている。
コンパレータ１からエンコーダ５までの具体的構成を示
す。コンパレータ１、デコーダ９部及びエンコーダ５は
前記従来例と同様に構成されている。
【００２８】前記デコーダ部９を構成する各ＮＯＲ回路
８とエンコーダ部１１との間にはエンコーダドライバ１
０が介在されている。そのエンコーダドライバ１０はＮ
ＡＮＤ回路１２、ＮＯＲ回路８ｃ及びインバータ回路７
ｆ，７ｇとから構成され、前記デコーダ部９を構成する
各ＮＯＲ回路８の出力信号が各エンコーダドライバ１０
のＮＡＮＤ回路１２の一方の入力端子と、ＮＯＲ回路８
ｃの一方の入力端子に入力される。
８とエンコーダ部１１との間にはエンコーダドライバ１
０が介在されている。そのエンコーダドライバ１０はＮ
ＡＮＤ回路１２、ＮＯＲ回路８ｃ及びインバータ回路７
ｆ，７ｇとから構成され、前記デコーダ部９を構成する
各ＮＯＲ回路８の出力信号が各エンコーダドライバ１０
のＮＡＮＤ回路１２の一方の入力端子と、ＮＯＲ回路８
ｃの一方の入力端子に入力される。
【００２９】前記ＮＯＲ回路８ｃの出力信号はインバー
タ回路７ｆを介して前記ＮＡＮＤ回路１２の他方の入力
端子に入力されている。前記ＮＡＮＤ回路１２の出力信
号はインバータ回路７ｇを介して前記ＮＯＲ回路８ｃの
他方の入力端子に入力されるとともに、前記エンコーダ
１１に出力される。
タ回路７ｆを介して前記ＮＡＮＤ回路１２の他方の入力
端子に入力されている。前記ＮＡＮＤ回路１２の出力信
号はインバータ回路７ｇを介して前記ＮＯＲ回路８ｃの
他方の入力端子に入力されるとともに、前記エンコーダ
１１に出力される。
【００３０】このように構成された各エンコーダドライ
バ１０は、前記デコーダ部９を構成するＮＯＲ回路８の
出力信号の立ち下がりが、ＮＡＮＤ回路１２及びインバ
ータ回路７ｇを介して速やかにエンコーダ５に出力され
る。
バ１０は、前記デコーダ部９を構成するＮＯＲ回路８の
出力信号の立ち下がりが、ＮＡＮＤ回路１２及びインバ
ータ回路７ｇを介して速やかにエンコーダ５に出力され
る。
【００３１】また、前記ＮＯＲ回路８の出力信号の立ち
上がりはＮＯＲ回路８ｃ、インバータ回路７ｆからＮＡ
ＮＤ回路１２及びインバータ回路７ｇを介してエンコー
ダ５に出力される。従って、前記各ＮＯＲ回路８の出力
信号の立ち上がりは、前記出力信号の立ち下がりより遅
れてエンコーダ１１に出力される。
上がりはＮＯＲ回路８ｃ、インバータ回路７ｆからＮＡ
ＮＤ回路１２及びインバータ回路７ｇを介してエンコー
ダ５に出力される。従って、前記各ＮＯＲ回路８の出力
信号の立ち上がりは、前記出力信号の立ち下がりより遅
れてエンコーダ１１に出力される。
【００３２】さて、上記のように構成されたアナログー
デジタル変換器では、デジタル出力信号Ｄ０〜Ｄ７の切
り換わりは前記ラッチ信号φ，バーφに基づいて行われ
る。すなわち、図３に示すように前記各コンパレータ１
の出力レベルであるノードＮ０の切り換わりに基づい
て、ラッチ信号φにより各ＮＯＲ回路８の出力信号レベ
ルは同時に切り換わる。
デジタル変換器では、デジタル出力信号Ｄ０〜Ｄ７の切
り換わりは前記ラッチ信号φ，バーφに基づいて行われ
る。すなわち、図３に示すように前記各コンパレータ１
の出力レベルであるノードＮ０の切り換わりに基づい
て、ラッチ信号φにより各ＮＯＲ回路８の出力信号レベ
ルは同時に切り換わる。
【００３３】各ＮＯＲ回路８の出力信号はそれぞれ各エ
ンコーダドライバ１０に出力される。各エンコーダドラ
イバ１０は各ＮＯＲ回路８の出力信号の立ち下がりは速
やかにエンコーダ部１１に出力し、各ＮＯＲ回路８の出
力信号の立ち上がりは遅延させてエンコーダ部１１に出
力する。
ンコーダドライバ１０に出力される。各エンコーダドラ
イバ１０は各ＮＯＲ回路８の出力信号の立ち下がりは速
やかにエンコーダ部１１に出力し、各ＮＯＲ回路８の出
力信号の立ち上がりは遅延させてエンコーダ部１１に出
力する。
【００３４】従って、各エンコーダドライバ１０の出力
信号、すなわちノードＮ２は、図３に示すようにすべて
一旦はＬレベルとなり、次いでＨレベルの出力信号を出
力するいずれか一つのＮＯＲ回路８に接続されているエ
ンコーダドライバ１０のノードＮ２がＨレベルとなる。
信号、すなわちノードＮ２は、図３に示すようにすべて
一旦はＬレベルとなり、次いでＨレベルの出力信号を出
力するいずれか一つのＮＯＲ回路８に接続されているエ
ンコーダドライバ１０のノードＮ２がＨレベルとなる。
【００３５】この結果、エンコーダ部１１において同一
の出力信号線に接続されるプルダウントランジスタＴrn
とプルアップトランジスタＴrpとが同時にオンされるこ
とはないため、電源ＶD からグランドＧＮＤへの貫通電
流の発生を阻止することができる。
の出力信号線に接続されるプルダウントランジスタＴrn
とプルアップトランジスタＴrpとが同時にオンされるこ
とはないため、電源ＶD からグランドＧＮＤへの貫通電
流の発生を阻止することができる。
【００３６】
【発明の効果】以上詳述したように、この発明はアナロ
グーデジタル変換器のエンコーダにおける貫通電流の発
生を阻止して、変換精度の向上を図ることができる優れ
た効果を発揮する。
グーデジタル変換器のエンコーダにおける貫通電流の発
生を阻止して、変換精度の向上を図ることができる優れ
た効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】一実施例の動作を示す波形図である。
【図４】本発明に関する並列型アナログーデジタル変換
器を示すブロック図である。
器を示すブロック図である。
【図５】従来例を示す回路図である。
【図６】従来例の動作を示す波形図である。
１ コンパレータ ２ 抵抗ラダー ４ ラッチ回路 ５ エンコーダ ９ デコーダ部 １０ エンコーダドライバ １１ エンコーダ部 Ｖref 基準電圧 Ｖin アナログ入力信号 Ｄ０〜Ｄ７ デジタル出力信号 Ｔrp プルアップトランジスタ Ｔrn プルダウントランジスタ
Claims (2)
- 【請求項１】 基準電圧（Ｖref）を抵抗ラダー（２）
で分割した多数の比較基準電圧とアナログ入力信号（Ｖ
in）とを多数のコンパレータ（１）で比較し、前記コン
パレータ（１）の出力信号をラッチ回路（４）を介して
エンコーダ（５）に出力し、前記ラッチ回路（４）の出
力信号に基づいて前記エンコーダ（５）のプルアップト
ランジスタ（Ｔrp）とプルダウントランジスタ（Ｔrn）
を駆動することにより該エンコーダ（５）から複数ビッ
トのデジタル出力信号（Ｄ０〜Ｄ７）を出力するアナロ
グ−デジタル変換器であって、 前記エンコーダ（５）は前記ラッチ回路（４）の出力信
号の境界部分を検出するデコーダ部（９）と、前記デコ
ーダ部（９）の出力信号を複数ビットのデジタル信号
（Ｄ０〜Ｄ７）に変換するワイヤードロジック形式のエ
ンコーダ部（１１）と、前記デコーダ部（９）とエンコ
ーダ部（１１）との間に介在されて前記デコーダ部
（９）の出力信号の立ち上がり動作だけを遅延させて該
エンコーダ部（１１）に出力するエンコーダドライバ
（１０）とから構成したことを特徴とするアナログ−デ
ジタル変換器。 - 【請求項２】 前記エンコーダドライバ（１０）は前記
デコーダ部（９）の出力信号がＮＯＲ回路（８ｃ）及び
ＮＡＮＤ回路（１２）の一方の入力端子に入力され、前
記ＮＯＲ回路（８ｃ）の出力信号はインバータ回路（７
ｆ）を介して前記ＮＡＮＤ回路（１２）の他方の入力端
子に入力され、前記ＮＡＮＤ回路（１２）の出力信号は
インバータ回路（７ｇ）を介して前記ＮＯＲ回路（８
ｃ）の他方の入力端子と前記エンコーダ部（１１）に出
力されることを特徴とする請求項１記載のアナログ−デ
ジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31064092A JP3360740B2 (ja) | 1992-11-19 | 1992-11-19 | アナログ−デジタル変換器 |
Applications Claiming Priority (1)
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| JP31064092A JP3360740B2 (ja) | 1992-11-19 | 1992-11-19 | アナログ−デジタル変換器 |
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Family Applications (1)
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1992
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|---|---|
| JPH06164398A (ja) | 1994-06-10 |
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