JP3360740B2 - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
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- JP3360740B2 JP3360740B2 JP31064092A JP31064092A JP3360740B2 JP 3360740 B2 JP3360740 B2 JP 3360740B2 JP 31064092 A JP31064092 A JP 31064092A JP 31064092 A JP31064092 A JP 31064092A JP 3360740 B2 JP3360740 B2 JP 3360740B2
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- signal
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Description
【0001】
【産業上の利用分野】この発明はアナログ−デジタル変
換器に関し、特に高速で動作する全並列型、あるいは直
並列型アナログ−デジタル変換器に関するものである。
換器に関し、特に高速で動作する全並列型、あるいは直
並列型アナログ−デジタル変換器に関するものである。
【0002】近年、種々の電子機器においてアナログ−
デジタル変換器が広く使用されるようになっている。こ
のようなアナログ−デジタル変換器ではその高分解能化
及び高精度化が益々要請されている。
デジタル変換器が広く使用されるようになっている。こ
のようなアナログ−デジタル変換器ではその高分解能化
及び高精度化が益々要請されている。
【0003】
【従来の技術】図4は従来の8ビット構成の並列型アナ
ログ−デジタル変換器の一例を示す。すなわち、256
個のコンパレータ1の一方の入力端子にはアナログ入力
信号Vinが入力され、各コンパレータ1の他方の入力端
子には基準電圧+Vref ,−Vref の電位差を抵抗ラダ
ー2で分割した比較基準電圧が入力されている。
ログ−デジタル変換器の一例を示す。すなわち、256
個のコンパレータ1の一方の入力端子にはアナログ入力
信号Vinが入力され、各コンパレータ1の他方の入力端
子には基準電圧+Vref ,−Vref の電位差を抵抗ラダ
ー2で分割した比較基準電圧が入力されている。
【0004】各コンパレータ1はクロックドライバー回
路3から出力されるクロック信号CLKに基づいて前記
アナログ入力信号Vinと比較基準電圧とを比較する。従
って、各コンパレータ1の出力信号はアナログ入力信号
Vinに応じて、比較基準電圧の低電位側から高電位側に
かけて、例えば「・・・0001111・・・」、ある
いは「・・・1110000・・・」となり、一般的に
温度計コードと呼ばれる出力信号が出力される。
路3から出力されるクロック信号CLKに基づいて前記
アナログ入力信号Vinと比較基準電圧とを比較する。従
って、各コンパレータ1の出力信号はアナログ入力信号
Vinに応じて、比較基準電圧の低電位側から高電位側に
かけて、例えば「・・・0001111・・・」、ある
いは「・・・1110000・・・」となり、一般的に
温度計コードと呼ばれる出力信号が出力される。
【0005】各コンパレータ1の出力信号はラッチ回路
4に出力される。ラッチ回路4は各コンパレータ1の出
力信号を前記クロック信号CLKに基づいてラッチして
エンコーダ5に出力する。
4に出力される。ラッチ回路4は各コンパレータ1の出
力信号を前記クロック信号CLKに基づいてラッチして
エンコーダ5に出力する。
【0006】前記エンコーダ5はラッチ回路4から出力
される出力信号を8ビットのデジタル2進信号に変換し
て出力ラッチ回路6に出力し、出力ラッチ回路6はエン
コーダ5の出力信号をラッチして8ビットの出力信号D
0〜D7を出力する。
される出力信号を8ビットのデジタル2進信号に変換し
て出力ラッチ回路6に出力し、出力ラッチ回路6はエン
コーダ5の出力信号をラッチして8ビットの出力信号D
0〜D7を出力する。
【0007】前記ラッチ回路4、エンコーダ5の具体的
構成を図5に従って説明すると、各コンパレータ1の出
力信号はスイッチ回路S1を介してインバータ回路7a
に入力される。前記インバータ回路7aの出力信号はイ
ンバータ回路7bに入力され、同インバータ回路7bの
出力信号はスイッチ回路S2を介して前記インバータ回
路7aに入力される。
構成を図5に従って説明すると、各コンパレータ1の出
力信号はスイッチ回路S1を介してインバータ回路7a
に入力される。前記インバータ回路7aの出力信号はイ
ンバータ回路7bに入力され、同インバータ回路7bの
出力信号はスイッチ回路S2を介して前記インバータ回
路7aに入力される。
【0008】前記スイッチ回路S1,S2は前記クロッ
ク信号CLKに基づく相補信号であるラッチ信号φ、バ
ーφに基づいて開閉され、一方が開路されると他方が閉
路される。
ク信号CLKに基づく相補信号であるラッチ信号φ、バ
ーφに基づいて開閉され、一方が開路されると他方が閉
路される。
【0009】従って、スイッチ回路S1が閉路されると
ともにスイッチ回路S2が開路されている状態で、前記
コンパレータ1の出力信号がインバータ回路7aに入力
される。
ともにスイッチ回路S2が開路されている状態で、前記
コンパレータ1の出力信号がインバータ回路7aに入力
される。
【0010】次いでスイッチ回路S1が開路されるとと
もにスイッチ回路S2が閉路されると、前記コンパレー
タ1の出力信号がインバータ回路7a,7bにラッチさ
れる。従って、インバータ回路7a,7bとスイッチ回
路S1,S2で各コンパレータ1の出力信号をラッチす
るラッチ回路4が構成される。
もにスイッチ回路S2が閉路されると、前記コンパレー
タ1の出力信号がインバータ回路7a,7bにラッチさ
れる。従って、インバータ回路7a,7bとスイッチ回
路S1,S2で各コンパレータ1の出力信号をラッチす
るラッチ回路4が構成される。
【0011】前記インバータ回路7aの出力信号はイン
バータ回路7cに入力され、そのインバータ回路7cの
出力信号は前記エンコーダ5に出力される。すなわち、
インバータ回路7cの出力信号はNOR回路8の一方の
入力端子に入力されるとともに、インバータ回路7dを
介して上位、すなわち高電位側のNOR回路8の他方の
入力端子に入力される。
バータ回路7cに入力され、そのインバータ回路7cの
出力信号は前記エンコーダ5に出力される。すなわち、
インバータ回路7cの出力信号はNOR回路8の一方の
入力端子に入力されるとともに、インバータ回路7dを
介して上位、すなわち高電位側のNOR回路8の他方の
入力端子に入力される。
【0012】上記のようなラッチ回路4及び各ラッチ回
路4に接続されたNOR回路8の動作により、例えば低
電位側からコンパレータ1aまでの出力信号が「1」、
すなわちHレベルとなり、コンパレータ1aより高電位
側のコンパレータ1の出力信号が「0」、すなわちLレ
ベルとなると、NOR回路8aの出力信号がHレベルと
なるとともに、他のNOR回路8の出力信号はすべてL
レベルとなる。
路4に接続されたNOR回路8の動作により、例えば低
電位側からコンパレータ1aまでの出力信号が「1」、
すなわちHレベルとなり、コンパレータ1aより高電位
側のコンパレータ1の出力信号が「0」、すなわちLレ
ベルとなると、NOR回路8aの出力信号がHレベルと
なるとともに、他のNOR回路8の出力信号はすべてL
レベルとなる。
【0013】従って、各NOR回路8,8aは各コンパ
レータ1の出力信号の境界部分を検出するデコーダ部9
として動作する。前記デコーダ部9の出力信号はエンコ
ーダ部11に出力される。すなわち、デコーダ部9の各
NOR回路8の出力信号がそれぞれ複数のNチャネルM
OSトランジスタTrnのゲートに入力されるとともに、
インバータ回路7eを介してそれぞれ複数のPチャネル
MOSトランジスタTrpのゲートに入力されている。
レータ1の出力信号の境界部分を検出するデコーダ部9
として動作する。前記デコーダ部9の出力信号はエンコ
ーダ部11に出力される。すなわち、デコーダ部9の各
NOR回路8の出力信号がそれぞれ複数のNチャネルM
OSトランジスタTrnのゲートに入力されるとともに、
インバータ回路7eを介してそれぞれ複数のPチャネル
MOSトランジスタTrpのゲートに入力されている。
【0014】前記各NチャネルMOSトランジスタTrn
のドレインは、前記8ビットの出力信号D0〜D7を出
力する信号線のいずれか一つに接続されるとともに、ソ
ースはグランドGNDに接続されている。従って、各N
チャネルMOSトランジスタTrnはそのオン動作により
各信号線をグランドGNDのレベルに引き下げるプルダ
ウントランジスタとして動作する。
のドレインは、前記8ビットの出力信号D0〜D7を出
力する信号線のいずれか一つに接続されるとともに、ソ
ースはグランドGNDに接続されている。従って、各N
チャネルMOSトランジスタTrnはそのオン動作により
各信号線をグランドGNDのレベルに引き下げるプルダ
ウントランジスタとして動作する。
【0015】前記各PチャネルMOSトランジスタTrp
のドレインは、前記8ビットの出力信号を出力する信号
線のいずれか一つに接続されるとともに、ソースは電源
VDに接続されている。従って、各PチャネルMOSト
ランジスタTrpはそのオン動作により各信号線を電源V
D のレベルに引き上げるプルアップトランジスタとして
動作する。
のドレインは、前記8ビットの出力信号を出力する信号
線のいずれか一つに接続されるとともに、ソースは電源
VDに接続されている。従って、各PチャネルMOSト
ランジスタTrpはそのオン動作により各信号線を電源V
D のレベルに引き上げるプルアップトランジスタとして
動作する。
【0016】このような構成により、Hレベルの出力信
号を出力するNOR回路8に接続されるNチャネルMO
SトランジスタTrn及び同NOR回路8の出力信号がイ
ンバータ回路7eを介して入力されるPチャネルMOS
トランジスタTrpのみがオンされ、その他のトランジス
タはすべてオフされる。
号を出力するNOR回路8に接続されるNチャネルMO
SトランジスタTrn及び同NOR回路8の出力信号がイ
ンバータ回路7eを介して入力されるPチャネルMOS
トランジスタTrpのみがオンされ、その他のトランジス
タはすべてオフされる。
【0017】従って、上記のように例えばNOR回路8
aのみがHレベルの出力信号を出力する状態となると、
同NOR回路8aの出力端子に接続されるNチャネルM
OSトランジスタTrn及びNOR回路8aの出力端子に
インバータ回路7eを介して接続されるPチャネルMO
SトランジスタTrpがすべてオンされ、この場合には8
ビットの出力信号D0〜D7のうち、D1がHレベル、
D0,D2〜D7はLレベルとなる。このようにして、
アナログ入力信号Vinのレベルに対応した8ビットのデ
ジタル出力信号D0〜D7が出力される。
aのみがHレベルの出力信号を出力する状態となると、
同NOR回路8aの出力端子に接続されるNチャネルM
OSトランジスタTrn及びNOR回路8aの出力端子に
インバータ回路7eを介して接続されるPチャネルMO
SトランジスタTrpがすべてオンされ、この場合には8
ビットの出力信号D0〜D7のうち、D1がHレベル、
D0,D2〜D7はLレベルとなる。このようにして、
アナログ入力信号Vinのレベルに対応した8ビットのデ
ジタル出力信号D0〜D7が出力される。
【0018】
【発明が解決しようとする課題】上記のようなアナログ
ーデジタル変換器では、デジタル出力信号D0〜D7の
切り換わりは前記ラッチ信号φ,バーφに基づいて同時
に行われる。すなわち、図6に示すように前記コンパレ
ータ1の出力レベルであるノードN0の切り換わりに基
づいて、ラッチ信号φにより各NOR回路8の出力信号
レベルであるノードN1は同時に切り換わる。
ーデジタル変換器では、デジタル出力信号D0〜D7の
切り換わりは前記ラッチ信号φ,バーφに基づいて同時
に行われる。すなわち、図6に示すように前記コンパレ
ータ1の出力レベルであるノードN0の切り換わりに基
づいて、ラッチ信号φにより各NOR回路8の出力信号
レベルであるノードN1は同時に切り換わる。
【0019】このとき、前記NOR回路8のいずれか二
つが瞬間的にHレベルとなることがある。すると、例え
ば図5においてNOR回路8aとNOR回路8bとが同
時にかつ瞬間的にHレベルとなると、電源VD からPチ
ャネルMOSトランジスタTrp1及びNチャネルMOS
トランジスタTrn1 を介してグランドGNDに貫通電流
Ip が流れる。
つが瞬間的にHレベルとなることがある。すると、例え
ば図5においてNOR回路8aとNOR回路8bとが同
時にかつ瞬間的にHレベルとなると、電源VD からPチ
ャネルMOSトランジスタTrp1及びNチャネルMOS
トランジスタTrn1 を介してグランドGNDに貫通電流
Ip が流れる。
【0020】このような貫通電流はデジタル出力信号D
0〜D7において、切り換わるビット数が多くなるほど
増大する。そして、貫通電流が増大すると電源にノイズ
が発生して、コンパレータ1の動作に悪影響を及ぼすこ
とにより、変換精度の劣化の原因となることがある。
0〜D7において、切り換わるビット数が多くなるほど
増大する。そして、貫通電流が増大すると電源にノイズ
が発生して、コンパレータ1の動作に悪影響を及ぼすこ
とにより、変換精度の劣化の原因となることがある。
【0021】この発明の目的は、並列型アナログーデジ
タル変換器のエンコーダにおける貫通電流の発生を阻止
して、変換精度の向上を図ることにある。
タル変換器のエンコーダにおける貫通電流の発生を阻止
して、変換精度の向上を図ることにある。
【0022】
【課題を解決するための手段】図1は本発明の原理説明
図である。すなわち、基準電圧Vref を抵抗ラダー2で
分割した多数の比較基準電圧とアナログ入力信号Vinと
が多数のコンパレータ1で比較され、前記コンパレータ
1の出力信号がラッチ回路4を介してエンコーダ5に出
力され、前記ラッチ回路4の出力信号に基づいて前記エ
ンコーダ5のプルアップトランジスタTrpとプルダウン
トランジスタTrnを駆動することにより該エンコーダ5
から複数ビットのデジタル信号D0〜D7が出力され
る。
図である。すなわち、基準電圧Vref を抵抗ラダー2で
分割した多数の比較基準電圧とアナログ入力信号Vinと
が多数のコンパレータ1で比較され、前記コンパレータ
1の出力信号がラッチ回路4を介してエンコーダ5に出
力され、前記ラッチ回路4の出力信号に基づいて前記エ
ンコーダ5のプルアップトランジスタTrpとプルダウン
トランジスタTrnを駆動することにより該エンコーダ5
から複数ビットのデジタル信号D0〜D7が出力され
る。
【0023】そして、前記エンコーダ5は前記ラッチ回
路4の出力信号の境界部分を検出するデコーダ部9と、
前記デコーダ部9の出力信号を複数ビットのデジタル信
号D0〜D7に変換するワイヤードロジック形式のエン
コーダ部11と、前記デコーダ部9とエンコーダ部11
との間に介在されて前記デコーダ部9の出力信号の立ち
上がり動作だけを遅延させるエンコーダドライバ10と
から構成される。
路4の出力信号の境界部分を検出するデコーダ部9と、
前記デコーダ部9の出力信号を複数ビットのデジタル信
号D0〜D7に変換するワイヤードロジック形式のエン
コーダ部11と、前記デコーダ部9とエンコーダ部11
との間に介在されて前記デコーダ部9の出力信号の立ち
上がり動作だけを遅延させるエンコーダドライバ10と
から構成される。
【0024】また、図2に示すように前記エンコーダド
ライバ10は前記デコーダ部9の出力信号がNOR回路
8c及びNAND回路12の一方の入力端子に入力さ
れ、前記NOR回路8cの出力信号はインバータ回路7
fを介して前記NAND回路12の他方の入力端子に入
力され、前記NAND回路12の出力信号がインバータ
回路7gを介して前記NOR回路8cの他方の入力端子
と前記エンコーダ部11に出力される。
ライバ10は前記デコーダ部9の出力信号がNOR回路
8c及びNAND回路12の一方の入力端子に入力さ
れ、前記NOR回路8cの出力信号はインバータ回路7
fを介して前記NAND回路12の他方の入力端子に入
力され、前記NAND回路12の出力信号がインバータ
回路7gを介して前記NOR回路8cの他方の入力端子
と前記エンコーダ部11に出力される。
【0025】
【作用】デコーダ部9からエンコーダドライバ10を介
してエンコーダ部11に出力される信号は、同エンコー
ダドライバ10の動作によりすべて一旦Lレベルとなっ
た後に、特定の信号がHレベルとなるため、エンコーダ
部11のプルアップトランジスタTrpとプルダウントラ
ンジスタTrnが同時にオンされることはない。
してエンコーダ部11に出力される信号は、同エンコー
ダドライバ10の動作によりすべて一旦Lレベルとなっ
た後に、特定の信号がHレベルとなるため、エンコーダ
部11のプルアップトランジスタTrpとプルダウントラ
ンジスタTrnが同時にオンされることはない。
【0026】
【実施例】以下、この発明を具体化した一実施例を図2
及び図3に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付して説明する。
及び図3に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付して説明する。
【0027】図2は並列型アナログーデジタル変換器の
コンパレータ1からエンコーダ5までの具体的構成を示
す。コンパレータ1、デコーダ9部及びエンコーダ5は
前記従来例と同様に構成されている。
コンパレータ1からエンコーダ5までの具体的構成を示
す。コンパレータ1、デコーダ9部及びエンコーダ5は
前記従来例と同様に構成されている。
【0028】前記デコーダ部9を構成する各NOR回路
8とエンコーダ部11との間にはエンコーダドライバ1
0が介在されている。そのエンコーダドライバ10はN
AND回路12、NOR回路8c及びインバータ回路7
f,7gとから構成され、前記デコーダ部9を構成する
各NOR回路8の出力信号が各エンコーダドライバ10
のNAND回路12の一方の入力端子と、NOR回路8
cの一方の入力端子に入力される。
8とエンコーダ部11との間にはエンコーダドライバ1
0が介在されている。そのエンコーダドライバ10はN
AND回路12、NOR回路8c及びインバータ回路7
f,7gとから構成され、前記デコーダ部9を構成する
各NOR回路8の出力信号が各エンコーダドライバ10
のNAND回路12の一方の入力端子と、NOR回路8
cの一方の入力端子に入力される。
【0029】前記NOR回路8cの出力信号はインバー
タ回路7fを介して前記NAND回路12の他方の入力
端子に入力されている。前記NAND回路12の出力信
号はインバータ回路7gを介して前記NOR回路8cの
他方の入力端子に入力されるとともに、前記エンコーダ
11に出力される。
タ回路7fを介して前記NAND回路12の他方の入力
端子に入力されている。前記NAND回路12の出力信
号はインバータ回路7gを介して前記NOR回路8cの
他方の入力端子に入力されるとともに、前記エンコーダ
11に出力される。
【0030】このように構成された各エンコーダドライ
バ10は、前記デコーダ部9を構成するNOR回路8の
出力信号の立ち下がりが、NAND回路12及びインバ
ータ回路7gを介して速やかにエンコーダ5に出力され
る。
バ10は、前記デコーダ部9を構成するNOR回路8の
出力信号の立ち下がりが、NAND回路12及びインバ
ータ回路7gを介して速やかにエンコーダ5に出力され
る。
【0031】また、前記NOR回路8の出力信号の立ち
上がりはNOR回路8c、インバータ回路7fからNA
ND回路12及びインバータ回路7gを介してエンコー
ダ5に出力される。従って、前記各NOR回路8の出力
信号の立ち上がりは、前記出力信号の立ち下がりより遅
れてエンコーダ11に出力される。
上がりはNOR回路8c、インバータ回路7fからNA
ND回路12及びインバータ回路7gを介してエンコー
ダ5に出力される。従って、前記各NOR回路8の出力
信号の立ち上がりは、前記出力信号の立ち下がりより遅
れてエンコーダ11に出力される。
【0032】さて、上記のように構成されたアナログー
デジタル変換器では、デジタル出力信号D0〜D7の切
り換わりは前記ラッチ信号φ,バーφに基づいて行われ
る。すなわち、図3に示すように前記各コンパレータ1
の出力レベルであるノードN0の切り換わりに基づい
て、ラッチ信号φにより各NOR回路8の出力信号レベ
ルは同時に切り換わる。
デジタル変換器では、デジタル出力信号D0〜D7の切
り換わりは前記ラッチ信号φ,バーφに基づいて行われ
る。すなわち、図3に示すように前記各コンパレータ1
の出力レベルであるノードN0の切り換わりに基づい
て、ラッチ信号φにより各NOR回路8の出力信号レベ
ルは同時に切り換わる。
【0033】各NOR回路8の出力信号はそれぞれ各エ
ンコーダドライバ10に出力される。各エンコーダドラ
イバ10は各NOR回路8の出力信号の立ち下がりは速
やかにエンコーダ部11に出力し、各NOR回路8の出
力信号の立ち上がりは遅延させてエンコーダ部11に出
力する。
ンコーダドライバ10に出力される。各エンコーダドラ
イバ10は各NOR回路8の出力信号の立ち下がりは速
やかにエンコーダ部11に出力し、各NOR回路8の出
力信号の立ち上がりは遅延させてエンコーダ部11に出
力する。
【0034】従って、各エンコーダドライバ10の出力
信号、すなわちノードN2は、図3に示すようにすべて
一旦はLレベルとなり、次いでHレベルの出力信号を出
力するいずれか一つのNOR回路8に接続されているエ
ンコーダドライバ10のノードN2がHレベルとなる。
信号、すなわちノードN2は、図3に示すようにすべて
一旦はLレベルとなり、次いでHレベルの出力信号を出
力するいずれか一つのNOR回路8に接続されているエ
ンコーダドライバ10のノードN2がHレベルとなる。
【0035】この結果、エンコーダ部11において同一
の出力信号線に接続されるプルダウントランジスタTrn
とプルアップトランジスタTrpとが同時にオンされるこ
とはないため、電源VD からグランドGNDへの貫通電
流の発生を阻止することができる。
の出力信号線に接続されるプルダウントランジスタTrn
とプルアップトランジスタTrpとが同時にオンされるこ
とはないため、電源VD からグランドGNDへの貫通電
流の発生を阻止することができる。
【0036】
【発明の効果】以上詳述したように、この発明はアナロ
グーデジタル変換器のエンコーダにおける貫通電流の発
生を阻止して、変換精度の向上を図ることができる優れ
た効果を発揮する。
グーデジタル変換器のエンコーダにおける貫通電流の発
生を阻止して、変換精度の向上を図ることができる優れ
た効果を発揮する。
【図1】本発明の原理説明図である。
【図2】本発明の一実施例を示す回路図である。
【図3】一実施例の動作を示す波形図である。
【図4】本発明に関する並列型アナログーデジタル変換
器を示すブロック図である。
器を示すブロック図である。
【図5】従来例を示す回路図である。
【図6】従来例の動作を示す波形図である。
1 コンパレータ 2 抵抗ラダー 4 ラッチ回路 5 エンコーダ 9 デコーダ部 10 エンコーダドライバ 11 エンコーダ部 Vref 基準電圧 Vin アナログ入力信号 D0〜D7 デジタル出力信号 Trp プルアップトランジスタ Trn プルダウントランジスタ
Claims (2)
- 【請求項1】 基準電圧(Vref)を抵抗ラダー(2)
で分割した多数の比較基準電圧とアナログ入力信号(V
in)とを多数のコンパレータ(1)で比較し、前記コン
パレータ(1)の出力信号をラッチ回路(4)を介して
エンコーダ(5)に出力し、前記ラッチ回路(4)の出
力信号に基づいて前記エンコーダ(5)のプルアップト
ランジスタ(Trp)とプルダウントランジスタ(Trn)
を駆動することにより該エンコーダ(5)から複数ビッ
トのデジタル出力信号(D0〜D7)を出力するアナロ
グ−デジタル変換器であって、 前記エンコーダ(5)は前記ラッチ回路(4)の出力信
号の境界部分を検出するデコーダ部(9)と、前記デコ
ーダ部(9)の出力信号を複数ビットのデジタル信号
(D0〜D7)に変換するワイヤードロジック形式のエ
ンコーダ部(11)と、前記デコーダ部(9)とエンコ
ーダ部(11)との間に介在されて前記デコーダ部
(9)の出力信号の立ち上がり動作だけを遅延させて該
エンコーダ部(11)に出力するエンコーダドライバ
(10)とから構成したことを特徴とするアナログ−デ
ジタル変換器。 - 【請求項2】 前記エンコーダドライバ(10)は前記
デコーダ部(9)の出力信号がNOR回路(8c)及び
NAND回路(12)の一方の入力端子に入力され、前
記NOR回路(8c)の出力信号はインバータ回路(7
f)を介して前記NAND回路(12)の他方の入力端
子に入力され、前記NAND回路(12)の出力信号は
インバータ回路(7g)を介して前記NOR回路(8
c)の他方の入力端子と前記エンコーダ部(11)に出
力されることを特徴とする請求項1記載のアナログ−デ
ジタル変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31064092A JP3360740B2 (ja) | 1992-11-19 | 1992-11-19 | アナログ−デジタル変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31064092A JP3360740B2 (ja) | 1992-11-19 | 1992-11-19 | アナログ−デジタル変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06164398A JPH06164398A (ja) | 1994-06-10 |
JP3360740B2 true JP3360740B2 (ja) | 2002-12-24 |
Family
ID=18007688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31064092A Expired - Fee Related JP3360740B2 (ja) | 1992-11-19 | 1992-11-19 | アナログ−デジタル変換器 |
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1992
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Publication number | Publication date |
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JPH06164398A (ja) | 1994-06-10 |
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