JP2775774B2 - Ａｄ変換回路 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アナログ信号をデジタル信号に変換する
AD変換器にかかわり、特にアナログ信号を上位及び下位
の２段階でデジタル信号に変換する直並列方式のAD変換
回路に関するものである。
AD変換器にかかわり、特にアナログ信号を上位及び下位
の２段階でデジタル信号に変換する直並列方式のAD変換
回路に関するものである。
〔発明の概要〕 本発明のAD変換回路は、アナログ信号をまず粗い量子
化によって数値化し、上位の変換コードを得ると共に、
次に、この上位の変換コードの量子化の誤差を数値化す
ることによって下位の変換コードを得るような直並列型
のAD変換器において、下位の数値化変換レベルの幅を拡
張することによって上位変換コードの補正が行なわれる
ようにすると共に、AD変換回路のIC化に際して、回路構
成が容易になるようにしたものである。
化によって数値化し、上位の変換コードを得ると共に、
次に、この上位の変換コードの量子化の誤差を数値化す
ることによって下位の変換コードを得るような直並列型
のAD変換器において、下位の数値化変換レベルの幅を拡
張することによって上位変換コードの補正が行なわれる
ようにすると共に、AD変換回路のIC化に際して、回路構
成が容易になるようにしたものである。
アナログ信号をデジタル信号に変換するAD変換器に
は、各種の変換方式が提案されているが、一般的には、
アナログ信号の振幅を変換ビット数と等しくなるように
量子化し、量子化された信号を複数個のコンパレータに
入力してデジタルコードに変換するフラッシュタイプ
（並列型）のAD変換回路が多用されている。
は、各種の変換方式が提案されているが、一般的には、
アナログ信号の振幅を変換ビット数と等しくなるように
量子化し、量子化された信号を複数個のコンパレータに
入力してデジタルコードに変換するフラッシュタイプ
（並列型）のAD変換回路が多用されている。
このような並列型のAD変換器は原理的には高速動作が
可能であるが、変換ビット数をｎとすると、少なくとも
2n−１個のコンパレータが必要になり、例えば８ビット
の変換コードを得るために255個の比較器が必要にな
る。そのため、高分解能のデジタルコードを得るため
に、数万個の能動素子をIC化によって形成することが要
請される。
可能であるが、変換ビット数をｎとすると、少なくとも
2n−１個のコンパレータが必要になり、例えば８ビット
の変換コードを得るために255個の比較器が必要にな
る。そのため、高分解能のデジタルコードを得るため
に、数万個の能動素子をIC化によって形成することが要
請される。
そこで、アナログ信号をｎビットのデジタル信号に変
換する際に、まず、アナログ信号を粗い量子化によって
数値化し、MSBを含む上位のａビットの変換コードを得
ると共に、この上位の変換コードの誤差、すなわち、量
子化ノイズを少なくするために、さらに上位の量子化範
囲を細分化して数値化し、LSBを含む下位ｂ（ｎ−ａ）
ビットの変換コードを得るようにしたAD変換回路が提案
されている。
換する際に、まず、アナログ信号を粗い量子化によって
数値化し、MSBを含む上位のａビットの変換コードを得
ると共に、この上位の変換コードの誤差、すなわち、量
子化ノイズを少なくするために、さらに上位の量子化範
囲を細分化して数値化し、LSBを含む下位ｂ（ｎ−ａ）
ビットの変換コードを得るようにしたAD変換回路が提案
されている。
第６図はかかる新直並列型のAD変換回路（以下、単に
直並列型のAD変換回路という）の概要を示すブロック図
であって、アナログ信号を４ビットのデジタルコードに
変換する回路構成を示している。
直並列型のAD変換回路という）の概要を示すブロック図
であって、アナログ信号を４ビットのデジタルコードに
変換する回路構成を示している。
この図で、R1〜R16は基準電位VRT−VRB（０〜−2V）
の端子に直列に接続されている基準抵抗、CU1〜CU3は一
方の入力端子に変換すべきアナログ信号Vinが供給さ
れ、他方の入力端子に前記基準抵抗R1〜R16で分圧され
た粗い量子化レベルの基準電圧（V1,V2,V3）が入力され
ている上位コンパレータ、CD1〜CD3は同じくアナログ信
号Vinが一方の入力端子に供給され、他方の入力端子に
は前記基準抵抗R1〜R16で細かく分圧された基準電圧が
スイッチS1〜S12を介して供給されている下位コンパレ
ータである。
の端子に直列に接続されている基準抵抗、CU1〜CU3は一
方の入力端子に変換すべきアナログ信号Vinが供給さ
れ、他方の入力端子に前記基準抵抗R1〜R16で分圧され
た粗い量子化レベルの基準電圧（V1,V2,V3）が入力され
ている上位コンパレータ、CD1〜CD3は同じくアナログ信
号Vinが一方の入力端子に供給され、他方の入力端子に
は前記基準抵抗R1〜R16で細かく分圧された基準電圧が
スイッチS1〜S12を介して供給されている下位コンパレ
ータである。
又、一点鎖線で囲ったE1の部分は上位コンパレータC
U1〜CU3から出力される２直信号をエンコードして、例
えば、２ビットのバイナリコード（又は２の補数コー
ド）に変換する第１のエンコーダ、E2は同じく下位コン
パレータCD1〜CD2から出力される２値信号を２ビットの
バイナリコードに変換する第２のエンコーダである。
U1〜CU3から出力される２直信号をエンコードして、例
えば、２ビットのバイナリコード（又は２の補数コー
ド）に変換する第１のエンコーダ、E2は同じく下位コン
パレータCD1〜CD2から出力される２値信号を２ビットの
バイナリコードに変換する第２のエンコーダである。
第１のエンコーダE1には相補出力アンプCA1〜CA3及び
アンドゲートA1〜A4及びROM回路が設けられており、ア
ンドゲートA1から“1"レベルの信号が出力されたときは
前記スイッチS1〜S3をオンに制御し、アンドゲートA2か
ら“1"レベルの信号が出力されるとスイッチS4〜S6がオ
ンとなり、以下、同様にアンドゲートA3,及びA4の出力
によってスイッチS7〜S9及びS10〜S12がオンとなるよう
にコントロールされる。
アンドゲートA1〜A4及びROM回路が設けられており、ア
ンドゲートA1から“1"レベルの信号が出力されたときは
前記スイッチS1〜S3をオンに制御し、アンドゲートA2か
ら“1"レベルの信号が出力されるとスイッチS4〜S6がオ
ンとなり、以下、同様にアンドゲートA3,及びA4の出力
によってスイッチS7〜S9及びS10〜S12がオンとなるよう
にコントロールされる。
このような直並列型のAD変換回路は、例えば第７図に
示すように、アナログ信号VinはサンプリングパルスPS
の立上がり点でサンプリングされ、そのサンプリング電
圧VSが供給されると、第１のエンコーダE1がクロック信
号CLKの立下がり時点TH（τＡ遅れた点）で動作して、
上位コンパレータCU1〜CU3の２値信号出力を上位２ビッ
トのコード信号D1,D2に変換して出力し、同じサンプリ
ング電圧VSの値をクロック信号CLKの立上がり時点T
L（τＢ遅れた点）で動作する第２のエンコーダE2によ
って下位のコード信号D3,D4に変換するように駆動され
る。
示すように、アナログ信号VinはサンプリングパルスPS
の立上がり点でサンプリングされ、そのサンプリング電
圧VSが供給されると、第１のエンコーダE1がクロック信
号CLKの立下がり時点TH（τＡ遅れた点）で動作して、
上位コンパレータCU1〜CU3の２値信号出力を上位２ビッ
トのコード信号D1,D2に変換して出力し、同じサンプリ
ング電圧VSの値をクロック信号CLKの立上がり時点T
L（τＢ遅れた点）で動作する第２のエンコーダE2によ
って下位のコード信号D3,D4に変換するように駆動され
る。
すなわち、まず、基準電圧VRT〜VRBを分圧した基準電
圧V1,V2,V3とサンプリング電圧VSが、上位コンパレータ
CU1〜CU3によって比較され、例えばV3＜Vs＜V2であれ
ば、上位コンパレータCU3の出力が高電位（Ｈ）にな
り、CU1CU2は低電位（Ｌ）レベルになる。
圧V1,V2,V3とサンプリング電圧VSが、上位コンパレータ
CU1〜CU3によって比較され、例えばV3＜Vs＜V2であれ
ば、上位コンパレータCU3の出力が高電位（Ｈ）にな
り、CU1CU2は低電位（Ｌ）レベルになる。
すると、アンドゲートAG3の出力のみが“1"となり、
他のアンドゲートA1,A2,A4は“0"値を示す。
他のアンドゲートA1,A2,A4は“0"値を示す。
その結果、第１のエンコーダE1から上位２ビットの変
換コードとして〔01〕が出力される。
換コードとして〔01〕が出力される。
次に、この上位２ビットの変換コードをラッチした状
態でアンドゲートA3からコントロール信号が出力され、
スイッチS7〜S9をオンする。
態でアンドゲートA3からコントロール信号が出力され、
スイッチS7〜S9をオンする。
すると、V3＜VS＜V2のレベルにあるサンプリングされ
たアナログ信号が、さらに、抵抗R9〜R12によって分圧
された基準信号V23-1,V23-2,V23-3と下位コンパレータC
D1〜CD3によって比較され、例えば、V23-1＞VS＞V23-2
であるときは第２のエンコーダE2から下位２ビットの変
換コード〔10〕が出力される。
たアナログ信号が、さらに、抵抗R9〜R12によって分圧
された基準信号V23-1,V23-2,V23-3と下位コンパレータC
D1〜CD3によって比較され、例えば、V23-1＞VS＞V23-2
であるときは第２のエンコーダE2から下位２ビットの変
換コード〔10〕が出力される。
その結果、第１及び第２のエンコーダE1,E2からアナ
ログ信号Vinの４ビット変換コード〔0110〕が出力され
ることになる。
ログ信号Vinの４ビット変換コード〔0110〕が出力され
ることになる。
この直並列型AD変換回路は、変換コードを上位，及び
下位の２ビットに分けて出力するため、４ビットのAD変
換を行う際に必要とされるコンパレータの数を６個に低
減することができ、例えば８ビットのAD変換を行う際
は、並列型のAD変換器では255個のコンパレータが必要
であるが、この方式の場合は上位及び下位をそれぞれ４
ビットにすることにより（24−１）×２＝30個ですむと
いう利点がある。
下位の２ビットに分けて出力するため、４ビットのAD変
換を行う際に必要とされるコンパレータの数を６個に低
減することができ、例えば８ビットのAD変換を行う際
は、並列型のAD変換器では255個のコンパレータが必要
であるが、この方式の場合は上位及び下位をそれぞれ４
ビットにすることにより（24−１）×２＝30個ですむと
いう利点がある。
しかしながら、変換コードが２段階で行われるため、
特に、サンプリング周波数を高くしたときに次に説明す
るような問題点が発生する。
特に、サンプリング周波数を高くしたときに次に説明す
るような問題点が発生する。
アナログ信号を早い周期でサンプリングしたときは、
一般的にに、第８図（ａ），（ｂ）に示すようにサンプ
リング回路の応答性によってサンプリング時点tOからた
だちに一定のサンプリング電圧VSが得られることはな
く、初期の段階ではオーバーシュートが発生したり、セ
トリングタイムが長くなる場合が生じる。又、AD変換回
路を駆動するクロック信号の影響（キックバック）もサ
ンプリング電圧VSの変動を引き起す。
一般的にに、第８図（ａ），（ｂ）に示すようにサンプ
リング回路の応答性によってサンプリング時点tOからた
だちに一定のサンプリング電圧VSが得られることはな
く、初期の段階ではオーバーシュートが発生したり、セ
トリングタイムが長くなる場合が生じる。又、AD変換回
路を駆動するクロック信号の影響（キックバック）もサ
ンプリング電圧VSの変動を引き起す。
すると、上位変換コードを出力する時点THと、下位変
換コードを出力する時点TLのサンプリング電圧が異なる
ことになる。
換コードを出力する時点TLのサンプリング電圧が異なる
ことになる。
この場合、前述した４ビットのAD変換回路で説明した
ように、アナログ信号VSが上位２ビットの量子化レベル
の中間にある場合はともかくも、この量子化レベルの近
傍、例えば、基準電圧V1,V2,V3のレベルにきわめて近い
場合は問題がある。
ように、アナログ信号VSが上位２ビットの量子化レベル
の中間にある場合はともかくも、この量子化レベルの近
傍、例えば、基準電圧V1,V2,V3のレベルにきわめて近い
場合は問題がある。
例えば、アナログ信号の変換コードの真値が〔0111〕
の場合は、上位の変換時点THで1LSBの誤差が生じると、
上位２ビットが〔10〕になり、この〔10〕の変換コード
によって下位のコンパレータが選択されることにより
〔1000〕に変化することになる。
の場合は、上位の変換時点THで1LSBの誤差が生じると、
上位２ビットが〔10〕になり、この〔10〕の変換コード
によって下位のコンパレータが選択されることにより
〔1000〕に変化することになる。
したがって、前記したようにサンプリング回路のセト
リング特性が悪い場合は、上記コードの場合では比較的
早いタイミングで変換される上位２ビットの変換コード
が〔01〕から〔10〕に変化し易くなり、一般的に上位の
量子化レベル近傍の変換リニアリティが悪いという問題
点がある。
リング特性が悪い場合は、上記コードの場合では比較的
早いタイミングで変換される上位２ビットの変換コード
が〔01〕から〔10〕に変化し易くなり、一般的に上位の
量子化レベル近傍の変換リニアリティが悪いという問題
点がある。
本発明は、かかる問題点を解消することを目的として
なされたもので、マトリックス状に配列されているスイ
ッチングブロックと，このスイッチングブロックの行方
向に配置されている上位コンパレータによってアナログ
信号を、まず、上位の変換ビットによって数値化し、次
に、前記マトリックス状に配列されたスイッチングブロ
ックと，このスイッチングブロックの列方向に配置され
ている下位コンパレータによって下位の変換ビットに数
値化するような直並列型のAD変換回路を構成し、下位の
エンコーダから、下位変換コードと、上位変換コードの
範囲外にある冗長コードが得られるようにし、下位の変
換コードとして出力されるデータが、上位の変換コード
と異なるときは、上位の変換コードのデータを強制的に
修正するような構成とすると共に、基準電圧の印加点を
半周期ずらすことによってマトリックス回路の配線を容
易にするものである。
なされたもので、マトリックス状に配列されているスイ
ッチングブロックと，このスイッチングブロックの行方
向に配置されている上位コンパレータによってアナログ
信号を、まず、上位の変換ビットによって数値化し、次
に、前記マトリックス状に配列されたスイッチングブロ
ックと，このスイッチングブロックの列方向に配置され
ている下位コンパレータによって下位の変換ビットに数
値化するような直並列型のAD変換回路を構成し、下位の
エンコーダから、下位変換コードと、上位変換コードの
範囲外にある冗長コードが得られるようにし、下位の変
換コードとして出力されるデータが、上位の変換コード
と異なるときは、上位の変換コードのデータを強制的に
修正するような構成とすると共に、基準電圧の印加点を
半周期ずらすことによってマトリックス回路の配線を容
易にするものである。
冗長ビットを付加した直並列型のAD変換回路の場合
は、一般に基準電圧の印加回路及びコントロール回路が
複雑になるが、基準抵抗ラインンの折り返し点を半周期
ずらすことによってIC化における配線パターンを容易に
することができる。
は、一般に基準電圧の印加回路及びコントロール回路が
複雑になるが、基準抵抗ラインンの折り返し点を半周期
ずらすことによってIC化における配線パターンを容易に
することができる。
第１図は本発明の基礎となる冗長ビットを付加した直
並列型のAD変換回路の一実施例を示す回路図であって、
アナログ信号Vinを４ビットのデジタルコードに変換す
る回路構成を示している。
並列型のAD変換回路の一実施例を示す回路図であって、
アナログ信号Vinを４ビットのデジタルコードに変換す
る回路構成を示している。
この図で、11〜17,21〜27,31〜37,及び41〜47はマト
リックス状に構成されているスイッチングブロックを示
しており、この実施例では各スイッチングブロックは４
行−７列のマトリックス回路10とされている。
リックス状に構成されているスイッチングブロックを示
しており、この実施例では各スイッチングブロックは４
行−７列のマトリックス回路10とされている。
各スイッチングブロックには差動型のアンプ構成とさ
れているトランジスタQ1Q2,及びQ3を備えており、一部
分を除くと一方のトランジスタQ1側には基準電圧VRT−V
RBを基準抵抗R1〜R16で分圧した基準電圧が供給され、
他方のトランジスタQ2側にはデジタルコードに変換すべ
きアナログ信号Vinがそれぞれ供給されている。そし
て、共通エミッタは後述するコントロール信号によって
スイッチングされるトランジスタQ3を介して、それぞれ
電流源Ｉに共通して接続される。
れているトランジスタQ1Q2,及びQ3を備えており、一部
分を除くと一方のトランジスタQ1側には基準電圧VRT−V
RBを基準抵抗R1〜R16で分圧した基準電圧が供給され、
他方のトランジスタQ2側にはデジタルコードに変換すべ
きアナログ信号Vinがそれぞれ供給されている。そし
て、共通エミッタは後述するコントロール信号によって
スイッチングされるトランジスタQ3を介して、それぞれ
電流源Ｉに共通して接続される。
又、トランジスタQ1,Q2のコレクタには抵抗ｒを介し
て電源VDDが供給され、その出力端子は７個の下位コン
パレータ51〜57の比較器CD1〜CD7にそれぞれ入力され、
下位コンパレータ51〜57の初段アンプを兼用している。
て電源VDDが供給され、その出力端子は７個の下位コン
パレータ51〜57の比較器CD1〜CD7にそれぞれ入力され、
下位コンパレータ51〜57の初段アンプを兼用している。
各スイッチングブロック内のトランジスタQ1,Q2は、
それぞれのベースエミッタ間電圧VBEのバラツキがきわ
めて小さくなるように、IC基板上でそのエミッタ領域が
他のトランジスタ素子より広くなるように設定され、V
BEのバラツキが少なくとも変換ビットのLSBの量子化レ
ベル幅よりも、さらに小さくなるように設定されてい
る。
それぞれのベースエミッタ間電圧VBEのバラツキがきわ
めて小さくなるように、IC基板上でそのエミッタ領域が
他のトランジスタ素子より広くなるように設定され、V
BEのバラツキが少なくとも変換ビットのLSBの量子化レ
ベル幅よりも、さらに小さくなるように設定されてい
る。
そのため、このマトリッアス状に配置されたスイッチ
ングブロックの領域は、IC化に際してもっとも大きな領
域を占めることになる。
ングブロックの領域は、IC化に際してもっとも大きな領
域を占めることになる。
斜線をひいたスイッチングブロック11,12,16,17,21,2
2,26,27,31,32,36,37,41,42,46,47は2LSBの下位変換コ
ードに対して、さらに２ビットの冗長ビットを出力する
ものであり、特にこの中で、11,12,46,47はコントロー
ル信号によって能動化されたときに、常に、一定の２値
信号“H"又は“L"が出力されるように固定した入力信号
が与えられている。
2,26,27,31,32,36,37,41,42,46,47は2LSBの下位変換コ
ードに対して、さらに２ビットの冗長ビットを出力する
ものであり、特にこの中で、11,12,46,47はコントロー
ル信号によって能動化されたときに、常に、一定の２値
信号“H"又は“L"が出力されるように固定した入力信号
が与えられている。
又、特に、スイッチングブロックの第３行と第４行の
トランジスタQ1,Q2のコレクタは、スイッチングブロッ
クの第１行，第２行のトランジスタQ1,Q2のコレクタ出
力と反対方向のラインに接続され、基準電位VRT−VRBが
印加される直列基準抵抗R1〜R16のラインが折り返しで
作れるように工夫されている。
トランジスタQ1,Q2のコレクタは、スイッチングブロッ
クの第１行，第２行のトランジスタQ1,Q2のコレクタ出
力と反対方向のラインに接続され、基準電位VRT−VRBが
印加される直列基準抵抗R1〜R16のラインが折り返しで
作れるように工夫されている。
61,62,63は３個の上位コンパレータを示し、それぞれ
比較器CU1〜CU3,相補型の出力アンプCA,及びアンドゲー
トAU1〜AU4を備えている。
比較器CU1〜CU3,相補型の出力アンプCA,及びアンドゲー
トAU1〜AU4を備えている。
上位コンパレータ61〜63の各比較器CUの一方の入力に
はアナログ信号Vinが供給され、他方の入力には前述し
たように基準電位VRT−VRBを粗い量子化で分圧した基準
電圧V1,V2,V3が共給される。そして、上位コンパレータ
61,62,63の各比較器CUの出力は、サンプリングされたア
ナログ信号のレベルに対応して“H"又は“L"レベルとな
り、各アンゲートAUのいずれか１個のみが“1"レベルを
出力するように構成されている。
はアナログ信号Vinが供給され、他方の入力には前述し
たように基準電位VRT−VRBを粗い量子化で分圧した基準
電圧V1,V2,V3が共給される。そして、上位コンパレータ
61,62,63の各比較器CUの出力は、サンプリングされたア
ナログ信号のレベルに対応して“H"又は“L"レベルとな
り、各アンゲートAUのいずれか１個のみが“1"レベルを
出力するように構成されている。
各アンドゲードAUの出力信号はワイヤードオア接続さ
れ（以下図中「○」で記す）第１のエンコーダ80を介し
てバイナリコードに変換され、後述する選択ゲート93に
おいて、上位の２ビットコードD1,D2に修正が加えられ
る。
れ（以下図中「○」で記す）第１のエンコーダ80を介し
てバイナリコードに変換され、後述する選択ゲート93に
おいて、上位の２ビットコードD1,D2に修正が加えられ
る。
下位コンパレータ51〜57も上位コンパレータと同様に
構成されており、特に、下位コンパレータ53,54,55は上
位コンパレータによって選択された量子化レベル内をさ
らに細かく数値化して下位の２ビットのコードD3,D4を
第２のエンコーダ70を介して出力する。
構成されており、特に、下位コンパレータ53,54,55は上
位コンパレータによって選択された量子化レベル内をさ
らに細かく数値化して下位の２ビットのコードD3,D4を
第２のエンコーダ70を介して出力する。
しかし、このAD変換回路では、この下位コンパレータ
の左右に2LSBの冗長コードを生じるコンパレータ51,52
及び56,57が設けられ、上位コンパレータの変換範囲の
アナログ信号Vinに対してもコード変換動作が行われる
ようになされている。
の左右に2LSBの冗長コードを生じるコンパレータ51,52
及び56,57が設けられ、上位コンパレータの変換範囲の
アナログ信号Vinに対してもコード変換動作が行われる
ようになされている。
以下、上記した実施例の動作をアナログ信号Vinのサ
ンプリング電圧がVSの場合について説明する。
ンプリング電圧がVSの場合について説明する。
例えば、サンプリングされたアナログ信号のサンプリ
ング電圧VSがVRB＜VS＜V3であれば、上位コンパレータ6
1,62,63の比較器CUの出力がすべて“L"となり、そのア
ンドゲートAUは上から〔0001〕の２値信号を出力する。
そして、この信号〔0001〕が第１のエンコーダ80に入力
されると、ワイヤードオア回路によって最初の２列のラ
イン〔Ｉ〕には〔00〕、次の２列のライン〔II〕も〔0
0〕、次に２列のライン〔III〕には〔01〕が出力され
る。
ング電圧VSがVRB＜VS＜V3であれば、上位コンパレータ6
1,62,63の比較器CUの出力がすべて“L"となり、そのア
ンドゲートAUは上から〔0001〕の２値信号を出力する。
そして、この信号〔0001〕が第１のエンコーダ80に入力
されると、ワイヤードオア回路によって最初の２列のラ
イン〔Ｉ〕には〔00〕、次の２列のライン〔II〕も〔0
0〕、次に２列のライン〔III〕には〔01〕が出力され
る。
又、サンプリング電圧VSがV3＜VS＜V2のときは同様に
上位コンパレータのアンドゲートAU1,AU2,AU3,AU4から
〔0010〕となる信号が出力され、これが第１のエンコー
ダ80に入力されるとライン〔Ｉ〕から〔00〕、ライン
〔II〕からは〔01〕、ライン〔III〕からは〔10〕が出
力されるように構成されている。
上位コンパレータのアンドゲートAU1,AU2,AU3,AU4から
〔0010〕となる信号が出力され、これが第１のエンコー
ダ80に入力されるとライン〔Ｉ〕から〔00〕、ライン
〔II〕からは〔01〕、ライン〔III〕からは〔10〕が出
力されるように構成されている。
以下、V2＜VS＜V1,V1＜VS＜VRTの場合を含めて第１の
エンコーダ80の入力と出力の関係を第２図に示す。
エンコーダ80の入力と出力の関係を第２図に示す。
そして、各アンドゲートAU（1,2,3,4）の中で２値出
力信号がＨとなっているコントロールライン（x1,x2,
x3,x4）に接続されている各スイッチングブロックのト
ランジスタQ3がオンに制御され、さらに量子化レベルの
細かな数値化が実行される。
力信号がＨとなっているコントロールライン（x1,x2,
x3,x4）に接続されている各スイッチングブロックのト
ランジスタQ3がオンに制御され、さらに量子化レベルの
細かな数値化が実行される。
例えば、アンドゲートAu3のみが“H"レベルになると
スイッチングブロック31〜37のトランンジスタQ3がオン
となり、基準抵抗R7〜R13で分圧された基準電圧とサン
プリング電圧VSがスイッチングブロック31〜37で差動的
に増幅され、下位のコンパレータ51〜57によって比較さ
れることになる。同様に、アンドゲートAU2がＨレベル
のときはスイッチングブロック21〜27が能動化される。
スイッチングブロック31〜37のトランンジスタQ3がオン
となり、基準抵抗R7〜R13で分圧された基準電圧とサン
プリング電圧VSがスイッチングブロック31〜37で差動的
に増幅され、下位のコンパレータ51〜57によって比較さ
れることになる。同様に、アンドゲートAU2がＨレベル
のときはスイッチングブロック21〜27が能動化される。
このように、下位の変換コードはスイッチングブロッ
クの行単位で、サンプリングされた電圧VSとその行の基
準抵抗で分圧され基準電圧が比較され、下位コンパレー
タ51〜57のアンドゲートAD1〜AD8から第３図に示すよう
に２値信号が出力され、この２値信号がエンコードされ
ることにより、下位コードライン〔IV〕からは下位２ビ
ットの変換コードD3,D4が出力される。又、同時に修正
ラインV,VI,VIIの出力レベルも第３図に示すように変化
する。
クの行単位で、サンプリングされた電圧VSとその行の基
準抵抗で分圧され基準電圧が比較され、下位コンパレー
タ51〜57のアンドゲートAD1〜AD8から第３図に示すよう
に２値信号が出力され、この２値信号がエンコードされ
ることにより、下位コードライン〔IV〕からは下位２ビ
ットの変換コードD3,D4が出力される。又、同時に修正
ラインV,VI,VIIの出力レベルも第３図に示すように変化
する。
そして、以下，，で示すように、この修正ライ
ンV,VI,VIIのいずれかに１レベルの信号が出力されたと
きに、前記第１のエンコーダ80のラインI,II,IIIからの
上位２ビットのコードD1,D2がオアゲートOR1,OR2を介し
て選択的に出力されることになる。
ンV,VI,VIIのいずれかに１レベルの信号が出力されたと
きに、前記第１のエンコーダ80のラインI,II,IIIからの
上位２ビットのコードD1,D2がオアゲートOR1,OR2を介し
て選択的に出力されることになる。
修正ラインVI（０ライン）に１が生じる変換コー
ド、すなわち、下位２ビットの変換コードD3,D4が上位
の変換コードに対応して〔00〕〔01〕〔10〕〔11〕とな
るときは、禁止ゲート92を構成するアンドゲートA1,A2
の出力が０になるために、選択ゲート93内にあるアンド
ゲートA1,A3,A4,A6の出力は０になり、第１のエンコー
ダ80から出力されるライン〔II〕の上位D1,D2のコード
が選択ゲート93のアンドゲートA2,A5及びオアゲートO
R1,OR2を介して、そのまま出力される。
ド、すなわち、下位２ビットの変換コードD3,D4が上位
の変換コードに対応して〔00〕〔01〕〔10〕〔11〕とな
るときは、禁止ゲート92を構成するアンドゲートA1,A2
の出力が０になるために、選択ゲート93内にあるアンド
ゲートA1,A3,A4,A6の出力は０になり、第１のエンコー
ダ80から出力されるライン〔II〕の上位D1,D2のコード
が選択ゲート93のアンドゲートA2,A5及びオアゲートO
R1,OR2を介して、そのまま出力される。
こののケースは、上位２ビットの変換コードを出力
するアナログ信号のレベルが下位２ビットの変換コード
を出力するときのアナログ信号と変化していない場合を
示しており修正が行われない。
するアナログ信号のレベルが下位２ビットの変換コード
を出力するときのアナログ信号と変化していない場合を
示しており修正が行われない。
修正ラインＶ（−１ライン）に１が生じる変換コー
ドのときは、禁止ゲート92を構成するアンドゲートA1の
出力が１となり、選択ゲート93のアンドゲートA1,A4が
開く。その結果、このアンドゲートA1,A4に入力されて
いるラインＩの上位２ビットのコードD1,D2がオアゲー
トOR1,OR2を介して出力される。
ドのときは、禁止ゲート92を構成するアンドゲートA1の
出力が１となり、選択ゲート93のアンドゲートA1,A4が
開く。その結果、このアンドゲートA1,A4に入力されて
いるラインＩの上位２ビットのコードD1,D2がオアゲー
トOR1,OR2を介して出力される。
こののケースは、上位２ビットD1,D2を数値化した
ときのアナログ信号のレベルが、下位２ビットD3,D4を
数値化したときのアナログ信号より高い場合に修正を行
うものであり、例えば、第４図で示すようにアナログ信
号のサンプリング値VSの真値がVAであるときに、上位２
ビットの変換コードが誤って〔11〕を出力し、下位コー
ンパレータが正しい下位２ビットの変換コード〔11〕を
出力した時に、上位２ビットの変換コード〔11〕から１
を引いて〔10〕に修正して、正しいコード出力〔1011〕
を得るものである。すなわち、この場合はコントロール
ラインが間違ってスイッチングブロックのラインを選択
したことになるが、冗長ビットを検出する右側の下位コ
ンパレータ57が〔11〕を出力するために、上位２ビット
の変換コードが修正されることになる。
ときのアナログ信号のレベルが、下位２ビットD3,D4を
数値化したときのアナログ信号より高い場合に修正を行
うものであり、例えば、第４図で示すようにアナログ信
号のサンプリング値VSの真値がVAであるときに、上位２
ビットの変換コードが誤って〔11〕を出力し、下位コー
ンパレータが正しい下位２ビットの変換コード〔11〕を
出力した時に、上位２ビットの変換コード〔11〕から１
を引いて〔10〕に修正して、正しいコード出力〔1011〕
を得るものである。すなわち、この場合はコントロール
ラインが間違ってスイッチングブロックのラインを選択
したことになるが、冗長ビットを検出する右側の下位コ
ンパレータ57が〔11〕を出力するために、上位２ビット
の変換コードが修正されることになる。
修正ラインVII（＋１ライン）に１が生じる変換コ
ードのときは、禁止ゲート92を構成するアンドゲートA2
の出力が１となり、選択ゲート93のアンドゲートA3,A6
が開かれる。その結果、このアンドゲートA3,A6に入力
されているラインIIIの上位２ビットのコードD1,D2がオ
アゲートOR1,OR2を介して出力され、上位２ビットのコ
ードに＋１を加えることになる。
ードのときは、禁止ゲート92を構成するアンドゲートA2
の出力が１となり、選択ゲート93のアンドゲートA3,A6
が開かれる。その結果、このアンドゲートA3,A6に入力
されているラインIIIの上位２ビットのコードD1,D2がオ
アゲートOR1,OR2を介して出力され、上位２ビットのコ
ードに＋１を加えることになる。
すなわち、こののケースは、上位２ビットD1,D2を
数値化したときのアナログ信号のサンプルレベルがその
ときの量子化レベル範囲より低かった場合に修正を加え
るものであって、例えば、アナログ信号の真値が第４図
のVB点にあるときに、上位２ビットが〔00〕となったと
き、下位２ビットの数値化が〔00〕を出力すると、上位
２ビット〔00〕に＋１を加えて〔01〕とし、正しいアナ
ログ信号のサンプル電圧VBに対応する〔0100〕を出力す
るようにしたものである。
数値化したときのアナログ信号のサンプルレベルがその
ときの量子化レベル範囲より低かった場合に修正を加え
るものであって、例えば、アナログ信号の真値が第４図
のVB点にあるときに、上位２ビットが〔00〕となったと
き、下位２ビットの数値化が〔00〕を出力すると、上位
２ビット〔00〕に＋１を加えて〔01〕とし、正しいアナ
ログ信号のサンプル電圧VBに対応する〔0100〕を出力す
るようにしたものである。
このAD変換回路は上記したように下位コンパレータに
冗長ビットを検出するコンパレータを加え、上位の変換
コードの範囲外の下位変換コードが出力されたときは
（第４図の斜線で示す領域）、修正ラインV,又はVIIに
Ｈレベルの信号が出力され、上位変換コードの修正を行
うので、高速のサンプリングによってサンプリング回路
のセトリング特性が悪いときでも、下位の時点で検出し
た正確な変換コードを得ることができる。
冗長ビットを検出するコンパレータを加え、上位の変換
コードの範囲外の下位変換コードが出力されたときは
（第４図の斜線で示す領域）、修正ラインV,又はVIIに
Ｈレベルの信号が出力され、上位変換コードの修正を行
うので、高速のサンプリングによってサンプリング回路
のセトリング特性が悪いときでも、下位の時点で検出し
た正確な変換コードを得ることができる。
なお、スイッチングブロックの第２行，及び第４行で
は回路構成の制約から基準電圧の印加方向が第１行，及
び第３行と逆になっている。そのため、この第２行，及
び第４行がコントロール信号によって選択されたとき
は、インバータ100から“1"レベルの信号が反転ゲート9
1,及びex−OR（1,2）に供給され、修正ラインV,及びVII
の信号を反転すると共に、下位２ビットの変換コード
D3,D4のコードを反転するようにしている点に注意が必
要である。
は回路構成の制約から基準電圧の印加方向が第１行，及
び第３行と逆になっている。そのため、この第２行，及
び第４行がコントロール信号によって選択されたとき
は、インバータ100から“1"レベルの信号が反転ゲート9
1,及びex−OR（1,2）に供給され、修正ラインV,及びVII
の信号を反転すると共に、下位２ビットの変換コード
D3,D4のコードを反転するようにしている点に注意が必
要である。
しかし、この反転制御は基準抵抗R1〜R16の順序が各
スイッチングブロックに対して左から右方向に順序高い
基準電圧を印加するような回路構成とすることにより省
略することも可能である。
スイッチングブロックに対して左から右方向に順序高い
基準電圧を印加するような回路構成とすることにより省
略することも可能である。
第５図は本発明のAD変換回路の変形例を示したもの
で、第１図と同一符号は同一部分を示している。
で、第１図と同一符号は同一部分を示している。
ところで、この第５図のAD変換回路では、各スイッチ
ングブロックに基準電圧を供給する基準抵抗ラインの折
り返した点が、第１図のものと比較して半周期分ずれて
構成されており、基準電位の最高値と最低値がマトリッ
クスの中間に位置するようにしている。そして、各スイ
ッチングブロックの位置もずれ、マトリックス回路10が
一行だけ増加している。
ングブロックに基準電圧を供給する基準抵抗ラインの折
り返した点が、第１図のものと比較して半周期分ずれて
構成されており、基準電位の最高値と最低値がマトリッ
クスの中間に位置するようにしている。そして、各スイ
ッチングブロックの位置もずれ、マトリックス回路10が
一行だけ増加している。
各スイッチングブロック内のトランジスタの結線は等
しくなるように構成され、基準電圧が右側に行く程低く
なる第１行，第3,第５行のスイッチングブロック群と、
基準電圧が左側に行く程低くなる第２行及び第４行のス
イッチングブロック群の出力が、それぞれ別の列となる
ように配置されるように構成されている。
しくなるように構成され、基準電圧が右側に行く程低く
なる第１行，第3,第５行のスイッチングブロック群と、
基準電圧が左側に行く程低くなる第２行及び第４行のス
イッチングブロック群の出力が、それぞれ別の列となる
ように配置されるように構成されている。
したがって、マトリックスは５行−14列で構成され、
14個の下位コンパレータCD1〜CD14と,16個のアンドゲー
トAD1〜AD16が設けられることになる。
14個の下位コンパレータCD1〜CD14と,16個のアンドゲー
トAD1〜AD16が設けられることになる。
下位コンパレータのCD（1,2,4,6,8,10,12）は第２
行，第４行のスイッチングブロックに接続され、下位コ
ンパレータの』CD（3,5,7,9,11,13,14）は第１行，第３
行，第５行のスイッチングブロックの出力に接続され
る。
行，第４行のスイッチングブロックに接続され、下位コ
ンパレータの』CD（3,5,7,9,11,13,14）は第１行，第３
行，第５行のスイッチングブロックの出力に接続され
る。
そして、上段に位置するアンドゲート
AD（4,5,6,9,10,14,15,16）によって第１行，第３行，
第５行の下位コンパレータの出力が２値化され、下段に
位置するアンドゲートAD（1,2,3,7,8,11,12,13）によっ
て第２行，第４行の下位コンパレータの出力が２値化さ
れ、第２のエンコーダ90に供給される。
AD（4,5,6,9,10,14,15,16）によって第１行，第３行，
第５行の下位コンパレータの出力が２値化され、下段に
位置するアンドゲートAD（1,2,3,7,8,11,12,13）によっ
て第２行，第４行の下位コンパレータの出力が２値化さ
れ、第２のエンコーダ90に供給される。
このような構成とすると、各スイッチングブロック内
の回路構成は同一となり（トランジスタQ1,Q2の出力は
同一極性）、各スイッチングブロックに供給される基準
電圧端子と、基準抵抗R1〜R16の直列接続からなる基準
抵抗ライン（アルミ線）はすべて等しい配線距離にする
ことができる。
の回路構成は同一となり（トランジスタQ1,Q2の出力は
同一極性）、各スイッチングブロックに供給される基準
電圧端子と、基準抵抗R1〜R16の直列接続からなる基準
抵抗ライン（アルミ線）はすべて等しい配線距離にする
ことができる。
上位コンパレータ61,62,63の出力はオアゲートOR1〜O
R5を介して５本のコントロールラインx1〜x5に供給され
る。
R5を介して５本のコントロールラインx1〜x5に供給され
る。
そして、アンドゲートAU1又はAU3の出力が１のとき
に、インバータ100を介して上段のアンドゲート
AD（4,5,6,9,10,14,15,15）が開き、スイッチングブロ
ック11,12,13,14,15,16,17又はスイッチングブロック3
1,32,33,34,35,36,37の出力が選択されて下位の変換コ
ード，及び冗長ビットを第２のエンコーダ90に入力し、
下位変換コードを下位コードラインIVに、上位変換コー
ドの修正信号を修正ラインV,VI,VIIに出力する。
に、インバータ100を介して上段のアンドゲート
AD（4,5,6,9,10,14,15,15）が開き、スイッチングブロ
ック11,12,13,14,15,16,17又はスイッチングブロック3
1,32,33,34,35,36,37の出力が選択されて下位の変換コ
ード，及び冗長ビットを第２のエンコーダ90に入力し、
下位変換コードを下位コードラインIVに、上位変換コー
ドの修正信号を修正ラインV,VI,VIIに出力する。
同様に、上位エンコーダのアンドゲートAU2,AU4の出
力が１のときは、下段のアンドゲート
AD（1,2,3,7,8,11,12,13）が開き、スイッチングブロッ
ク21,22,23,24,25,26,27又はスイッチングブロック41,4
2,43,44,45,46,47の出力が下位コンパレータCDを介して
２直化され、この量子化範囲内にある下位コード，及び
その冗長ビットを第２のエンコーダ90に供給する。
力が１のときは、下段のアンドゲート
AD（1,2,3,7,8,11,12,13）が開き、スイッチングブロッ
ク21,22,23,24,25,26,27又はスイッチングブロック41,4
2,43,44,45,46,47の出力が下位コンパレータCDを介して
２直化され、この量子化範囲内にある下位コード，及び
その冗長ビットを第２のエンコーダ90に供給する。
第２のエンコーダ90の修正信号出力は、前述した第１
図の回路図と同様の選択回路93に入力され、この選択回
路93において、上位２ビットの変換コードを修正して出
力することになる。
図の回路図と同様の選択回路93に入力され、この選択回
路93において、上位２ビットの変換コードを修正して出
力することになる。
以上の実施例は、４ビットのAD変換回路に対して、上
位２ビット，下位２ビット＋冗長2LSBを得るように構成
したが、一般にｎビットであれば、上位ａビット，下位
ｂビットに分け、ａ＋ｂ＝ｎにすると共に、冗長ビット
ｃ≦ｎ−ｂを付加するようにすると、本発明のAD変換回
路を同様な手法によって構成できることはいうまでもな
い。
位２ビット，下位２ビット＋冗長2LSBを得るように構成
したが、一般にｎビットであれば、上位ａビット，下位
ｂビットに分け、ａ＋ｂ＝ｎにすると共に、冗長ビット
ｃ≦ｎ−ｂを付加するようにすると、本発明のAD変換回
路を同様な手法によって構成できることはいうまでもな
い。
以上説明したように、本発明のAD変換回路は、アナロ
グ信号を２段階でデジタル信号に変換するような直並列
型のAD変換回路において、スイッチングブロックをマト
リックス状に配置し、この各スイッチングブロックに印
加される基準電圧を基準抵抗ラインの折り返し点を1/2
周期ずらして各基準抵抗の接続点から供給するようにし
ているため、基準電圧印加回路長を各スイッチングブロ
ックに対して等しくすることができると同時に、各スイ
ッチングブロックを制御するコントロールラインのパタ
ーンを簡易化し、精度を向上させることができるという
効果がある。
グ信号を２段階でデジタル信号に変換するような直並列
型のAD変換回路において、スイッチングブロックをマト
リックス状に配置し、この各スイッチングブロックに印
加される基準電圧を基準抵抗ラインの折り返し点を1/2
周期ずらして各基準抵抗の接続点から供給するようにし
ているため、基準電圧印加回路長を各スイッチングブロ
ックに対して等しくすることができると同時に、各スイ
ッチングブロックを制御するコントロールラインのパタ
ーンを簡易化し、精度を向上させることができるという
効果がある。
第１図は本発明の基礎となるAD変換回路の一実施例を示
す回路図、第２図，第３図は上位，及び下位の変換コー
ドを示すパターン図、第４図は量子化レベルの変換コー
ドの関係を示す図、第５図は本発明の実施例を示す回路
図、第６図は直並列型AD変換回路のブロック図、第７図
はサンプリングのタイミング波形図、第８図（ａ），
（ｂ）はサンプリング波形図である。 図中、11〜17,21〜27,31〜37,41〜47はスイッチングブ
ロック、51〜57は下位コンパレータ、61〜63は上位コン
パレータ、80は第１のエンコーダ、90は第２のエンコー
ダを示す。
す回路図、第２図，第３図は上位，及び下位の変換コー
ドを示すパターン図、第４図は量子化レベルの変換コー
ドの関係を示す図、第５図は本発明の実施例を示す回路
図、第６図は直並列型AD変換回路のブロック図、第７図
はサンプリングのタイミング波形図、第８図（ａ），
（ｂ）はサンプリング波形図である。 図中、11〜17,21〜27,31〜37,41〜47はスイッチングブ
ロック、51〜57は下位コンパレータ、61〜63は上位コン
パレータ、80は第１のエンコーダ、90は第２のエンコー
ダを示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−15324（ＪＰ，Ａ) 特開 昭60−197018（ＪＰ，Ａ) 特開 昭60−68709（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/00 - 1/82
Claims (1)
- 【請求項１】基準電圧を1/2周期行方向にずらして折り
返した抵抗体によって分圧する基準抵抗ラインと、 前記基準抵抗ラインによって分圧された電圧と、被変換
入力信号が一対のトランジスタに供給され、前記基準抵
抗ラインに沿ってマトリックス状に配置され前記分圧さ
れた電圧と前記被変換入力信号とを比較しこの結果を出
力するスイッチングブロックと、 前記スイッチングブロックの各行の中間部分に印加され
ている基準電圧と、前記被変換入力信号を比較して上位
ビットの変換コードを得る上位コンパレータと、 前記上位コンパレータによって変換された前記被変換入
力信号の変換コードに関連する制御信号によって、前記
マトリックス状に配置されたスイッチングブロックの所
定の行に配置されているスイッチングブロックのみを能
動化するコントロールラインと、 前記スイッチングブロックの列方向の出力が共通入力さ
れ、下位ビットの変換コードと、該下位ビットの変換コ
ードに隣接した冗長変換コードを得る下位コンパレータ
とを備え、 前記冗長変換コードの出力によって、前記上位ビットの
変換コードの修正を行うように構成したことを特徴とす
るAD変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277288A JP2775774B2 (ja) | 1988-11-04 | 1988-11-04 | Ａｄ変換回路 |
| US07/427,705 US5083126A (en) | 1988-11-04 | 1989-10-27 | Analog-to-digital converter |
| KR1019890015783A KR0162633B1 (ko) | 1988-11-04 | 1989-11-01 | 아날로그-디지탈 변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277288A JP2775774B2 (ja) | 1988-11-04 | 1988-11-04 | Ａｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02125530A JPH02125530A (ja) | 1990-05-14 |
| JP2775774B2 true JP2775774B2 (ja) | 1998-07-16 |
Family
ID=17581448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63277288A Expired - Lifetime JP2775774B2 (ja) | 1988-11-04 | 1988-11-04 | Ａｄ変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5083126A (ja) |
| JP (1) | JP2775774B2 (ja) |
| KR (1) | KR0162633B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3107231B2 (ja) * | 1991-02-22 | 2000-11-06 | ソニー株式会社 | アナログデイジタル変換回路 |
| US5353027A (en) * | 1991-11-01 | 1994-10-04 | U.S. Philips Corporation | Multistep analog-to-digital converter with error correction |
| FR2708400A1 (fr) * | 1993-06-30 | 1995-02-03 | Philips Electronics Nv | Encodeur binaire, tolérant aux erreurs. |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4214233A (en) * | 1977-06-17 | 1980-07-22 | Motorola Inc. | Serial parallel analog-to-digital converter using voltage level shifting of a minimum reference voltage |
| US4218675A (en) * | 1977-06-17 | 1980-08-19 | Motorola Inc. | Serial-parallel analog-to-digital converter using voltage level shifting of a maximum reference voltage |
| JPS589426A (ja) * | 1981-07-10 | 1983-01-19 | Sony Corp | Ａ／ｄコンバ−タ |
| AU557017B2 (en) * | 1981-07-21 | 1986-12-04 | Sony Corporation | Analog-to-digital converter |
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